JPH0553424B2 - - Google Patents
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- JPH0553424B2 JPH0553424B2 JP62147278A JP14727887A JPH0553424B2 JP H0553424 B2 JPH0553424 B2 JP H0553424B2 JP 62147278 A JP62147278 A JP 62147278A JP 14727887 A JP14727887 A JP 14727887A JP H0553424 B2 JPH0553424 B2 JP H0553424B2
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- 238000005070 sampling Methods 0.000 claims description 11
- 230000008929 regeneration Effects 0.000 claims description 3
- 238000011069 regeneration method Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔概要〕
スプリツトフエーズ信号と、スプリツトフエー
ズ信号より作成した再生クロツクとを排他的に論
理和回路に入力し再生NRZ信号を得る場合、ス
プリツトフエーズ信号のジツタによる誤信号をな
くする為に、アツプダウンカウンタによる積分回
路と、積分範囲設定回路を持つNRZ再生回路の、
積分範囲設定回路の回路規模を小さくする為に、
再生クロツクをサンプリングクロツクにてサンプ
リングすることにより最大ジツタ幅相当シフトす
るｎ段シフトレジスタと、該ｎ段シフトレジスタ
の（ｎ＋１）／２段目にてラツチ信号を出力し、
（ｎ＋３）／２段目にてデータロード信号を出力
し、第１段と第ｎ段にてカウント処理中断信号出
力するゲート回路と、上記排他的論理和回路の出
力のレベル変化点を該ｎ段シフトレジスタの中心
とする為に（ｎ＋１）／２段シストさせるシフト
レジスタにて構成とする。
ズ信号より作成した再生クロツクとを排他的に論
理和回路に入力し再生NRZ信号を得る場合、ス
プリツトフエーズ信号のジツタによる誤信号をな
くする為に、アツプダウンカウンタによる積分回
路と、積分範囲設定回路を持つNRZ再生回路の、
積分範囲設定回路の回路規模を小さくする為に、
再生クロツクをサンプリングクロツクにてサンプ
リングすることにより最大ジツタ幅相当シフトす
るｎ段シフトレジスタと、該ｎ段シフトレジスタ
の（ｎ＋１）／２段目にてラツチ信号を出力し、
（ｎ＋３）／２段目にてデータロード信号を出力
し、第１段と第ｎ段にてカウント処理中断信号出
力するゲート回路と、上記排他的論理和回路の出
力のレベル変化点を該ｎ段シフトレジスタの中心
とする為に（ｎ＋１）／２段シストさせるシフト
レジスタにて構成とする。
本発明は、スプリツトフエーズ信号をNRZデ
ータ信号に再生するための積分回路の積分範囲を
設定する積分範囲設定回路に関する。
ータ信号に再生するための積分回路の積分範囲を
設定する積分範囲設定回路に関する。
例えば、移動無線にてデイジタルデータの転送
を行う場合、復調側で確実にデイジタルデータの
復調が出来るように、NRZデータ信号をスプリ
ツトフエーズ信号に変換して転送している。
を行う場合、復調側で確実にデイジタルデータの
復調が出来るように、NRZデータ信号をスプリ
ツトフエーズ信号に変換して転送している。
受信装置の復調処理では、このスプリツトフエ
ーズ信号からNRZデータ信号を再生する操作を
行うが、スプリツトフエーズ信号をNRZデータ
信号に再生する時スプリツトフエーズ信号にジツ
タが発生すると再生クロツクの変化点に誤信号が
発生する為に、この誤信号を除去することが必要
である。
ーズ信号からNRZデータ信号を再生する操作を
行うが、スプリツトフエーズ信号をNRZデータ
信号に再生する時スプリツトフエーズ信号にジツ
タが発生すると再生クロツクの変化点に誤信号が
発生する為に、この誤信号を除去することが必要
である。
これを満足するNRZ再生回路はあるが、この
NRZ再生回路に用いられる積分範囲設定回路は
回路規模が小さいものであることが望まれてい
る。
NRZ再生回路に用いられる積分範囲設定回路は
回路規模が小さいものであることが望まれてい
る。
第４図は従来例を説明する図、第５図は従来例
におけるタイムチヤートを説明する図、第６図は
１例のNRZ再生回路のブロツク図、第７図は第
６図の各部のタイムチヤートである。
におけるタイムチヤートを説明する図、第６図は
１例のNRZ再生回路のブロツク図、第７図は第
６図の各部のタイムチヤートである。
本例では、デイジタルデータを取り扱う装置で
あり、取り扱うデイジタルデータはNRZ
（nonreturn−to−zero）方式に変調したものとす
る。
あり、取り扱うデイジタルデータはNRZ
（nonreturn−to−zero）方式に変調したものとす
る。
NRZ方式のデータは“１”ビツトに対して電
流極性を反転させるものであり、“０”ビツトが
連続すると読出し信号のないところが続くため
に、別の同期信号がないとビツト同期が維持出来
ないことになる。
流極性を反転させるものであり、“０”ビツトが
連続すると読出し信号のないところが続くため
に、別の同期信号がないとビツト同期が維持出来
ないことになる。
そこで、NRZデータの“０”ビツトに対して
は、“１”レベルから“０”レベルへ変化させ
“１”ビツトに対して“０”レベルから“１”レ
ベルへ変化させたスプリツトフエーズ信号に変
換して、ビツト同期維持が出来る形式にして転送
することが、移動無線等では実用されている。
は、“１”レベルから“０”レベルへ変化させ
“１”ビツトに対して“０”レベルから“１”レ
ベルへ変化させたスプリツトフエーズ信号に変
換して、ビツト同期維持が出来る形式にして転送
することが、移動無線等では実用されている。
第６図はこのスプリツトフエーズ信号を、図
示してない回路にてスプリツトフエーズ信号の
変化点を検出して作成した再生クロツク信号に
基づき、再びNRZデータに再生する回路構成
を示す。
示してない回路にてスプリツトフエーズ信号の
変化点を検出して作成した再生クロツク信号に
基づき、再びNRZデータに再生する回路構成
を示す。
第７図に示す再生クロツクと、に示すス
プリツトフエーズ信号を、第６図の排他的論理
和回路１０に入力すると、出力は第７図ａに示す
如きNRZ信号となる。
プリツトフエーズ信号を、第６図の排他的論理
和回路１０に入力すると、出力は第７図ａに示す
如きNRZ信号となる。
しかしスプリツトフエーズ信号にジツタが発
生すると、スプリツトフエーズ信号のレベル変
化点（再生クロツクのレベル変化点）にて第７
図ａに示す如く排他的論理和回路１０の出力に髭
（誤信号）が発生し、誤信号のNRZ信号となる。
生すると、スプリツトフエーズ信号のレベル変
化点（再生クロツクのレベル変化点）にて第７
図ａに示す如く排他的論理和回路１０の出力に髭
（誤信号）が発生し、誤信号のNRZ信号となる。
そこで、ジツタが発生しても正しいNRZ信号
を再生する為に、第６図に示す如く、積分回路３
０、出力回路１０、積分範囲設定回路２００′を
用いている。
を再生する為に、第６図に示す如く、積分回路３
０、出力回路１０、積分範囲設定回路２００′を
用いている。
積分回路３０は、アツプダウンを指定する為の
出力反転排他的論理和回路５０、アツプダウンカ
ウンタ５１，５２、オア回路５３，フリツプフロ
ツプ（以下F.Fと称す）５４よりなり、第７図ａ
に示す排他的論理和回路１０の出力が、NRZ信
号の１周期のＬレベルの間は、アツプダウンカウ
ンタ５１，５２は、第７図ｂに示す如くダウンカ
ウントしアツプダウンカウンタ５２のQDの出力
は第７図ｃに示す如くＬレベルで、排他的論理和
回路１０の出力が、NRZ信号の１周期のＨレベ
ルの間は、アツプダウンカウンタ５１，５２は、
第７図ｂに示す如くアツプカウントしアツプダウ
ンカウンタ５２のQDの出力は第７図ｃに示す如
くＨレベルとなる。
出力反転排他的論理和回路５０、アツプダウンカ
ウンタ５１，５２、オア回路５３，フリツプフロ
ツプ（以下F.Fと称す）５４よりなり、第７図ａ
に示す排他的論理和回路１０の出力が、NRZ信
号の１周期のＬレベルの間は、アツプダウンカウ
ンタ５１，５２は、第７図ｂに示す如くダウンカ
ウントしアツプダウンカウンタ５２のQDの出力
は第７図ｃに示す如くＬレベルで、排他的論理和
回路１０の出力が、NRZ信号の１周期のＨレベ
ルの間は、アツプダウンカウンタ５１，５２は、
第７図ｂに示す如くアツプカウントしアツプダウ
ンカウンタ５２のQDの出力は第７図ｃに示す如
くＨレベルとなる。
この積分結果を、F.F５４に入力し、第７図
に示すラツチ信号にてラツチすると、積分回路
３０の出力は第７図ｄに示す如くなり出力回路１
０のF.F５５に入力し、再生クロツクにてラツ
チすると、出力は第７図ｅに示すNRZ信号とな
る。この場合排他的論理和回路１０の出力は点線
で示す位置のNRZ信号となつている。
に示すラツチ信号にてラツチすると、積分回路
３０の出力は第７図ｄに示す如くなり出力回路１
０のF.F５５に入力し、再生クロツクにてラツ
チすると、出力は第７図ｅに示すNRZ信号とな
る。この場合排他的論理和回路１０の出力は点線
で示す位置のNRZ信号となつている。
ここでスプリツトフエーズ信号にジツタが発
生し上記説明の髭が発生すると、アツプダウンカ
ウンタ５２の積分結果きレベル変化点の位置が変
化することがあり、積分回路３０の出力のレベル
変化点が移動し誤つたNRZ信号を出力すること
になる。
生し上記説明の髭が発生すると、アツプダウンカ
ウンタ５２の積分結果きレベル変化点の位置が変
化することがあり、積分回路３０の出力のレベル
変化点が移動し誤つたNRZ信号を出力すること
になる。
この為に、再生クロツクのレベル変化点にて
最大ジツタの幅だけアツプダウンカウンタ５１，
５２のカウントを中断する為の第７図に示すカ
ウント処理中断信号を入力すると、ジツタが発
生しても、この間アツプダウンカウンタ５１，５
２はカウントを中断するので、アツプダウンカウ
ンタ５２き出力QDは第７図ｃに示す如くなり、
ジツタ発生による誤信号の発生を防止出来る。
最大ジツタの幅だけアツプダウンカウンタ５１，
５２のカウントを中断する為の第７図に示すカ
ウント処理中断信号を入力すると、ジツタが発
生しても、この間アツプダウンカウンタ５１，５
２はカウントを中断するので、アツプダウンカウ
ンタ５２き出力QDは第７図ｃに示す如くなり、
ジツタ発生による誤信号の発生を防止出来る。
この為には、第６図の積分範囲設定回路２０
０′より、アツプダウンカウンタ５１，５２がカ
ウントアツプかカウントダウンを始める場合の第
７図に示すデータロード信号と、カウントア
ツプ、カウントダウン終了時のカウント値をラツ
チする第７図に示すラツチ信号、再生クロツ
クの変化点にて最大ジツタ幅だけ、アツプダウ
ンカウンタ５１，５２のカウントを中断させる為
の第７図に示すカウント処理中断信号を出力
する必要がある。
０′より、アツプダウンカウンタ５１，５２がカ
ウントアツプかカウントダウンを始める場合の第
７図に示すデータロード信号と、カウントア
ツプ、カウントダウン終了時のカウント値をラツ
チする第７図に示すラツチ信号、再生クロツ
クの変化点にて最大ジツタ幅だけ、アツプダウ
ンカウンタ５１，５２のカウントを中断させる為
の第７図に示すカウント処理中断信号を出力
する必要がある。
第４図に示す従来の積分範囲設定回路は、４つ
のF.F１，２，６，７と、２つのNAND３，４
と、１つのAND５と、２つのカウンタ８，９と
から構成されている。尚、これらからなる積分範
囲設定回路のタイムチヤートを第５図に示す。
のF.F１，２，６，７と、２つのNAND３，４
と、１つのAND５と、２つのカウンタ８，９と
から構成されている。尚、これらからなる積分範
囲設定回路のタイムチヤートを第５図に示す。
F.F１は再生クロツクを積分範囲設定回路２
０内各機能ブロツクを処理するための基準となる
サンプリングクロツクに基づきラツチすると共
に、F.F２はこのF.F１の出力をサンプリングク
ロツクの１周期分遅延させた状態でラツチす
る。
０内各機能ブロツクを処理するための基準となる
サンプリングクロツクに基づきラツチすると共
に、F.F２はこのF.F１の出力をサンプリングク
ロツクの１周期分遅延させた状態でラツチす
る。
NAND３はF.F１の出力とF.F２の＊出力（F.
F２き出力の逆極性で、以下同様）とのNAND
条件を取り、それをラツチ信号として積分回路
３０に送出する。
F２き出力の逆極性で、以下同様）とのNAND
条件を取り、それをラツチ信号として積分回路
３０に送出する。
一方、NAND４はF.F１の＊出力とF.F２の出
力のNAND条件を取り、それをAND５へ送出す
る。AND５はNAND４の出力とラツチ信号と
のAND条件を取り、F.F７へ送出する。
力のNAND条件を取り、それをAND５へ送出す
る。AND５はNAND４の出力とラツチ信号と
のAND条件を取り、F.F７へ送出する。
尚、データロード信号はラツチ信号をF.F
６にてサンプリングクロツクの１周期分遅延し
た信号である。
６にてサンプリングクロツクの１周期分遅延し
た信号である。
カウンタ８，９はF.F７の出力にてロードさ
れ、カウンタ９のカンウト値を積分範囲設定信号
として積分回路３０に送出する。
れ、カウンタ９のカンウト値を積分範囲設定信号
として積分回路３０に送出する。
上述のように、従来の積分範囲設定回路は、カ
ウンタ８，９のカウント値にて積分回路３０のカ
ウント処理中断信号としているため，その回路構
成が複雑で大規模となり、装置を小型化するため
の阻害要因となつている。
ウンタ８，９のカウント値にて積分回路３０のカ
ウント処理中断信号としているため，その回路構
成が複雑で大規模となり、装置を小型化するため
の阻害要因となつている。
第１図は本発明の原理を説明する図を示す。
第１図に示すに示す如く、スプリツトフエーズ
信号と、該スプリツトフエーズ信号より再生
した再生クロツクとを排他的論理和回路１０に
入力し、出力を該排他的論理和回路１０の出力が
Ｌレベルの間はダウンカウントしてカウント結果
はＬレベル、Ｈレベルの間はアツプカウントして
カウント結果はＨレベルとなるアツプダウンカウ
ンタよりなる積分回路３０に入力し、出力を出力
回路４０に入力し再生クロツクにてラツチして
出力するNRZ再生回路の該積分回路３０のアツ
プダウンカウンタに、 再生クロツクの変化点にてのスプリットフエーズ
信号の最大ジツタ幅のカウント処理中断信号
と、カウントアツプ、カウントダウンを始める場
合のデータロード信号と、 カウントアツプ、カウントダウン終了時のカウ
ント値をラツチするラツチ信号を入力する積分
範囲設定回路２００を、 再生クロツクをサンプリングクロツクにてサ
ンプリングすることにより最大ジツタ幅相当シフ
トするｎ段シフトレジスタ２００ａと、 該ｎ段シフトレジスタ２００ａの（ｎ＋１）／
２段目にてラツチ信号を出力し、（ｎ＋３）／
２段目にてデータロード信号を出力し、第１段
と第ｎ段にてカウント処理中断信号を出力する
ゲート回路２００ｂと、 上記排他的論理和回路１０の出力を（ｎ＋
１）／２段シフトさせるシフトレジスタ２００ｃ
との構成とする。
信号と、該スプリツトフエーズ信号より再生
した再生クロツクとを排他的論理和回路１０に
入力し、出力を該排他的論理和回路１０の出力が
Ｌレベルの間はダウンカウントしてカウント結果
はＬレベル、Ｈレベルの間はアツプカウントして
カウント結果はＨレベルとなるアツプダウンカウ
ンタよりなる積分回路３０に入力し、出力を出力
回路４０に入力し再生クロツクにてラツチして
出力するNRZ再生回路の該積分回路３０のアツ
プダウンカウンタに、 再生クロツクの変化点にてのスプリットフエーズ
信号の最大ジツタ幅のカウント処理中断信号
と、カウントアツプ、カウントダウンを始める場
合のデータロード信号と、 カウントアツプ、カウントダウン終了時のカウ
ント値をラツチするラツチ信号を入力する積分
範囲設定回路２００を、 再生クロツクをサンプリングクロツクにてサ
ンプリングすることにより最大ジツタ幅相当シフ
トするｎ段シフトレジスタ２００ａと、 該ｎ段シフトレジスタ２００ａの（ｎ＋１）／
２段目にてラツチ信号を出力し、（ｎ＋３）／
２段目にてデータロード信号を出力し、第１段
と第ｎ段にてカウント処理中断信号を出力する
ゲート回路２００ｂと、 上記排他的論理和回路１０の出力を（ｎ＋
１）／２段シフトさせるシフトレジスタ２００ｃ
との構成とする。
本発明によれば、積分範囲設定回路２００を、
再生クロツクをサンプリングロツクにてサンプ
リングすることにより最大ジツタ幅相当シフトす
るｎ段シフトレジスタ２００ａと、 該ｎ段シフトレジスタ２００ａの（ｎ＋１）／
２段目にてラツチ信号を出力し、（ｎ＋３）／
２段目にてデータロード信号を出力し、第１段
と第ｎ段にてカウント処理中断信号を出力する
ゲート回路２００ｂと、 排他的論理和回路１０の出力のレベル変化点を
該ｎ段シフトレジスタ２００ａの中心とし、カウ
ント処理中断を再生クロツクのレベル変化点を中
心とした両側とする為に（ｎ＋１）／２段シフト
させるシフトレジスタ２００ｃにて構成している
ので、回路規模は小さくなる。
再生クロツクをサンプリングロツクにてサンプ
リングすることにより最大ジツタ幅相当シフトす
るｎ段シフトレジスタ２００ａと、 該ｎ段シフトレジスタ２００ａの（ｎ＋１）／
２段目にてラツチ信号を出力し、（ｎ＋３）／
２段目にてデータロード信号を出力し、第１段
と第ｎ段にてカウント処理中断信号を出力する
ゲート回路２００ｂと、 排他的論理和回路１０の出力のレベル変化点を
該ｎ段シフトレジスタ２００ａの中心とし、カウ
ント処理中断を再生クロツクのレベル変化点を中
心とした両側とする為に（ｎ＋１）／２段シフト
させるシフトレジスタ２００ｃにて構成している
ので、回路規模は小さくなる。
以下本発明の要旨を第２図、第３図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第２図は本発明の実施例を説明する図、第３図
は本発明の実施例におけるタイムチヤートを説明
する図をそれぞれ示す。尚、全図を通じて同一符
号は同一対象物を示す。
は本発明の実施例におけるタイムチヤートを説明
する図をそれぞれ示す。尚、全図を通じて同一符
号は同一対象物を示す。
第２図は第１図で説明した積分範囲設定回路２
００の実施例を示す図であり、本実施例のシフト
レジスタ２００ａは５つのF.F２３(1)〜２３(5)で
構成し、ゲート回路２００ｂを排他的OR２４、
AND２５、NAND２６とから構成し、シフトレ
ジスタ２００ｃを３つのF.F６１〜６３にて構成
させた場合である。
００の実施例を示す図であり、本実施例のシフト
レジスタ２００ａは５つのF.F２３(1)〜２３(5)で
構成し、ゲート回路２００ｂを排他的OR２４、
AND２５、NAND２６とから構成し、シフトレ
ジスタ２００ｃを３つのF.F６１〜６３にて構成
させた場合である。
このシフトレジスタ２００ａ内５つのF.F２３
(1)〜２３(5)がシフト段数を示し、それは第３図の
中段に示す如く、再生クロツク信号をサンプリ
ングクロツクの１クロツクずつ５段シフトした
ものとなる。
(1)〜２３(5)がシフト段数を示し、それは第３図の
中段に示す如く、再生クロツク信号をサンプリ
ングクロツクの１クロツクずつ５段シフトした
ものとなる。
又、第３図ｂに示すシフトレジスタ２００ｃの
出力は第３図ａに示すスプリツトフエーズ信号
と再生クロツクとを排他的OR１０に入力し、
出力をF.F６１〜６３にてサンプリングクロツク
の３段シフトした信号として積分回路３０へ送
出する。
出力は第３図ａに示すスプリツトフエーズ信号
と再生クロツクとを排他的OR１０に入力し、
出力をF.F６１〜６３にてサンプリングクロツク
の３段シフトした信号として積分回路３０へ送
出する。
この操作は、スプリツトフエーズ信号の変化
点が、積分回路３０で積分処理を中断する範囲の
中心点（信号の中心点）に位置させるために行
う操作である。これにより、スプリツトフエーズ
信号の変化点位置が正確に把握され、その点を
中心として最大ジツタ幅の積分処理が確実に中断
される。
点が、積分回路３０で積分処理を中断する範囲の
中心点（信号の中心点）に位置させるために行
う操作である。これにより、スプリツトフエーズ
信号の変化点位置が正確に把握され、その点を
中心として最大ジツタ幅の積分処理が確実に中断
される。
又、積分回路３０の積分範囲は排他的OR２４
の出力が“０”レベルになる幅で設定することが
出来る。即ち、排他的OR２４は一段目のF.F２
３(1)と最終段のF.F２３(5)との排他的論理和条件
を取つているため、例えば、一段目のF.F２３(1)
が“１”レベルから“０”レベルへ変化した時点
で排他的OR２４の出力は“１”となり、その
“１”は最終段のF.F２３(5)が“１”レベルから
“０”レベルへ変化するまで継続される。
の出力が“０”レベルになる幅で設定することが
出来る。即ち、排他的OR２４は一段目のF.F２
３(1)と最終段のF.F２３(5)との排他的論理和条件
を取つているため、例えば、一段目のF.F２３(1)
が“１”レベルから“０”レベルへ変化した時点
で排他的OR２４の出力は“１”となり、その
“１”は最終段のF.F２３(5)が“１”レベルから
“０”レベルへ変化するまで継続される。
この排他的OR２４の出力が“１”となつてい
る期間は、再生クロツク信号及びスプリツトフ
エーズ信号の変化点位置に相当し、この間積分
回路３０のアツプダウンカウンタ５１，５２のカ
ウント処理が中断される。
る期間は、再生クロツク信号及びスプリツトフ
エーズ信号の変化点位置に相当し、この間積分
回路３０のアツプダウンカウンタ５１，５２のカ
ウント処理が中断される。
又F.F２３(3)の入力と反転出力とをAND２５
にてアンドをとつたものが第３図に示す、
NRZ信号の１周期の積分結果のカウント値をラ
ツチするラツチ信号となり、F.F２３(4)の入力
と反転出力とをNAND２６にてナンドをとつた
ものが第３図に示す、NRZ信号の１周期のカ
ウントを開始させるデータロード信号となり積
分回路３０に供給される。
にてアンドをとつたものが第３図に示す、
NRZ信号の１周期の積分結果のカウント値をラ
ツチするラツチ信号となり、F.F２３(4)の入力
と反転出力とをNAND２６にてナンドをとつた
ものが第３図に示す、NRZ信号の１周期のカ
ウントを開始させるデータロード信号となり積
分回路３０に供給される。
これにより、再生クロツク信号及びスプリツ
トフエーズ信号の変化点で生じるジツタが確実
に除去され、高信頼度のNRZデータを再生す
ることが可能となる。
トフエーズ信号の変化点で生じるジツタが確実
に除去され、高信頼度のNRZデータを再生す
ることが可能となる。
以上のような本発明によれば、積分範囲設定回
路を小規模な回路で構成出来る効果がある。
路を小規模な回路で構成出来る効果がある。
第１図は本発明の原理を説明する図、第２図は
本発明の実施例を説明する図、第３図は本発明の
実施例におけるタイムチヤートを説明する図、第
４図は従来例を説明する図、第５図は従来例にお
けるタイムチヤートを説明する図、第６図は１例
のNRZ再生回路のブロツク図、第７図は第６図
の各部のタイムチヤートである。 図において、１，２，６，７，２３(1)〜２３
(5)，６１〜６３はフリツプフロツプ、３，４，２
６はNAND、５，２５はAND、８，９はカウン
タ、１０は排他的論理和回路、２００，２００′
は積分範囲設定回路、２４は排他的OR、３０は
積分回路、４０は出力回路、２００ａ，２００ｃ
はシフトレジスタ、２００ｂはゲート回路、をそ
れぞれ示す。
本発明の実施例を説明する図、第３図は本発明の
実施例におけるタイムチヤートを説明する図、第
４図は従来例を説明する図、第５図は従来例にお
けるタイムチヤートを説明する図、第６図は１例
のNRZ再生回路のブロツク図、第７図は第６図
の各部のタイムチヤートである。 図において、１，２，６，７，２３(1)〜２３
(5)，６１〜６３はフリツプフロツプ、３，４，２
６はNAND、５，２５はAND、８，９はカウン
タ、１０は排他的論理和回路、２００，２００′
は積分範囲設定回路、２４は排他的OR、３０は
積分回路、４０は出力回路、２００ａ，２００ｃ
はシフトレジスタ、２００ｂはゲート回路、をそ
れぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ スプリツトフエーズ信号と、該スプリツト
フエーズ信号より再生した再生クロツクとを
排他的論理和回路１０に入力し、出力を該排他的
論理和回路１０の出力が、Ｌレベルの間はダウン
カウントしてカウント結果はＬレベル、Ｈレベル
の間はアツプカウントしてカウント結果Ｈレベル
となるアツプダウンカウンタよりなる積分回路３
０に入力し、出力を出力回路４０に入力し再生ク
ロツクにてラツチして出力するNRZ再生回路
の該積分回路３０のヲツプダウンカウンタに、 再生クロツクの変化点にてのスプリツトフエー
ズ信号の最大ジツタ幅のカウント処理中断信号
と、カウントアツプ、カウントダウンを始める場
合のデータロード信号と、 カウントアツプ、カウントダウン終了時のカウ
ント値をラツチするラツチ信号を入力する積分
範囲設定回路２００を、 再生クロツクをサンプリングクロツクにてサ
ンプリングすることにより最大ジツタ幅相当シフ
トするｎ段シフトレジスタ２００ａと、 該ｎ段シフトレジスタ２００ａの（ｎ＋１）／
２段目にてラツチ信号を出力し、（ｎ＋３）／
２段目にてデータロード信号を出力し、第１段
と第ｎ段にてカウント処理中断信号を出力する
ゲート回路２００ｂと、 上記排他的論理和回路１０の出力を（ｎ＋
１）／２段シフトさせるシフトレジスタ２００ｃ
にて構成したことを特徴とする積分範囲設定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147278A JPS63310249A (ja) | 1987-06-12 | 1987-06-12 | 積分範囲設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147278A JPS63310249A (ja) | 1987-06-12 | 1987-06-12 | 積分範囲設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310249A JPS63310249A (ja) | 1988-12-19 |
| JPH0553424B2 true JPH0553424B2 (ja) | 1993-08-10 |
Family
ID=15426594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147278A Granted JPS63310249A (ja) | 1987-06-12 | 1987-06-12 | 積分範囲設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310249A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104248A (ja) * | 1986-10-24 | 1987-05-14 | Sanyo Electric Co Ltd | ノイズ除去回路 |
-
1987
- 1987-06-12 JP JP62147278A patent/JPS63310249A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104248A (ja) * | 1986-10-24 | 1987-05-14 | Sanyo Electric Co Ltd | ノイズ除去回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310249A (ja) | 1988-12-19 |
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