JP2542004B2 - Ｆｓｋ復調回路 - Google Patents
Ｆｓｋ復調回路Info
- Publication number
- JP2542004B2 JP2542004B2 JP62233054A JP23305487A JP2542004B2 JP 2542004 B2 JP2542004 B2 JP 2542004B2 JP 62233054 A JP62233054 A JP 62233054A JP 23305487 A JP23305487 A JP 23305487A JP 2542004 B2 JP2542004 B2 JP 2542004B2
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- Japan
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- circuit
- signals
- signal
- sampling
- output
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Description
【発明の詳細な説明】 〔概要〕 FSK変調された信号より位相検出してベースバンドデ
ィジタル信号を復調するFSK復調回路に関し、 位相検出回路で抽出された変調符号によって位相関係
が変化する直交した２つの信号にノイズが加わっても正
常な再生データが得られることを目的とし、 変調符号によって位相関係が変化する互いに直交した
２つの信号を抽出する位相検出回路と、両信号の相互の
エッジにより相互に又は一方のエッジにより他方をサン
プリングして得られる第１及び第２の論理信号を発生す
るサンプリング回路と、該第１及び第２の論理信号の一
致を検出する一致検出回路と、該第１の論理信号を所定
時間遅延させる遅延回路と、該一致検出回路が一致検出
した時、該遅延回路の出力をそのまま出力し、不一致検
出した時、最新の一致検出時の出力を保持するラッチ回
路とで構成する。
ィジタル信号を復調するFSK復調回路に関し、 位相検出回路で抽出された変調符号によって位相関係
が変化する直交した２つの信号にノイズが加わっても正
常な再生データが得られることを目的とし、 変調符号によって位相関係が変化する互いに直交した
２つの信号を抽出する位相検出回路と、両信号の相互の
エッジにより相互に又は一方のエッジにより他方をサン
プリングして得られる第１及び第２の論理信号を発生す
るサンプリング回路と、該第１及び第２の論理信号の一
致を検出する一致検出回路と、該第１の論理信号を所定
時間遅延させる遅延回路と、該一致検出回路が一致検出
した時、該遅延回路の出力をそのまま出力し、不一致検
出した時、最新の一致検出時の出力を保持するラッチ回
路とで構成する。
本発明はFSK復調回路に関するものであり、特にFSK変
調された信号より位相検出してベースバンドディジタル
信号を復調するFSK復調回路に関するものである。
調された信号より位相検出してベースバンドディジタル
信号を復調するFSK復調回路に関するものである。
FSK変調は、ベースバンドディジタル信号の例えば論
理符号“1"に対してfC＋fD（fCは搬送波周波数、fDは変
調周波数）を割り当て、論理符号“0"に対してfC−fDを
割り当てオン／オフ信号を２つの信号に対応させて行う
が、ベースバンド信号速度をfBとしたとき、変調指数I
DXが比較的大きい場合（IDX＝2fD/fB≧５程度、即ち１
データシンボル中に５つ以上のサンプリングパルスが存
在する場合）であれば復調動作において同期検波のよう
な搬送波再生動作が不用になることが知られており、こ
のような条件下での簡易なFSK復調回路が必要とされて
いる。
理符号“1"に対してfC＋fD（fCは搬送波周波数、fDは変
調周波数）を割り当て、論理符号“0"に対してfC−fDを
割り当てオン／オフ信号を２つの信号に対応させて行う
が、ベースバンド信号速度をfBとしたとき、変調指数I
DXが比較的大きい場合（IDX＝2fD/fB≧５程度、即ち１
データシンボル中に５つ以上のサンプリングパルスが存
在する場合）であれば復調動作において同期検波のよう
な搬送波再生動作が不用になることが知られており、こ
のような条件下での簡易なFSK復調回路が必要とされて
いる。
上記のようなFSK復調回路の従来例が第７図に示され
ており、図中、10は局部発振器、11はハイブリッド回
路、12及び13はミキサ、14及び15は低域通過フィルタ、
16及び17はリミッタアンプであり、これらで位相検出回
路１を構成している。そして18はこの位相検出回路１に
接続されたＤ−フリップフロップである。
ており、図中、10は局部発振器、11はハイブリッド回
路、12及び13はミキサ、14及び15は低域通過フィルタ、
16及び17はリミッタアンプであり、これらで位相検出回
路１を構成している。そして18はこの位相検出回路１に
接続されたＤ−フリップフロップである。
今、入力信号をcos（ωＤ±ωＣ）ｔとし（ωＤは搬
送波周波数fCに対応する角周波数、ωＣは変調周波数fD
に対応する角周波数）、局部発振器10の信号をcos ωC
tとすると、ハイブリッド回路11では２つの直交する信
号cos ωC tとsin ωC tとに分離され、これらをそれぞ
れミキサ13及び12で入力信号と掛け合わせ、且つそれぞ
れフィルタ14及び15並びにリミッタアンプ16及び17を通
すことにより周知のようにリミッタアンプ16及び17の出
力はcos ωD t及び±sin ωD tとなる。これらの信号は
互いに位相がπ/2ずれた直交する信号である。
送波周波数fCに対応する角周波数、ωＣは変調周波数fD
に対応する角周波数）、局部発振器10の信号をcos ωC
tとすると、ハイブリッド回路11では２つの直交する信
号cos ωC tとsin ωC tとに分離され、これらをそれぞ
れミキサ13及び12で入力信号と掛け合わせ、且つそれぞ
れフィルタ14及び15並びにリミッタアンプ16及び17を通
すことにより周知のようにリミッタアンプ16及び17の出
力はcos ωD t及び±sin ωD tとなる。これらの信号は
互いに位相がπ/2ずれた直交する信号である。
この場合の信号±sin ωD tが変調符号“1"及び“0"
に対応しており、これを図示のようにＤ−フリップフロ
ップ18のクロック信号DQとし、他方の信号cos ωD tを
入力信号DIとすれば、第８図（ａ）及び（ｂ）のタイム
チャートに示すように、信号DIをこれと直交する信号DQ
の立ち上がりエッジでたたくことによりオン／オフのデ
ィジタル信号を再生することができる。
に対応しており、これを図示のようにＤ−フリップフロ
ップ18のクロック信号DQとし、他方の信号cos ωD tを
入力信号DIとすれば、第８図（ａ）及び（ｂ）のタイム
チャートに示すように、信号DIをこれと直交する信号DQ
の立ち上がりエッジでたたくことによりオン／オフのデ
ィジタル信号を再生することができる。
このような従来のFSK復調回路では、第４図のタイム
チャートにおいて点線で囲んだ部分に示すように、信号
DI又はDQにノイズが加わった場合、これに基づいてＤ−
フリップフロップ18から直ぐに再生データを得るので、
そのような再生データには誤りが生じ易いという問題点
があった。
チャートにおいて点線で囲んだ部分に示すように、信号
DI又はDQにノイズが加わった場合、これに基づいてＤ−
フリップフロップ18から直ぐに再生データを得るので、
そのような再生データには誤りが生じ易いという問題点
があった。
従って、本発明は、位相検出回路で抽出された変調符
号によって位相関係が変化する直交した２つの信号にノ
イズが加わっても正常な再生データが得られるFSK復調
回路を実現することを目的とする。
号によって位相関係が変化する直交した２つの信号にノ
イズが加わっても正常な再生データが得られるFSK復調
回路を実現することを目的とする。
第１図は上記の目的を達成するための本発明に係るFS
K復調回路を示す概念図であり、１は変調符号によって
位相関係が変化する互いに直交した２つの信号を抽出す
る位相検出回路、２は両信号の相互のエッジにより相互
に又は一方のエッジにより他方をサンプリングして得ら
れる第１の論理信号及び第２の論理信号を発生するサン
プリング回路、３は該第１及び第２の論理信号の一致を
検出する一致検出回路、４は該第１の論理信号を所定時
間遅延させる遅延回路、５は一致検出回路３が一致検出
した時、遅延回路４の出力をそのまま出力し、不一致検
出した時、最新の一致検出時の出力を保持するラッチ回
路である。
K復調回路を示す概念図であり、１は変調符号によって
位相関係が変化する互いに直交した２つの信号を抽出す
る位相検出回路、２は両信号の相互のエッジにより相互
に又は一方のエッジにより他方をサンプリングして得ら
れる第１の論理信号及び第２の論理信号を発生するサン
プリング回路、３は該第１及び第２の論理信号の一致を
検出する一致検出回路、４は該第１の論理信号を所定時
間遅延させる遅延回路、５は一致検出回路３が一致検出
した時、遅延回路４の出力をそのまま出力し、不一致検
出した時、最新の一致検出時の出力を保持するラッチ回
路である。
第１図に示した本発明のFSK復調回路においては、位
相検出回路１で検出された変調符号によって位相関係が
変化する互いに直交する２つの信号DI及びDQをサンプリ
ング回路２に入力する。このサンプリング回路２では、
これらの入力信号DI及びDQの相互の立ち上がり又は立ち
下がりエッジにより相互にサンプリングするか又は一方
の立ち上がり又は立ち下がりエッジにより他方をサンプ
リングして第１の論理信号Q1及び第２の論理信号Q2を発
生する。そして、これらの論理信号Q1及びQ2は共に一致
検出回路３に入力され、また論理信号Q1は遅延回路４に
も入力される。一致検出回路３では、論理信号Q1及びQ2
が一致しているか否かに応じた出力信号を発生する。こ
の一致検出回路３での一致検出動作が終了するまで遅延
回路４で論理信号Q1を待機させる。そして、一致検出回
路３の出力が一致検出を示す時、これを受けてラッチ回
路５は遅延回路４の出力、即ち第１の論理信号Q1をその
まま出力し、不一致検出を示した時には、ラッチ回路５
は、最新の一致検出時のラッチ出力を保持する。
相検出回路１で検出された変調符号によって位相関係が
変化する互いに直交する２つの信号DI及びDQをサンプリ
ング回路２に入力する。このサンプリング回路２では、
これらの入力信号DI及びDQの相互の立ち上がり又は立ち
下がりエッジにより相互にサンプリングするか又は一方
の立ち上がり又は立ち下がりエッジにより他方をサンプ
リングして第１の論理信号Q1及び第２の論理信号Q2を発
生する。そして、これらの論理信号Q1及びQ2は共に一致
検出回路３に入力され、また論理信号Q1は遅延回路４に
も入力される。一致検出回路３では、論理信号Q1及びQ2
が一致しているか否かに応じた出力信号を発生する。こ
の一致検出回路３での一致検出動作が終了するまで遅延
回路４で論理信号Q1を待機させる。そして、一致検出回
路３の出力が一致検出を示す時、これを受けてラッチ回
路５は遅延回路４の出力、即ち第１の論理信号Q1をその
まま出力し、不一致検出を示した時には、ラッチ回路５
は、最新の一致検出時のラッチ出力を保持する。
これにより、DI及びDQにノイズが生じてもそのサンプ
リングの直前に論理状態を保つこととなってノイズの影
響を受けない。
リングの直前に論理状態を保つこととなってノイズの影
響を受けない。
以下、本願発明に係るFSK復調回路の実施例を説明す
る。
る。
第２図は第１図に示した本発明のFSK復調回路の一実
施例を示す回路図で、この実施例では、第１図に示した
位相検出回路１は第７図に示したものを使用し、またサ
ンプリング回路２が、位相検出回路１から出力される２
つの相直交する信号DI及びDQのうちの一方の信号DQの立
ち上がりエッジで他方の信号DIをサンプリングして第１
の論理信号Q1を発生する第１のＤ−フリップフロップ21
と、その他方の信号DIの立ち上がりエッジでサンプリン
グして第２の論理信号Q2を反転端子に発生する第２のＤ
−フリップフロップ22とで構成されている。
施例を示す回路図で、この実施例では、第１図に示した
位相検出回路１は第７図に示したものを使用し、またサ
ンプリング回路２が、位相検出回路１から出力される２
つの相直交する信号DI及びDQのうちの一方の信号DQの立
ち上がりエッジで他方の信号DIをサンプリングして第１
の論理信号Q1を発生する第１のＤ−フリップフロップ21
と、その他方の信号DIの立ち上がりエッジでサンプリン
グして第２の論理信号Q2を反転端子に発生する第２のＤ
−フリップフロップ22とで構成されている。
また、一致検出回路３は、第１及び第２の論理信号
Q1、Q2を入力する排他的オアゲート31と、このゲート31
の出力を反転させるインバータ32とで構成されている。
更に、一致検出回路３の出力と論理信号Q1との入力タイ
ミングを合わせるための遅延回路４は抵抗とコンデンサ
のRC回路或いは素子を幾つか縦続接続して遅延時間を作
る回路が用いられる。
Q1、Q2を入力する排他的オアゲート31と、このゲート31
の出力を反転させるインバータ32とで構成されている。
更に、一致検出回路３の出力と論理信号Q1との入力タイ
ミングを合わせるための遅延回路４は抵抗とコンデンサ
のRC回路或いは素子を幾つか縦続接続して遅延時間を作
る回路が用いられる。
この第２図の実施例の動作を第３図及び第４図に示し
たタイムチャートを参照して以下に説明する。
たタイムチャートを参照して以下に説明する。
まず、位相検出回路１からの出力信号DI及びDQはＤ−
フリップフロップ21において、信号DQをクロック信号と
してその立ち上がりエッジで信号DIをたたいて論理信号
Q1が発生され、またＤ−フリップフロップ22において
は、信号DIをクロック信号としてその立ち上がりエッジ
で信号DQをたたいてＤ−フリップフロップ22の反転端子
に論理信号Q2が発生される。これが、第３図（ａ）に示
す変調符号が例えば“1"の場合である。一方、変調符号
が“0"の場合には、信号DQが“1"の場合よりπだけずれ
る（反転される）ので、第３図（ｂ）に示すような波形
となる。
フリップフロップ21において、信号DQをクロック信号と
してその立ち上がりエッジで信号DIをたたいて論理信号
Q1が発生され、またＤ−フリップフロップ22において
は、信号DIをクロック信号としてその立ち上がりエッジ
で信号DQをたたいてＤ−フリップフロップ22の反転端子
に論理信号Q2が発生される。これが、第３図（ａ）に示
す変調符号が例えば“1"の場合である。一方、変調符号
が“0"の場合には、信号DQが“1"の場合よりπだけずれ
る（反転される）ので、第３図（ｂ）に示すような波形
となる。
このようにして発生される論理信号Q1、Q2は、一致検
出回路３に下に入力されて第４図に示すように一致／不
一致が検出される。この場合、一致検出時の出力は“1"
となり、不一致検出時の出力は“0"となる。
出回路３に下に入力されて第４図に示すように一致／不
一致が検出される。この場合、一致検出時の出力は“1"
となり、不一致検出時の出力は“0"となる。
このような一致検出回路３の出力をゲートＧへの入力
とするラッチ回路５は、例えばゲート入力が“1"の時は
Ｄ入力をＱ出力とし、“0"の時は前の状態を保持する回
路である。従って、一致検出回路３が一致検出したとき
には、遅延回路４を介してラッチ回路５のＤ端子に入力
される論理信号Q1の論理値が出力Q3として発生されるこ
ととなり、不一致検出したときには、第４図に示すよう
なＡ点又はＢ点での論理信号Q1の論理値が出力され、最
新に一致検出したときのラッチ回路出力Q3が保持された
ことになる。上記の遅延回路４の所定遅延時間は、一致
検出回路３が一致／不一致検出を終了した後に論理信号
Q1をラッチ回路５のＤ端子に入力させるようにするため
の時間だけ予め設定されている。
とするラッチ回路５は、例えばゲート入力が“1"の時は
Ｄ入力をＱ出力とし、“0"の時は前の状態を保持する回
路である。従って、一致検出回路３が一致検出したとき
には、遅延回路４を介してラッチ回路５のＤ端子に入力
される論理信号Q1の論理値が出力Q3として発生されるこ
ととなり、不一致検出したときには、第４図に示すよう
なＡ点又はＢ点での論理信号Q1の論理値が出力され、最
新に一致検出したときのラッチ回路出力Q3が保持された
ことになる。上記の遅延回路４の所定遅延時間は、一致
検出回路３が一致／不一致検出を終了した後に論理信号
Q1をラッチ回路５のＤ端子に入力させるようにするため
の時間だけ予め設定されている。
このようにして第４図に点線で囲んだノイズによるエ
ラーに影響されない再生データを得ることができる。
ラーに影響されない再生データを得ることができる。
第５図は第１図に示した本発明のFSK復調回路の他の
実施例を示す回路図で、この実施例では、サンプリング
回路２が、前記の２つの信号DI及びDQの一方の信号DQの
立ち上がりエッジで他方の信号DIをサンプリングして第
１の論理信号Q1を発生する第３のＤ−フリップフロップ
23と、その一方の信号DQを反転させるインバータ24と、
このインバータ24の出力の立ち上がりエッジでその他方
の信号DIをサンプリングして第２の論理信号Q2を反転端
子に発生する第４のＤ−フリップフロップ25とで構成さ
れている。その他の構成は第２図の実施例と同じであ
る。
実施例を示す回路図で、この実施例では、サンプリング
回路２が、前記の２つの信号DI及びDQの一方の信号DQの
立ち上がりエッジで他方の信号DIをサンプリングして第
１の論理信号Q1を発生する第３のＤ−フリップフロップ
23と、その一方の信号DQを反転させるインバータ24と、
このインバータ24の出力の立ち上がりエッジでその他方
の信号DIをサンプリングして第２の論理信号Q2を反転端
子に発生する第４のＤ−フリップフロップ25とで構成さ
れている。その他の構成は第２図の実施例と同じであ
る。
この実施例においてもサンプリングする位相関係は第
３図に示した波形と全く同様であるので、やはり第４図
のようにノイズを除去することができる。
３図に示した波形と全く同様であるので、やはり第４図
のようにノイズを除去することができる。
尚、上記の実施例では、信号DI及び／又はDQの立ち上
がりエッジ又は立ち下がりエッジでサンプリングを行っ
ているが、これらのエッジを逆にして立ち上がりを立ち
下がりに、立ち下がりを立ち上がりにしても同様の動作
が得られる。
がりエッジ又は立ち下がりエッジでサンプリングを行っ
ているが、これらのエッジを逆にして立ち上がりを立ち
下がりに、立ち下がりを立ち上がりにしても同様の動作
が得られる。
以上のように、本発明のFSK復調回路によれば、位相
検出回路の互いに直交する２つの信号の相互のエッジ又
は一方のエッジにより他方をサンプリングし、且つこの
ようにして得られる２つの論理信号の一致／不一致を検
出してノイズによる位相関係の乱れを矯正したので、簡
易な回路構成により、第６図のS/N対BER（ビット誤り
率）特性グラフに示すように、従来回路に比べて本発明
回路の方が、例えばBERにおいて約1.6dB改善されている
ことが分かる。
検出回路の互いに直交する２つの信号の相互のエッジ又
は一方のエッジにより他方をサンプリングし、且つこの
ようにして得られる２つの論理信号の一致／不一致を検
出してノイズによる位相関係の乱れを矯正したので、簡
易な回路構成により、第６図のS/N対BER（ビット誤り
率）特性グラフに示すように、従来回路に比べて本発明
回路の方が、例えばBERにおいて約1.6dB改善されている
ことが分かる。
第１図は本発明に係るFSK復調回路を概念的に示したブ
ロック図、 第２図は本発明に係るFSK復調回路の一実施例を示すブ
ロック図、 第３図及び第４図は本発明のFSK復調回路の動作を説明
するためのタイムチャート図、 第５図は本発明に係るFSK復調回路の他の実施例を示す
ブロック図、 第６図は本発明と従来例を比較するためのS/N対BER（ビ
ット誤り率）特性グラフ図、 第７図は従来のFSK復調回路の一例を示す回路図、 第８図は従来のFSK復調回路の動作を説明するためのタ
イムチャート図、である。 図において、 １……位相検出回路、 ２……サンプリング回路、 ３……一致検出回路、 ４……遅延回路、 ５……ラッチ回路。 21、22、23、25……Ｄ−フリップフロップ、 24、32……インバータ、 31……排他的オアゲート、 尚、図中、同一符号は同一又は相当部分を示す。
ロック図、 第２図は本発明に係るFSK復調回路の一実施例を示すブ
ロック図、 第３図及び第４図は本発明のFSK復調回路の動作を説明
するためのタイムチャート図、 第５図は本発明に係るFSK復調回路の他の実施例を示す
ブロック図、 第６図は本発明と従来例を比較するためのS/N対BER（ビ
ット誤り率）特性グラフ図、 第７図は従来のFSK復調回路の一例を示す回路図、 第８図は従来のFSK復調回路の動作を説明するためのタ
イムチャート図、である。 図において、 １……位相検出回路、 ２……サンプリング回路、 ３……一致検出回路、 ４……遅延回路、 ５……ラッチ回路。 21、22、23、25……Ｄ−フリップフロップ、 24、32……インバータ、 31……排他的オアゲート、 尚、図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−73149（ＪＰ，Ａ) 特開 昭56−37757（ＪＰ，Ａ) 特開 昭60−84052（ＪＰ，Ａ) 特開 昭64−60046（ＪＰ，Ａ)
Claims (4)
- 【請求項１】変調符号によって位相関係が変化する互い
に直交した２つの信号を抽出する位相検出回路（１）
と、 両信号の相互のエッジにより相互に又は一方のエッジに
より他方をサンプリングして得られる第１及び第２の論
理信号を発生するサンプリング回路（２）と、 該第１及び第２の論理信号の一致を検出する一致検出回
路（３）と、 該第１の論理信号を所定時間遅延させる遅延回路（４）
と、 該一致検出回路（３）が一致検出した時、該遅延回路
（４）の出力をそのま出力し、不一致検出した時、最新
の一致検出時の出力を保持するラッチ回路（５）と、 を備えたことを特徴とするFSK復調回路。 - 【請求項２】前記サンプリング回路（２）が、前記２つ
の信号の一方の立ち上がりエッジで他方をサンプリング
して前記第１の論理信号を発生する第１のＤ−フリップ
フロップ（21）と、該他方の立ち上がりエッジで該一方
をサンプリングして前記第２の論理信号を発生する第２
のＤ−フリップフロップ（22）とで構成されている特許
請求の範囲第１項に記載のFSK復調回路。 - 【請求項３】前記サンプリング回路（２）が、前記２つ
の信号の一方の立ち上がりエッジで他方をサンプリング
して前記第１の論理信号を発生する第３のＤ−フリップ
フロップ（23）と、該一方の信号を反転させるインバー
タ（24）と、該インバータ（24）の出力の立ち上がりエ
ッジで該他方の信号をサンプリングして前記第２の論理
信号を発生する第４のＤ−フリップフロップ（25）とで
構成されている特許請求の範囲第１項に記載のFSK復調
回路。 - 【請求項４】前記一致検出回路（３）が、前記第１及び
第２の論理信号を入力する排他的オアゲート（31）と、
このゲート（31）の出力を反転させるインバータ（32）
とで構成されている特許請求の範囲第１項に記載のFSK
復調回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233054A JP2542004B2 (ja) | 1987-09-17 | 1987-09-17 | Ｆｓｋ復調回路 |
| CA000574262A CA1287127C (en) | 1987-08-29 | 1988-08-09 | Fsk demodulation circuit |
| DE3887409T DE3887409T2 (de) | 1987-08-29 | 1988-08-09 | FSK-Demodulationsschaltung. |
| EP88112938A EP0305775B1 (en) | 1987-08-29 | 1988-08-09 | FSK demodulation circuit |
| US07/237,535 US4870659A (en) | 1987-08-29 | 1988-08-29 | FSK demodulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233054A JP2542004B2 (ja) | 1987-09-17 | 1987-09-17 | Ｆｓｋ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6474850A JPS6474850A (en) | 1989-03-20 |
| JP2542004B2 true JP2542004B2 (ja) | 1996-10-09 |
Family
ID=16949074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62233054A Expired - Lifetime JP2542004B2 (ja) | 1987-08-29 | 1987-09-17 | Ｆｓｋ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542004B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079775A (ja) * | 2008-09-29 | 2010-04-08 | Nec Infrontia Corp | Ｕｓｂ下位ユニットおよびｕｓｂシステム |
-
1987
- 1987-09-17 JP JP62233054A patent/JP2542004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6474850A (en) | 1989-03-20 |
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