DE3887409T2

DE3887409T2 - FSK-Demodulationsschaltung.

Info

Publication number: DE3887409T2
Application number: DE3887409T
Authority: DE
Inventors: Takaharu Nakamura; Yasuyuki Oishi; Takeshi Takano; Yukio Takeda; Yasunobu Watanabe
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-08-29
Filing date: 1988-08-09
Publication date: 1994-06-30
Anticipated expiration: 2008-08-10
Also published as: DE3887409D1; CA1287127C; EP0305775A2; EP0305775B1; US4870659A; EP0305775A3

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Frequenzumtast- Demodulationsschaltung (FSK) und insbesondere eine FSK- Demodulationsschaltung, die eine Phasenerkennung an einem FSK-moduliertem Signal ausführt und ein Basisband- Digitalsignal demoduliert
Die FSK-Modulation ist eines der digitalen Frequenzmodulationsverfahren (FM). Es weist fC + fD (= f&sub1;) dem einem der zwei logischen Zustände eines Basisband-Digitalsignals zu (wobei fC die Trägerfrequenz und fD der Frequenzhub ist) und weist fC - fD (= f&sub0;) dem anderen Logikzustand zu, und läßt die Signale f1 oder f0 den zwei Logikzuständen für die Übertragung von Information entsprechen. Für ein derartiges FSK-Signalmodulationsverfahren sind das Synchrondetektionsverfahren und das FM-Diskriminatorverfahren usw. bekannt. Das FM-Diskriminatorverfahren benötigt eine große Anzahl diskreter Bauteile im Zwischenfrequenzband, was eine Reduzierung der Schaltungsgröße erschwert. Deshalb basiert die vorliegende Erfindung von selbst auf dem Synchrondetektionsverfahren, das für die Reduzierung der Größe einer Schaltung geeignet ist.
Wenn hinsichtlich eines Synchrondetektionsverfahren die Basisband-Signalgeschwindigkeit fB ist und der Modulationsindex IDX (IDX = 2fD/fB) klein ist, ist ein Trägerrückgewinnungsvorgang erforderlich. Wenn jedoch der Modulationsindex vergleichsweise groß ist (IDx = 2fD/fB ≥ 5 oder ähnlich, d.h., wenn fünf oder mehr Abtastimpulse im Datensymbol enthalten sind), dann besteht bekanntermaßen nicht länger eine Notwendigkeit für den vorstehend erwähnten Trägerrückgewinnungsvorgang. Die vorliegende Erfindung spielt unter diesen Umständen auf eine einfache kompakte FSK- Demodulationsschaltung an. Beispielsweise ist die FM-Demodulationsschaltung für eine Personen-Funkrufdienst, üblicherweise als "Taschenglocke" oder Taschen-Funkrufempfänger bezeichnet geeignet.
Einer der wesentlichen Schaltungsabschnitte, die eine FSK-Demodulationsschaltung enthält, ist der Datenregenerierungsabschnitt, der den Kode des Originalsignals wiederherstellt. Zu den Mitteln für die Realisierung des Datenregenerierungsabschnitts gehören als typische Verfahren:
(1) das Verfahren einen Phasenschieber und einen Multiplizierer einzusetzen, und
(2) das Verfahren ein D-Flipflop einzusetzen--
Wie es jedoch später im Detail ausgeführt wird, weist das Verfahren (1) der vorstehenden konventionellen Verfahren ein Problem durch die Schwierigkeit auf, den Phasenschieber für die Verzögerung der Phase des Basisband-Signals zu realisieren. Das heißt die Frequenz des Basisbandsignals ist gleich der Frequenz des Modulationsfrequenz und liegt bei einigen kHz, so daß die Herstellung eines Phasenschiebers, der genau um π/2 bei einer solch niedrigen Frequenz verschiebt, schwierig ist.
Ferner beinhaltet das vorstehende Verfahren (2) eine einfache Schaltungsstruktur, so daß sie ohne Schwierigkeiten realisierbar ist, aber die Schaltung weist kein Filter und dergl. auf, so daß sie unter dem Problem leidet, daß das regenerierte Ausgangssignal aufgrund von Rauschen fehlerempfindlich ist.
In I.E.E.E: Proceedings - F, Abschnitt AAI, Band 129 Nr. 1, Teil F, Februar 1982, (Vance) Seiten 2-6 ist eine Schaltung mit einem Quasi-Quadratur-Detektionsvorgang und einer Datenregenerierungseinrichtung mit 2 Flipflops offenbart. Die Ausgangssignale der Flipflops werden mittels Widerständen addiert.
Die US-A-4 475 219 offenbart den Einsatz eine D-Flipflops zum Ausführen der Quadraturdetektion. Bei jeder Datensymbolperiode werden I-Kanal- und Q-Kanal-Signale extrahiert und somit hängt die Detektion von der Synchronisation des Datenzeitpunkts ab.
Die WO-A-8 603 643 stellt dar, wie man die I-Kanal- und die Q-Kanal-Signale, die an den Nulldurchgangspunkten des anderen Kanalsignals abgetastet werden, durch die Detektoren 36 und 41 von Fig. 1 erhält. Die Ausgangssignale werden miteinander addiert, um die Daten zu regenerieren. Die Detektion hängt von der Synchronisation des Datenzeitpunkts ab.
Die GB-A-2 057 820 stellt dar, wie man I-Kanal und Q- Kanal-Signale erhält, die durch ihre gegenseitigen Flanken abgetastet werden um vier abgetastete Werte zu erhalten. Wenn alle vier Werte übereinstimmen, wird ein Flipflop 18, wie in Fig. 3 dargestellt, gesetzt oder zurückgesetzt, um das regenerierte as zu erzeugen.
In der US-A-4 605 903 werden die I-Kanal- und die Q- Kanal-Signale gegenseitig abgetastet, um vier abgetastete Werte zu erhalten. Die vier Signale werden auf analoge Weise über Widerstände addiert und das zusammengesetzte Signal wird durch einen Komparator in ein digitales Ausgangssignal umgewandelt.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung wurde gemacht, um die vorstehenden Probleme des Stands der Technik zu lösen und hat als Aufgabe, eine verbesserte FSK-Demodulationsschaltung zu schaffen, die keinen Phasenschieber in der Struktur des für die FSK-Demodulation verwendeten Datenregenerierungsabschnitts einsetzt, und somit leicht zu realisieren ist, und die die Erzeugung von Datenfehlern aufgrund von Rauschen usw. reduziert.
Die vorliegende Erfindung schafft eine FSK-Demodulationsschaltung mit:
einer Phasendetektionseinrichtung, die als Eingangssignal ein FSK-moduliertes Empfangssignal r(t) empfängt und eine Phasendetektion an derselben ausführt, um auf diese Weise analoge Quadratur I-Kanal und Q-Kanal Basisbandsignale zu erzeugen, und die ferner das analoge Basisbandsignal in ein digitales Signal umwandelt und einen I-Kanal-Impulszug und Q- Kanal-Impulszug ausgibt, und
einer Datenregenerierungseinrichtung. die die Originaldaten aus dem I-Impulszug DI und Q-Impulszug DQ regeneriert, um regenerierte Daten Dout auszugeben,
wobei die Datenregenerierungseinrichtung enthält:
mindestens zwei Abtasteinrichtungen (SP&sub1;, SP&sub2;), die eine Flanke eines Impulszuges der Impulszüge DI und DQ benutzen und wechselseitig zu unterschiedlichen Zeitpunkten den Logikzustand des anderen Impulszuges abtasten, und
eine Entscheidungseinrichtung, die als Eingangssignal die Abtastausgangssignale von den mindestens zwei Abtasteinrichtungen empfängt, und den Logikzustand der regenerierten Daten Dout mittels eines vorgegebenen Entscheidungsvorgangs bestimmt dadurch gekennzeichnet, daß die Entscheidungseinrichtung einen Majoritätslogik-Entscheidungseinrichtung aufweist, die eine logische Majoritätsentscheidung an den Abtastausgangssignalen ausführt, und daß bei Vorliegen einer graden Anzahl von Abtastausgangssignalen eine Einrichtung vorgesehen ist, die detektiert wenn keine Majorität bei den Abtastausgangssignalen vorliegt, und eine Halteeinrichtung vorgesehen ist, um die regenerierten Daten Dout zu speichern, und um ein davor bestimmtes Datensignal auszugeben, wenn keine Majorität detektiert wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorstehenden Aufgaben und Merkmale der vorliegenden Erfindung werden aus der nachstehenden Beschreibung unter Bezugnahme auf die beifügten Zeichnungen deutlicher. Es stellen dar:
Fig. 1 eine Ansicht, die die Grundstruktur einer FSK- Demodulationsschaltung zeigt;
Fig. 2 eine Ansicht, die ein erstes Beispiel eines Datenregenerierungsabschnitts zeigt;
Fig. 3 eine Ansicht, die ein zweites Beispiel eines Datenregenerierungsabschnitts zeigt;
Fig. 4 eine Ansicht, die die Signalwellenform an Schlüsselstellen, im Falle des Einsatzes des Datenregenerierungsabschnitts von Fig. 3 zeigt;
Fig. 5 ein Blockschaltbild, das eine erste Ausführungsform auf der Basis der vorliegenden Erfindung zeigt;
Fig. 6 ein Schaltbild, das die Schaltung von Fig. 5 mit mehr Details zeigt;
Fig. 7 eine Ansicht, die ein Betriebs-Zeitdiagramm einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 8 eine Ansicht, die ein Betriebs-Zeitdiagramm zeigt, das Merkmale der vorliegenden Erfindung auf der Basis einer ersten Ausführungsform darstellt;
Fig. 9 eine Ansicht, die eine Modifikation der ersten Ausführungsform im Detail zeigt;
Fig. 10 ein Betriebs-Zeitdiagramm der Schaltung von Fig. 9;
Fig. 11 eine graphische Darstellung, die das S/N- Verhältnis (Signal/Rausch-Verhältnis) gegenüber der BER (Bitfehlerate) auf der Basis der ersten Ausführungsform zeigt;
Fig. 12 ein Blockschaltbild, das eine zweite Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 13 eine Ansicht, die ein Betriebs-Zeitdiagramm auf der Basis einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 14 ein Zeitdiagramm, das die Schritte der Datenregenerierung der zweiten Ausführungsform zeigt;
Fig. 15 ein Schaltbild, das die Schaltung von Fig. 12 mit mehr Details zeigt;
Fig. 16 ein Schaltbild, das ein spezielles Beispiel der Verzögerungsschaltung von Fig. 15 zeigt;
Fig. 17 ein Matrixdiagramm, das die Inhalte des ROM's von Fig. 15 zeigt;
Fig. 18 ein Schaltbild, das ein Beispiel für den Fall des Aufbaus der Schaltung von Fig. 12 mittels einer analogen Schaltung zeigt;
Fig. 19 eine graphische Darstellung, die das S/N- Verhältnis (Signal/Rausch-Verhältnis) gegenüber der BER (Bitfehlerate) auf der Basis der zweiten Ausführungsform zeigt;
Fig. 20 ein Blockschaltbild, das eine dritte Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 21 ein Matrixdiagramm, das die Inhalte des ROM's von Fig. 20 zeigt; und
Fig. 22 eine Ansicht, die ein Betriebs-Zeitdiagramm auf der Basis einer dritten Ausführungsform der vorliegenden Erfindung zeigt.
Vor der Erläuterung des Prinzips und der Ausführungsformen der vorliegenden Erfindung erfolgt unter Bezugnahme auf die Zeichnungen eine Erläuterung des Stands der Technik und dessen Nachteile.
Fig. 1 ist eine Ansicht, die Grundstruktur einer FSK- Demodulationsschaltung darstellt. Das Bezugszeichen 10 bezeichnet eine Hybridschaltung, die ein FSK-moduliertes r(t)-Empfangssignal phasengleich in zwei Signale aufteilt, 11 einen lokalen Oszillator, 12 und 13 Mischer, 14 eine Hybridschaltung, die ein Signal des lokalen Oszillators 11 in zwei, in Quadraturphase zueinander befindliche Signale aufteilt, 15 und 16 Tiefpassfilter und 17 und 18 Komparatoren, wobei diese Elemente eine Phasendetektionsschaltung 31 bilden. Desweiteren bilden die Komparatoren 17 und 18 und eine D-Flipflop 19 einen Datenregenerierungsabschnitt 20, der die regenerierten Daten Dout ausgibt. Man beachte, daß ein erstes Basisbandsignal in Quadratur zu einem zweiten Basisbandsignal von den Mischern 12 und 13 erzeugt werden. Diese sind allgemein als ein "In-Phase-Kanal-Signal" und als ein "Quadratur-Phase-Kanal-Signal", d.h. als I-Kanal- Signal und als Q-Kanal-Signal bekannt.
Wenn für das Empfangssignal gilt
r(t) = cos (ωc + ai ωd)t
wobei:
ωc: Trägerfrequenz
ωd: Modulationsfrequenz
ai: Übertragungskode
ai = +1 (wenn das Datensignal "1" ist)
ai = -1 (wenn das Datensignal "0" ist)
wird das Signal über die Hybridschaltung 10 eingegeben, werden die aufgeteilten Signale an die Mischer 12 und 13 angelegt, wo sie mit sinωct bzw. cosωdt multipliziert werden, und dann wird
als das analoge Basisbandsignal des I-Kanals und Q-Kanals mit der niederfrequenten Komponente an den Tiefpassfiltern 15 und 16 erhalten. Ferner werden die regenerierten Daten Dout (die äquivalent zu ai sind) durch die Detektion der Phasenbeziehung durch den Datenregenerierungsteil 20 demoduliert.
In diesem Falle gibt es verschiedene Verfahren, um die Originaldaten ai aus den zwei Basisband-Analogsignalen dI und dQ zu gewinnen, d.h. für den Aufbau der Datenregenerierungsteils 20 in Fig. 1. Hier werden die zwei typischen Verfahren erläutert.

(1) Das Verfahren mit Phasenschiebern und Multiplizierern.

Fig. 2 ist eine Ansicht, die ein erstes Beispiel eines Datenregenerierungsteils darstellt. In dieser Fig. bezeichnet 21 einen π/2-Phasenschieber, 22 einen Multiplizierer, 23 ein Tiefpassfilter (LPF) und 24 einen Komparator. Das Signal dI', welches das Basisband-Analogsignal dI durch den Phasenschieber 21 um π/2 phasenverschoben enthält, wird zu:
Das Signal dI' und das andere Basisband-Analogsignal dQ werden durch den Multiplizierer 22 multipliziert, um
zu ergeben. Ferner kann das Vorzeichen des Ausgangssignals, in dem der cos2ωd t/8 - Anteil durch die Glättung des Ausgangssignals dI' dQ durch das Tiefpassfilter 23 unterdrückt wird, durch den Komparator 24 unterschieden werden, wodurch die Regenerierung des übertragenen Kodes ai ( = Dout) möglich ist.

(2) Das Verfahren mittels D-Flipflop

Fig. 3 ist eine Ansicht, die ein zweites Beispiel für einen Datenregenerierungsabschnitt darstellt. Die Bezugszeichen 26 und 27 bezeichnen Komparatoren und 28 ein D- Flipflop. Ferner bezeichnet DI den digitalen Impulszug des I- Kanal-Basisbandes und DQ den digitalen Impulszug des Q-Kanal- Basisbandes.
Fig. 4 ist eine Ansicht, die die Signalwellenformen an Schlüsselstellen im Falle des Einsatzes des Datenregenerierungsabschnitts von Fig. 3 darstellt.
Die zwei Signale dI und dQ werden durch die Komparatoren 26 und 27 in zwei Logiksignale umgewandelt, um die Ausgangsimpulszüge DI und DQ zu erhalten. Das Ausgangssignal DI wird zum Beispiel an den Datenanschluß D des D-Flipflops 24 und das Ausgangssignal DQ wird auf die gleiche Weise an den Taktanschluß CK angeschlossen, wodurch das Ausgangssignal der Abtastung des Signals DI durch die Vorderflanke des Signals DQ am Anschluß Q erhalten wird. Man beachte, daß die Phasenbeziehung zwischen den Signalen DI und DQ auch umgekehrt sein kann.
Zu diesem Zeitpunkt wird die Phasenbeziehung des Datenanschlusses D des D-Flipflops 28 und des Taktanschlusses CK so, wie sie in den Fig. 4(a) und (b) in Abhängigkeit vom übertragenen Kode ai dargestellt ist, so daß die regenerierten Daten Dout am Ausgangsanschluß Q des D- Flipflops 28 erhalten werden.
Jedoch bestehen in einer FSK-Demodulationsschaltung, die die in Fig. 2 und Fig. 2 dargestellten Datenregenerierungsteile einsetzt, die bereits vorstehend erwähnten zwei Probleme. Dagegen ist durch die vorliegende Erfindung einer FSK-Demodulationsschaltung, die keine Phasenschieber verwendet und die es ermöglicht die Erzeugung von Datenfehlern aufgrund von Rauschen zu unterdrücken, Vorkehr getroffen.
Fig. 5 ist ein Blockschaltbild, das eine erste Ausführungsform auf der Basis der vorliegenden Erfindung darstellt. Das Bezugszeichen 31 bezeichnet die vorstehend erwähnte Phasendetektionsschaltung (Fig. 1). Unter Verwendung des FSK-modulierten Empfangssignals r(t) werden die digitalen Basisband-Impulszüge DI und DQ des I-Kanals und Q-Kanals gebildet. Die Impulszüge DI und DQ werden im Falle der ersten Ausführungsform an die zwei Abtasteinrichtungen SP&sub1; und SP&sub2; angelegt. Diese Abtasteinrichtungen SP&sub1; und SP&sub2; sind einfach nur als Abtastschaltung 32 dargestellt. Die erste Abtasteinrichtung SP&sub1; tastet den Logikzustand ("1" oder "0") des ersten Impulszugs DI mit der Vorderflanke des zweiten Impulszugs DQ ab, um das Ausgangssignal Q&sub1; zu erzielen, während die zweite Abtasteinrichtung SP&sub2; den Logikzustand des zweiten Impulszugs DQ mit der Vorderflanke des ersten Impulszugs DI abtastet, um das Ausgangssignal Q&sub2; zu erzielen. DS bezeichnet eine Entscheidungseinrichtung zur Bestimmung des Logikzustands Dout von Q&sub1; und Q&sub2; und besteht aus den Blöcken 33, 34 und 35. Die Koinzidenzdetektionsschaltung 33 detektiert die Koinzidenz der Logikzustände der abgetasteten Ausgangssignale Q&sub1; und Q&sub2;. Andererseits verzögert die Verzögerungsschaltung 34 das abgetastete Ausgangssignal Q&sub1; um eine vorgegebene Zeit. Das Bezugszeichen 35 bezeichnet eine Zwischenspeicherschaltung, die das Ausgangssignal der Verzögerungsschaltung 34 in dem Zustand ausgibt, bei dem es sich bei der Detektion der Koinzidenz durch die Koinzidenzschaltung 33 befindet und die das Ausgangssignal der Schaltung 34 des Zeitpunkts der gerade vorhergehenden Koinzidenzdetektion ausgibt, wenn eine Nicht-Koinzidenz detektiert wird. Dadurch erscheint sogar dann, wenn ein Rauschen in DI und DQ auftritt, kein Rauschen im regenerierten Ausgangssignal Dout, da der gerade zuvor gespeicherte Logikzustand ausgegeben und übertragen wird.
Fig. 6 ist ein Schaltbild, das die Schaltung von Fig. 5 mit mehr Details zeigt. Strukturelemente, die dieselben wie die vorstehend erwähnten sind, besitzen die gleichen Bezugszeichen oder Symbole (wie vorstehend). Die Abtastschaltung 32 besteht aus einem ersten D-Flipflop 321 (die erste Abtasteinrichtung SP&sub1;), das einen der Impulszüge, d.h., DI von den zwei Quadraturimpulszügen DI und DQ, die von der Phasendetektionsschaltung 31 ausgegeben werden, mit der Vorderflanke des anderen Impulszuges, d.h. der von DQ abtastet und ein erstes Abtastausgangssignal Q&sub1; ausgibt, und aus einem zweiten D-Flipflop 322 (die zweite Abtasteinrichtung SP&sub2;), das mit der Vorderflanke des anderen Impulszuges DI abtastet und an seinen invertierten Ausgang ein zweites Abtastausgangssignal Q&sub2; ausgibt.
Ferner verwendet die Koinzidenzdetektionsschaltung 33 ein EXKLUSIV-ODER (EXOR) Gatter 331, das als Eingangssignal die ersten und zweiten Abtastausgangssignale Q&sub1; und Q&sub2; empfängt, und einen Inverter 332, der das Ausgangssignal des Gatters 331 invertiert. Ferner wird für die Verzögerungsschaltung 34 zum Abgleichen der Eingabezeitpunkte des Ausgangssignals der Koinzidenzdetektionsschaltung 33 und des Abtastausgangssignals Q&sub1; beispielsweise Gebrauch von einer RC-Schaltung gemacht, die aus einem Widerstand und einem Kondensator oder einer Schaltung mit mehreren in Kaskadenform verbundenen RC- Elementen besteht, um eine Verzögerungszeit zu erreichen.
Fig. 7 ist eine Ansicht, die ein Betriebs-Zeitdiagramm einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Diese entspricht der vorstehend erwähnten Fig. 4, die den Stand der Technik zeigt.
Bei einem ersten Blick auf die digitalen Basisband- Impulszüge DI und DQ von der Phasendetektionsschaltung 31 (Fig. 6) an dem D-Flipflop 321 wird der Impuls DI unter Verwendung des Impulses DQ als Taktsignal mit dessen Vorderflanke übernommen und das Abtastausgangssignal Q&sub1; erhalten. Ferner wird an dem D-Flipflop 322 der Impuls DQ unter Verwendung des Impulses DI als Taktsignal mit dessen Vorderflanke übernommen und das Abtastausgangssignal Q&sub2; an dem invertierten Ausgangsanschluß des D-Flipflops 322 erhalten. Dieses ist der Fall für das in Fig. 7(a) gezeigte Übertragungssignal mit ai = +1. Andererseits wird in dem Falle, in dem das Übertragungssignal -1 ist, der Impuls DQ genau um π bezogen auf den Fall eines Datenzustands "1" verschoben (invertiert), so daß die Wellenform so wie in Fig. 7(b) dargestellt wird.
Fig. 8 ist eine Ansicht, die ein Betriebs-Zeitdiagramm zeigt, das Merkmale der vorliegenden Erfindung auf der Basis der ersten Ausführungsform darstellt. Die Abtastausgangssignale Q&sub1; und Q&sub2; von der Abtastschaltung 32 der Fig. 6 werden in die Koinzidenzdetektionsschaltung 33 eingespeist, bei der die Koinzidenz (Q&sub1; = Q&sub2;) oder die Nicht-Koinzidenz (Q&sub1; ù Q&sub2;), wie in Fig. 8 dargestellt, detektiert wird. In diesem Falle wird das Ausgangssignal der Schaltung 33 bei der Detektion einer Koinzidenz zu "1" und das Ausgangssignal der Schaltung 33 bei der Detektion einer Nicht-Koinzidenz zu "0".
Die Zwischenspeicherschaltung 35, die als Eingangssignal für den Gatteranschluß G das Ausgangssignal "1" oder "0" der Koinzidenzdetektionsschaltung 33 verwendet, gibt das D-Eingangssignal so wie es ist als Q-Ausgangssignal aus, wenn das Eingangssignal am Gatteranschluß G gleich "1" ist und sie gibt umgekehrt den direkt zuvor gespeicherten Logikzustand aus, wenn es "0" ist. Deshalb wird, wenn die Koinzidenzdetektionsschaltung 33 eine Koinzidenz ("1") detektiert, der Logikzustand des über die Verzögerungsschaltung 34 in den D- Anschluß der Zwischenspeicherschaltung 35 eingegebenen Abtastimpulses Q&sub1; zu dem regenerierten Datensignal Dout, und wenn sie eine Nicht-Koinzidenz ("0") detektiert, wird der Logikzustand des Abtastausgangssignals Q&sub1; an Punkt A oder B, wie in Fig. 8 dargestellt, ausgegeben und das Ausgangssignal Q der Zwischenspeicherschaltung bei der letzten Koinzidenzdetektion, d.h., der gerade vorausgegangenen, wird beibehalten. Die Verzögerungszeit der vorstehend erwähnten Verzögerungsschaltung 34 wurde im Voraus so eingestellt, so daß das Abtastausgangssignal Q&sub1; in den D-Anschluß der Zwischenspeicherschaltung 35 nach dem Ende der Koinzidenz/Nicht-Koinzidenz-Detektion der Koinzidenzdetektionsschaltung 33 eingespeist wird.
Auf diese Weise ist es möglich, die richtig regenerierten Daten Dout ohne Beeinflussung durch Fehler aufgrund von Rauschen in der Umgebung der gestrichelten Kreise a und b in Fig. 8 zu erhalten.
Fig. 9 ist eine Ansicht, die eine Modifikation der ersten Ausführungsform im Detail zeigt und einen Vergleich mit der Schaltung von Fig. 6 ermöglicht. In dieser Modifikation enthält die Abtastschaltung 32 eine dritte Abtasteinrichtung SP&sub3; (D-Flipflop 323), die einen Impulszug DI der vorstehend erwähnten zwei Impulszüge DI und DQ, mit der Vorderflanke des anderen Impulszuges DQ abtastet und ein erstes Abtastausgangssignal erzeugt, einen Inverter 325 zur Invertierung des anderen Impulszuges DQ und eine vierte Abtasteinrichtung SP&sub4; (D-Flipflop 324), die den einen Impulszug DI mit der Vorderflanke des Ausgangssignals des Inverters 325 abtastet und an einen invertierten Ausgangsanschluß das andere erste Abtastausgangssignal Q&sub1;' ausgibt. Die anderen Teile des Aufbaus sind dieselben wie in Fig. 6.
Fig. 10 ist ein Betriebs-Zeitdiagramm der Schaltung von Fig. 9 und entspricht dem vorstehend erwähnten Zeitdiagramm von Fig. 7. In dieser Modifikation weist die Phasenbeziehung der Abtastung ebenfalls genau dieselbe Wellenform auf, wie sie in Fig. 7 dargestellt ist, so daß das Rauschen wie in Fig. 8 eliminiert werden kann.
Ferner führt diese Modifikation die Abtastung ebenfalls mit der Vorderflanke und der Hinterflanke der Impulszüge DI und/oder DQ aus, aber dieselbe Operation wird sogar auch dann erhalten, wenn die Flanken vertauscht sind und die Vorderflanke zur Hinterflanke oder die Hinterflanke zur Vorderflanke gemacht wird.
Wie vorstehend dargestellt, werden bei der FSK- Demodulationsschaltung auf der Basis der ersten Ausführungsform der vorliegenden Erfindung die wechselnden Flanken oder eine der Flanken der zwei Quadratur-Impulszüge der Phasendetektionsschaltung zur Abtastung des anderen verwendet und die Koinzidenz/Nicht-Koinzidenz der zwei auf diese Weise erhaltenen Logikzustände (Abtastausgangssignale) wird detektiert und die durch Rauschen verursachte Störung der Phasenbeziehung wird korrigiert, so daß es möglich ist, die BER (Bitfehlerrate) durch einen einfachen Schaltungsaufbau zu verbessern.
Fig. 11 ist eine graphische Darstellung, die das S/N- Verhältnis (Signal/Rausch-Verhältnis) gegenüber der BER (Bitfehlerate) auf der Basis der ersten Ausführungsform zeigt. Im Vergleich zum Stand der Technik, ermöglicht die vorliegende Erfindung einen Verbesserung des S/N- Verhältnisses von 1,6 dB für dieselbe BER.
Fig. 12 ist ein Blockschaltbild, das eine zweite Ausführungsform auf der Basis der vorliegenden Erfindung zeigt. In dieser Fig. bezeichnen das Bezugszeichen 31 und die Symbole r(t), DI, DQ, und Dout dieselben Elemente, wie sie bezüglich der ersten Ausführungsform erläutert wurden. Das Bezugszeichen 42 bezeichnet eine Abtastschaltung, die aus den vier Abtasteinrichtungen SP&sub5;, SP&sub6;, SP&sub7; und SP&sub8;. Die fünften bis achten Abtasteinrichtungen tasten die anderen Logikzustände der digitalen Impulszüge DI und DQ des Basisbandes durch die entsprechende Vorderflanke und Hinterflanke derselben ab, um vier Abtastausgangssignale Q&sub5;, Q&sub6;, Q&sub7; und Q&sub8; zu liefern.
Das Bezugszeichen 43 bezeichnet eine Majoritätslogikeinrichtung die die Abtastausgangssignale fünf bis acht nach einer Majoritätslogik bewertet und die Ergebnisse der Bewertung ausgibt.
Das Bezugszeichen 44 bezeichnet eine Zwischenspeichereinrichtung, die dann, wenn eine logische Majoritätsentscheidung in der Majoritätslogik 43 getroffen wurde, die Ergebnisse der Entscheidung als regenerierte Daten Dout ausgibt, und die die zuvor zwischengespeicherte Entscheidung ausgibt, wenn einen gleiche Anzahl von "1"-en und "0"-en in der logischen Majoritätsentscheidung vorliegt.
Fig. 13 ist eine Ansicht, die ein Betriebs-Zeitdiagramm auf der Basis einer zweiten Ausführungsform der vorliegenden Erfindung zeigt und entspricht der Fig. 7 der ersten Ausführungsform. In der zweiten Ausführungsform wird die Phaseninformation (das heißt, die Daten) insgesamt an vier Stellen ermittelt: an der Vorderflanke und der Hinterflanke des ersten Impulszuges DI und an der Vorderflanke und der Hinterflanke des zweiten Impulszuges DQ.
Fig. 14 ist ein Zeitdiagramm, das die Schritte der Datenregenerierung der zweiten Ausführungsform zeigt. Bei der FSK-Demodulationsschaltung der zweiten Ausführungsform wird die Phaseninformation der vorstehenden vier Stellen (Abtastausgangssignale) extrahiert und eine logische Majoritätsbearbeitung an den Extraktionsergebnissen ausgeführt, um die Erzeugung von Fehlern aufgrund von Rauschen zu unterdrücken.
Wenn bei der Durchführung der logischen Majoritätsentscheidung an den vier Abtastausgangssignalen die Anzahl der Abtastausgangssignale vier zu null oder drei zu eins ist, gibt es kein Problem bei der Entscheidung, bei einem Verhältnis von zwei zu zwei wird jedoch das Verarbeitungsverfahren ein Problem.
In Fig. 14 ändern sich die Daten am Punkt B, wobei angenommen wird, daß sich die zwei Impulszüge, wie dargestellt verändern. Wenn in diesem Falle das Ausgangssignal beim Abtasten des Impulszuges DI mit der Vorderflanke des Impulszuges DQ gleich I (= Q&sub5;) ist, das invertierte Ausgangssignal beim Abtasten des Impulszuges DQ mit der Vorderflanke des Impulszuges DI gleich II (= Q&sub6;) ist, das invertierte Ausgangssignal beim Abtasten des Impulszuges DI mit der Hinterflanke des Impulszuges DQ gleich III (= Q&sub7;) ist und das Ausgangssignal beim Abtasten des Impulszuges DQ mit der Hinterflanke des Impulszuges DI gleich IV (= Q&sub8;) ist, dann sind die Änderungen in den Abtastausgangssignalen wie dargestellt.
Wenn bei einer Logikzustandänderung am Punkt B die Anzahl der Ausgangssignale I bis IV, die "O" sind und die Anzahl, derer die "1" sind, rundum verglichen werden, tritt eine Änderung 4:0 T 3:1 T 2:2 T 1:3 T 0:4 auf. In diesem Falle ist es möglich, eine richtige logische Majoritätsentscheidung zu treffen, indem man 4:0 und 3:1 beispielsweise dem Datensignal "0" entsprechen läßt und 1:3 und 0:4 beispielsweise dem Datensignal "1" entsprechen läßt, aber es ist im allgemeinen nicht möglich eine logische Majoritätsentscheidung mit 2:2 auszuführen. Deshalb ist es in diesem Falle, wenn der gerade vorausgegangene Zustand zwischengespeichert ist (H1 in Fig. 14), möglich, ein Entscheidungsergebnis zu erzielen, das die Änderung der Daten richtig darstellt. In diesem Falle wird eine Verzögerung (die Zeit für die Ausführung der logischen Majoritätsentscheidung) der regenerierten Daten Dout bewirkt, aber dieses hat keinerlei nachteilige Auswirkungen. Das beruht darauf, daß die Daten Dout insgesamt nur ein bißchen verschoben sind.
Wenn ferner ein Fehler aufgrund von Rauschen usw. zwischen den Datensymbolen in den Daten DI auftritt, wie z.B. bei Punkt C in Fig. 14 dargestellt, tritt eine Änderung von 0:4 T 1:3 T 2:2 T 1:3 T 0:4 um den Punkt C auf, aber sogar in diesem Falle ist es durch das Zwischenspeichern des Datenzustands unmittelbar vor der Entstehung des Fehlers als logische Majoritätsentscheidung von 2:2 möglich, eine richtige Entscheidung zu treffen und die Daten zu regenerieren.
Auf diese Weise wird bei dem Vorliegen der gleichen Anzahl von "0"-en und "1"- en, der unmittelbar vorherige Datenstatus zwischengespeichert, so daß es möglich ist, eine Demodulation unter Verwendung von vier Bit an Phaseninformation auszuführen.
Fig. 15 ist ein Schaltbild, das die Schaltung von Fig. 12 mit mehr Details zeigt. In dieser Fig. bezeichnen die Bezugszeichen 425 bis 428 D-Flipflops (D-FF), 45 und 46 bezeichnen Inverter, 431 einen Speicher, beispielsweise einen Nur-Lese-Speicher (ROM), 441 eine Verzögerungsschaltung und 442 eine Zwischenspeicherschaltung. Das Strukturelement 431 entspricht der Einrichtung für die logische Majoritätsentscheidung 43 (Fig. 12) und die Elemente 441 und 442 entsprechen der Zwischenspeichereinrichtung 44 (Fig. 12).
Das Signal DI, das einen der Impulszüge der Ergebnisse der vorgenannten binär digitalisierten Phasendetektion bildet, wird an den Datenanschluß D des D-FF's 425 und an den Taktanschluß CK des D-FF's 426 angelegt und wird durch den Inverter 45 invertiert und an den Datenanschluß D des D-FF's 427 und den Taktanschluß CK des D-FF's 428 angelegt. Der andere Impulszug DQ wird an den Taktanschluß CK des D-FF's 245 und den Datenanschluß D des D-FF's 246 und wird über den Inverter 46 invertiert und an den Taktanschluß CK des D-FF's 427 und an den Datenanschluß D des D-FF's 428 angelegt. Dadurch erscheinen die vier Signale I bis IV mit zwei Logikzuständen, das heißt, die Abtastausgangssignale Q&sub5; bis Q&sub8;, die den vorstehend erwähnten Phasenzustand zeigen an den Ausgangsanschlüssen Q, , Q, der D-FF's 425 bis 428.
Diese Signale I bis IV werden als die Adressen A3 bis A0 (I bis IV) an das ROM 431 angelegt.
In das ROM 431 sind den Adressen A3 bis A0 (I bis IV) entsprechend Daten D1 der Ergebnisse der logischen Majoritätsentscheidung eingeschrieben, die den Kombinationen von "1"-en und "0"-en der Adressen entsprechen. Wenn eine Adresse angegeben wird, wird das entsprechende Ergebnisdatensignal D1 der Entscheidung ausgegeben. Wenn zum selben Zeitpunkt die Kombinationen der "1"-en und "0"-en der Signale I bis IV gleich 2:2 sind, wird das Entscheidungsstatusdatensignal D0 von "O" ausgegeben, und wenn sie beliebig anders ist, wird eine von den "1"-en ausgegeben.
Die Entscheidungsergebnisdaten D1 laufen durch die Verzögerungsschaltung 441 und sind an den Datenanschluß D der Zwischenspeicherschaltung 442 angelegt. Die Entscheidungsstatusdaten D0 werden an den Gatteranschluß G der Zwischenspeicherschaltung 442 angelegt. Wenn "1" an den Gatteranschlußpunkt G angelegt wird, speichert die Zwischenspeicherschaltung 442 das Signal am Datenanschluß D zwischen und gibt es an dem Ausgang Q aus. Wenn andererseits "0" an den Gatteranschluß G angelegt wird, ändert sich die Zwischenspeicherschaltung 442 in ihrem Zustand nicht, sondern behält den gerade vorliegenden Status bei. Dadurch werden die Ergebnisse der vorstehend erwähnten Phasenentscheidung von "1" oder "0" durch die logische Majoritätsentscheidung an den Impulszügen DI und DQ erzielt und die regenerierten Daten Dout können ausgegeben werden.
In diesem Falle ist die Verzögerungsschaltung vorgesehen, um die Daten D1 an den Datenanschluß D nach dem Abschluß der Zustandsänderung der Entscheidungsstatusdaten am Gatteranschluß G zu übertragen. Dieses ist notwendig, da es bei dem Zustand von 2:2 erforderlich ist, eine Gatterfunktion auszuführen, während das Dateneingangssignal D mit dem vorherigen Status in der Zwischenspeicherschaltung 442 gehalten wird.
Fig. 16 ist ein Schaltbild, das ein spezielles Beispiel der Verzögerungsschaltung von Fig. 15 zeigt und das dieselbe Schaltung wie die der vorstehend erwähnten Fig. 6 und Fig. 9 zeigt. Fig. 16 stellt jedoch das Detail bis zum Inverter für die Pegelanpassung dar.
Fig. 17 ist ein Matrixdiagramm, das die Inhalte des ROM's von Fig. 15 zeigt. In der obersten Zeile stellen A3 bis A0 die Adressen für den Zugriff auf das ROM 431 dar, D1 ist das Entscheidungsergebnissignal und D0 ist das Entscheidungsstatussignal, wie bereits erwähnt; Das X in der Matrix bedeutet "beliebiger Zustand".
Man beachte, daß es möglich ist, das in Fig. 15 dargestellte ROM 431, das als Majoritätslogik-Entscheidungseinrichtung 43 in der Struktur von Fig. 12 verwendet wird, durch eine Kombination von Logikgatterschaltungen zu ersetzen und die logische Majoritätsentscheidung durch eine logische Operation auszuführen. Alternativ ist es möglich die Majoritätslogik-Entscheidungseinrichtung 43 durch eine analoge Schaltung aufzubauen.
Fig. 18 ist ein Schaltbild, das ein Beispiel für den Fall des Aufbaus der Schaltung von Fig. 12 in Analogtechnik zeigt. In der Fig. werden gleiche Abschnitte wie in Fig. 15 mit denselben Bezugszeichen bezeichnet, 51 bezeichnet eine analoge Addierschaltung, 52 und 53 Komparatoren, 331 ein EXOR-Gatter und 332 einen Inverter.
In Fig. 18 werden die vier Logiksignale I bis IV (Q&sub5; bis Q&sub8;) in derselben Weise wie in dem Falle der Fig. 15 über die Signale DI und DQ der Phasendetektionsergebnisse mit den Logikzuständen "1" oder "0" erzeugt. Die Analogaddiererschaltung 51 besteht aus den Dioden DD&sub1; bis DD&sub4; und den Widerständen R&sub1; bis R&sub5;. Die Signale I bis IV werden im Analogmodus addiert. Die Signale I bis IV weisen einen vorgegeben Pegel auf der deren "1"- oder "0"-Status entspricht, so daß ein Durchschnittspegel von der Analogaddiererschaltung 51 ausgegeben wird.
Der Komparator 52 weist einen Zwischenpegel als die Schwellenspannung Vth1 für den Fall auf, bei dem drei "1"- Logikzustände vorliegen und den Fall bei dem zwei "1"-en auf der Schwellenspannung Vth1 liegen, während der Komparator 53 den Zwischenpegel für den Fall aufweist, bei dem zwei "1"- Logikzustände vorliegen und für den Fall, bei dem eine "1" so wie die Schwellenspannung Vth2 ist. Daher gibt der Komparator "1" dann aus, wenn vier oder drei "1"-Logikzustände vorliegen, und der Komparator 53 gibt "1" aus, wenn vier bis zwei "1"-Logikzustände vorliegen. Deshalb haben bei dem Vorliegen von zwei "1"-Logikzuständen die Ausgangssignale der zwei Komparatoren keine Koinzidenz und das EXOR-Gatter 331 detektiert den Status und gibt eine EXOR-Ausgangssignal aus. Das Ausgangssignal des EXOR-Gatters 331 wird nach dem Durchlauf durch den Inverter 332 invertiert und wird an den Gatteranschluß G der Zwischenspeicherschaltung 442 angelegt, so daß die Zwischenspeicherschaltung 442 den gerade vorhergegangenen Wert in diesem Status hält. Daher kann die Zwischenspeicherschaltung 442 eine logische Majoritätsentscheidung an den Impulszügen DI und DQ, die die Ergebnisse der Phasendetektion mit den Logikzuständen "1" und "0" aufweisen, auf dieselbe Weise wie in dem Falle von Fig. 15 ausführen und gibt die regenerierten Daten Dout aus.
Fig. 19 ist eine graphische Darstellung, die das S/N- Verhältnis (Signal/Rausch-Verhältnis) gegenüber der BER (Bitfehlerate) auf der Basis der zweiten Ausführungsform zeigt und entspricht der graphischen Darstellung der vorstehend erläuterten Fig. 11. Ein Vergleich des mit durchgezogener Linie dargestellten Falls der vorliegenden Erfindung mit dem konventionellen durch eine gestrichelte Linie dargestelltem Verfahren zeigt eine Verbesserung des S/N-Verhältnisses von ungefähr 2 dB unter der Bedingung einer BER von 10&supmin;². Dieselbe Fig. zeigt den gemessenen Wert, wenn der Demodulationsindex ungefähr 18 ist.
In der vorstehenden ersten Ausführungsform kann von den zwei Abtastausgangssignalen Q&sub1; und Q&sub2; (Fig. 5) oder Q&sub1; und Q&sub1;' (Fig. 9) Gebrauch gemacht werden, um den Logikzustand der regenerierten Daten Dout zu bestimmen. In der vorstehend erwähnten zweiten Ausführungsform wird von den vier Abtastausgangssignalen Q&sub5;, Q&sub6;, Q&sub7; und Q&sub8; (Fig. 12) Gebrauch gemacht, um den Logikzustand der regenerierten Daten Dout zu bestimmen. In der nachstehend erwähnten Ausführungsform wird von drei Abtastausgangssignalen Q&sub9;, Q&sub1;&sub0; und Q&sub1;&sub1;, zwischen den vorstehenden zwei und vier Ausgangssignalen, Gebrauch gemacht, um den Logikzustand der regenerierten Daten Dout zu bestimmen.
Fig. 20 ist ein Blockschaltbild, das eine dritte Ausführungsform der vorliegenden Erfindung zeigt. Der Unterschied zur zweiten Ausführungsform besteht darin, daß drei 9.-te bis 11.-te D-Flipflops 629, 620 und 621 vorgesehen sind, die die 9.-te, 10.-te und 11.-te Abtasteinrichtungen SP&sub9;, SP&sub1;&sub0; und SP&sub1;&sub1; bilden und dadurch die Abtastschaltung 62 bilden. Ferner liest das die Entscheidungseinheit DS bildende ROM 63 die Ergebnisse der Majoritätslogikentscheidung, wobei die drei Abtastausgangssignale Q&sub9;, Q&sub1;&sub0; und Q&sub1;&sub1; als die Adressen A2, A1 und A0 betrachtet werden. Da es in diesem Falle bei einer logischen Majoritätsentscheidung kein Problem wie einen Knoten (0:3, 1:2, 2:1 oder 0:3) gibt, empfängt der Gatteranschluß G der Zwischenspeicherschaltung 442 immer eine "1". Das Ausgangssignal der Zwischenspeicherschaltung 442 wird zu den regenerierten Daten. Ferner tastet der Inverter 61 in der Fig. 20 den Logikzustand des Impulszuges DI mit der Hinterflanke des Impulszuges DQ ab.
Fig. 21 ist ein Matrixdiagramm, das die Inhalte des ROM's von Fig. 20 zeigt und der vorstehend erwähnten Fig. 17 entspricht.
Fig. 22 ist eine Ansicht, die ein Betriebs-Zeitdiagramm auf der Basis einer dritten Ausführungsform der vorliegenden Erfindung zeigt und den vorstehend erwähnten Fig. 7, 10 und 13 entspricht. Man beachte, daß dieses ein Beispiel einer Abtastung des Impulszuges DI an der Vorderflanke und an der Hinterflanke des Impulszuges DQ darstellt, daß es aber umgekehrt möglich ist, den Logikzustand des Impulszuges DQ mit Vorderflanke und der Hinterflanke des Impulszuges DI abzutasten. Fig. 22 stellt das Beispiel der Abtastung von DQ mit der Vorderflanke von DI dar.
Wie vorstehend erläutert, ist es der vorliegenden Erfindung entsprechend möglich, eine FSK-Demodulationsschaltung zu realisieren, die im S/N-Verhältnis gegenüber der Bitfehlerrate BER im Vergleich zum Stand der Technik verbessert ist.

Claims

1. FSK-Demodulationsschaltung mit:

einer Phasendetektionseinrichtung (31) zum Empfangen eines FSK-modulierten Empfangssignals r(t) als Eingangssignal und Ausführen einer Phasendetektion an derselben, um auf diese Weise analoge in Quadraturbeziehung befindliche I-Kanal- und Q-Kanal-Basisbandsignale zu erzeugen, und um ferner das analoge Basisbandsignal in ein digitales Signal umzuwandeln und einen I-Kanal-Impulszug und Q-Kanal-Impulszug auszugeben, und

einer Datenregenerierungseinrichtung (19) zum Regenerieren der Originaldaten aus dem I-Impulszug DI und dem D-Impulszug DQ und zum Ausgeben regenerierter Daten Dout,

wobei die Datenregenerierungseinrichtung enthält:

mindestens zwei Abtasteinrichtungen (SP&sub1;, SP&sub2;), die eine Flanke eines Impulszuges der Impulszüge DI und DQ benutzen, um wechselseitig zu unterschiedlichen Zeitpunkten den Logikzustand des anderen Impulszuges abtasten, und

eine Entscheidungseinrichtung zum Aufnehmen der Abtastausgangssignale von den mindestens zwei Abtasteinrichtungen als Eingangssignal und zum Bestimmen des Logikzustands der regenerierten Daten Dout mittels eines vorgegebenen Entscheidungsvorgangs daran,

dadurch gekennzeichnet, daß die Entscheidungseinrichtung einen Majoritätslogik-Entscheidungseinrichtung (43; 431; 63) aufweist, um eine logische Majoritätsentscheidung an den Abtastausgangssignalen auszuführen, und daß mindestens, wenn eine grade Anzahl von Abtastausgangssignalen vorliegt, eine Einrichtung (33; 43; 431) vorhanden ist, um zu detektieren, wenn keine Majorität bei den Abtastausgangssignalen vorliegt, und daß eine Halteeinrichtung (35; 44; 442) vorhanden ist, um die regenerierten Daten Dout zu speichern, und um ein davor bestimmtes Datensignal auszugeben, wenn keine Majorität detektiert wird.

2. FSK-Demodulationsschaltung nach Anspruch 1, wobei:

die mindestens zwei Abtasteinrichtungen aus einer ersten Abtasteinrichtung (321), die die Flanke des anderen Impulszuges verwendet und den Logikzustand des einen Impulszuges abtastet, um ein erstes Abtastausgangssignal Q&sub1; zu erhalten, und einer zweiten Abtasteinrichtung (332) besteht, die die Flanke des einen Impulszuges verwendet und den invertierten Logikzustand des anderen Impulszuges abtastet, um ein zweites Abtastausgangssignal Q&sub2; zu erhalten, und

die Einrichtung zum Detektieren, wenn keine Majorität existiert (33), einen Koinzidenz-Detektionsabschnitt (331) aufweist, der eine Koinzidenz oder Nicht-Koinzidenz der Logikzustände der ersten und zweiten Abtastausgangssignale Q&sub1; und Q&sub2; detektiert, und die Halteeinrichtung eine Zwischenspeichereinrichtung (35) aufweist, die den Logikzustand der regenerierten Daten Dout unter Verwendung des aktuellen Logikzustandes bei Koinzidenz bildet und die den Logikzustand der regenerierten Daten Dout unter Verwendung des gerade vorherigen, intern gespeicherten, Logikzustandes bei Nicht-Koinzidenz bildet.

3. FSK-Demodulationsschaltung nach Anspruch 2, die mit einer Verzögerungseinrichtung (34) versehen ist, um eine vorgegebene Verzögerungszeit auf das Abtastausgangssignal Q&sub1; aufzugeben und um dasselbe an die Zwischenspeicherungsschaltung (35) anzulegen, wobei die Verzögerungssschaltung eine Verzögerungszeit aufgibt, die im wesentlichen gleich der Zeit gesetzt ist, die für die Detektion der Koinzidenz in dem Koinzidenzabschnitt benötigt wird.

4. FSK-Demodulationsschaltung nach Anspruch 2, wobei die ersten und zweiten Abtasteinrichtungen aus ersten und zweiten D-Flipflops bestehen, die als D-Eingangssignale die ersten und zweiten Impulszüge DI und DQ und als Takteingangssignale die anderen Impulszüge empfangen, und die Abtastausgangssignale Q&sub1; und Q&sub2; von dem Q-Ausgang und dem -Ausgang der ersten und zweiten D-Flipflop's erhalten werden.

5. FSK-Demodulationsschaltung nach Anspruch 2, wobei die Koinzidenzdetektionseinrichtung aus einem EXOR-Gatter (331), das als zwei Eingangssignale die ersten und zweiten Abtastausgangssignale Q&sub1; und Q&sub2; empfängt, und einem Inverter (332) besteht, der mit dem Ausgang des EXOR-Gatters verbunden ist, und die bei einer Koinzidenz von Q&sub1; und Q&sub2; ein logisches "1"-Signal aus dem Inverter ausgibt und bei einer Nicht- Koinzidenz von Q&sub1; und Q&sub2; ein logisches "0"-Signal ausgibt und die Zwischenspeichereinrichtung (35) steuert.

6. FSK-Demodulationsschaltung nach Anspruch 1, wobei:

die mindestens zwei Abtasteinrichtungen aus einer dritten Abtasteinrichtung (323), die die Vorderflanke des anderen Impulszuges verwendet und den Logikzustand des einen Impulszuges abtastet, um ein erstes Abtastausgangssignal Q&sub1; zu erhalten, und einer vierten Abtasteinrichtung (324) besteht, die die Hinterflanke des anderen Impulszuges verwendet und den invertierten Logikzustand des einen Impulszuges abtastet, um ein anderes erstes Abtastausgangssignal Q&sub1;' zu erhalten, und

die Einrichtung zum Detektieren, wenn keine Majorität existiert (33), eine Koinzidenz-Detektionseinrichtung (331) aufweist, die eine Koinzidenz oder Nicht-Koinzidenz der Logikzustände der ersten Abtastausgangssignale Q&sub1; und Q&sub1;' detektiert, und die Halteeinrichtung eine Zwischenspeichereinrichtung (35) aufweist, die den Logikzustand der regenerierten Daten Dout unter Verwendung des aktuellen Logikzustandes bei Koinzidenz bildet und die den Logikzustand der regenerierten Daten Dout unter Verwendung des gerade vorherigen, intern zwischengespeicherten, Logikzustandes bei Nicht-Koinzidenz bildet.

7. FSK-Demodulationsschaltung nach Anspruch 6, die mit einer Verzögerungseinrichtung (34) versehen ist, um eine vorgegebene Verzögerungszeit auf das Abtastausgangssignal Q&sub1; aufzugeben und dasselbe an die Zwischenspeicherungsschaltung (35) anzulegen, wobei die Verzögerungssschaltung eine Verzögerungszeit aufgibt, die im wesentlichen gleich der Zeit gesetzt ist, die für die Detektion der Koinzidenz in der Koinzidenzdetektionseinrichtung benötigt wird.

8. FSK-Demodulationsschaltung nach Anspruch 6, wobei die dritte Abtasteinrichtung aus einem dritten D-Flipflop, das als D-Eingangssignal und als Takteingangssignal die ersten und zweiten Impulszüge DI bzw. DQ empfängt, besteht und die vierten Abtasteinrichtung aus einem D-Flipflop besteht, das als ein D-Eingangssignal den ersten Impulszug DI und als ein Takteingangssignal den zweiten Impulszug DQ nach dem Durchlauf durch einen Inverter (325) empfängt, und die Abtastausgangssignale Q&sub1; und Q&sub1;' von dem Q-Ausgang und dem -Ausgang der dritten und vierten D-Flipflop's erhalten werden.

9. FSK-Demodulationsschaltung nach Anspruch 6, wobei die Koinzidenzdetektionseinrichtung aus einem EXOR-Gatter (331), das als die zwei Eingangssignale die ersten Abtastausgangssignale Q&sub1; und Q&sub1;' empfängt, und einem Inverter (332) besteht, der mit dem Ausgang des EXOR-Gatters verbunden ist, und der bei einer Koinzidenz von Q&sub1; und Q&sub1;' ein logisches "1"-Signal aus dem Inverter ausgibt und der bei einer Nicht- Koinzidenz von Q&sub1; und Q&sub1;' ein logisches "0"-Signal ausgibt und die Zwischenspeichereinrichtung steuert.

10. FSK-Demodulationsschaltung nach Anspruch 1, wobei:

die mindestens zwei Abtasteinrichtungen aus fünften, sechsten, siebenten und achten Abtasteinrichtungen (42) bestehen, die die Vorderflanke und die Hinterflanke des anderen Impulszuges DQ benutzen und den Logikzustand oder den invertierten Logikzustand des einen Impulszuges DI abtasten und die die Vorderflanke und die Hinterflanke des einen Impulszuges DI benutzen und den Logikzustand oder den invertierten Logikzustand des anderen Impulszuges DQ abtasten, um vier Abtastausgangssignale Q&sub5;, Q&sub6;, Q&sub7; und Q&sub8; zu erhalten, und

die Entscheidungseinrichtung die Majoritätslogik-Entscheidungseinrichtung (43), die eine logische Majoritätsentscheidung an den vier Ausgangssignalen Q&sub5; bis Q&sub8; ausführt, und die Halteeinrichtung (44) aufweist, die, wenn das Entscheidungsergebnis eine Majorität von "1"-en ist, eine "1" als Logikzustand des regenerierten Ausgangssignals Dout überträgt, und die eine "0" überträgt, wenn es eine Majorität von "0"-en ist.

11. FSK-Demodulationsschaltung nach Anspruch 10, wobei die Halteeinrichtung dann, wenn das Entscheidungsergebnis dieselbe Anzahl von Logikzuständen "1" und "0" aufweist, den zuvor gespeicherten Logikzustand so wie er ist, ausgibt und ihn als den Logikzustand der regenerierten Daten Dout verwendet.

12. FSK-Demodulationsschaltung nach Anspruch 11, wobei eine Verzögerungseinrichtung (441) in der Stufe vor der Halteeinrichtung angeordnet ist und die Verzögerungseinrichtung eine Verzögerungszeit aufgibt, die im wesentlichen auf den Wert gesetzt ist, der für die logische Majoritätsentscheidung benötigt wird.

13. FSK-Demodulationsschaltung nach Anspruch 10, wobei die fünfte Abtasteinrichtung aus einem fünften D-Flipflop (425) besteht und als ein D-Eingangssignal und als ein Takteingangssignal die ersten und zweiten Impulszüge DI bzw. DQ empfängt, und die siebente Abtasteinrichtung aus einem siebenten D-Flipflop (427) besteht, und als ein D- Eingangssignal und als ein Takteingangssignal die Impulszüge DI bzw. DQ über die Inverter (45 und 46) empfängt, und

die sechste Abtasteinrichtung aus einem sechsten D-Flipflop (426) besteht, und als ein D-Eingangssignal und als ein Takteingangssignal die zweiten und ersten Impulszüge DQ bzw. DI empfängt, und die achte Abtasteinrichtung aus einem achten D-Flipflop (428) besteht, und als ein D-Eingangssignal und ein Takteingangssignal die Impulszüge DQ bzw. DI über die Inverter (46 und 45) empfängt.

14. FSK-Demodulationsschaltung nach Anspruch 10, wobei die Majoritätslogikentscheidungseinrichtung (43) einen Speicher (431) aufweist, der als Adresseneingangssignale die Abtastausgangssignale Q&sub5; bis Q&sub8; empfängt, und ein in Übereinstimmung mit den Kombinationen der Logikzustände "1" und "0" der Abtastausgangssignale Q&sub5; bis Q&sub8; vorgegebener Logikzustand aus dem Speicher ausgelesen und an die Halteeinrichtung (44) übertragen wird.

15. FSK-Demodulationsschaltung nach Anspruch 10, wobei die Halteeinrichtung (44) aus einer Zwischenspeicherschaltung (442) besteht.

16. FSK-Demodulationsschaltung nach Anspruch 10, wobei Majoritätslogikeinrichtung aus einem Logikgatter (331) besteht.

17. FSK-Demodulationsschaltung nach Anspruch 10, wobei Majoritätslogikeinrichtung aus einer analogen Addiererschaltung (51) besteht.

18. FSK-Demodulationsschaltung nach Anspruch 1, wobei:

die mindestens zwei Abtasteinrichtungen aus neunten, zehnten und elften Abtasteinrichtungen (62) bestehen, die die Vorderflanke und die Hinterflanke des anderen Impulszuges DQ benutzen und den Logikzustand oder den invertierten Logikzustand des einen Impulszuges DI abtasten und die die Vorderflanke und die Hinterflanke des einen Impulszuges DI benutzen und den Logikzustand oder den invertierten Logikzustand des anderen Impulszuges DQ abtasten, um drei Abtastausgangssignale Q&sub9;, Q&sub1;&sub0; und Q&sub1;&sub1; zu erhalten, und

die Entscheidungseinrichtung die Majoritätslogik-Entscheidungseinrichtung (63), die eine logische Majoritätsentscheidung an den drei Ausgangssignalen Q&sub9;, Q&sub1;&sub0; und Q&sub1;&sub1; ausführt und die Entscheidungsergebnisse ausgibt, und die Halteeinrichtung (442) aufweist, die dann, wenn das Entscheidungsergebnis einer Anzahl von "1"-Logikzuständen größer als der von "0" ist, eine "1" als Logikzustand des regenerierten Ausgangssignals Dout überträgt, und die eine "0" überträgt, wenn es eine Anzahl von "0"-Logikzuständen ist, die größer als die der von "1" ist.

19. FSK-Demodulationsschaltung nach Anspruch 18, wobei: wobei die neunte Abtasteinrichtung aus einem neunten D- Flipflop (629) besteht und als sein Takteingangssignal und D-Eingangssignal die ersten und zweiten Impulszüge DI und DQ empfängt, und die zehnte Abtasteinrichtung aus einem zehnten D-Flipflop (620) besteht, und als sein Takteingangssignal und D-Eingangssignal die Impulszüge DQ bzw. DI empfängt, und die elfte Abtasteinrichtung aus einem elften D-Flipflop (621) besteht und als sein D-Eingangssignal und Takteingangssignal den Impulszug DI und den Impulszug DQ empfängt, der einen Inverter durchlaufen hat.

20. FSK-Demodulationsschaltung nach Anspruch 18, wobei die Majoritätslogik-Entscheidungseinrichtung aus einem Speicher besteht, der als Adresseneingangssignale die Abtastausgangssignale Q&sub9;, Q&sub1;&sub0; und Q&sub1;&sub1; empfängt, und ein in Übereinstimmung mit den Kombinationen der Logikzustände "1" und "0" der Abtastausgangssignale Q&sub9;, Q&sub1;&sub0; und Q&sub1;&sub1; vorgegebener Logikzustand aus dem Speicher aus gelesen und an die Halteeinrichtung übertragen wird.