JP2751660B2 - マルチプロセッサ・システム - Google Patents
マルチプロセッサ・システムInfo
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- JP2751660B2 JP2751660B2 JP3103477A JP10347791A JP2751660B2 JP 2751660 B2 JP2751660 B2 JP 2751660B2 JP 3103477 A JP3103477 A JP 3103477A JP 10347791 A JP10347791 A JP 10347791A JP 2751660 B2 JP2751660 B2 JP 2751660B2
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- JP
- Japan
- Prior art keywords
- bus
- main storage
- processor
- bus use
- formal
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- Multi Processors (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサユニ
ットを備えたマルチプロセッサ・システムに関するもの
である。
ットを備えたマルチプロセッサ・システムに関するもの
である。
【０００２】
【従来の技術】従来、複数のプロセッサユニットが主記
憶バスを通じて一つの主記憶ユニットに接続された構成
のマルチプロセッサ・システムでは、プロセッサユニッ
トでデータアクセス要求が生じたとき、そのアクセス要
求が主記憶ユニットに対するアクセス要求であることが
確定した後、プロセッサユニットが主記憶バスの使用要
求を行うか、あるいは主記憶ユニットに対するアクセス
要求であると確定する前に主記憶バスの使用要求を行
い、他のプロセッサユニットから確定した主記憶ユニッ
トへのアクセス要求に伴うバス使用要求が行われても、
それと区別することなく主記憶バスの使用権を調停して
いた。
憶バスを通じて一つの主記憶ユニットに接続された構成
のマルチプロセッサ・システムでは、プロセッサユニッ
トでデータアクセス要求が生じたとき、そのアクセス要
求が主記憶ユニットに対するアクセス要求であることが
確定した後、プロセッサユニットが主記憶バスの使用要
求を行うか、あるいは主記憶ユニットに対するアクセス
要求であると確定する前に主記憶バスの使用要求を行
い、他のプロセッサユニットから確定した主記憶ユニッ
トへのアクセス要求に伴うバス使用要求が行われても、
それと区別することなく主記憶バスの使用権を調停して
いた。
【０００３】
【発明が解決しようとする課題】上述した前者の場合、
すなわちプロセッサユニットで生じたデータアクセス要
求が主記憶ユニットに対するアクセス要求であることが
確定した後、主記憶バスの使用要求を行う方式では、主
記憶ユニットに対するアクセス要求であることが確定し
てから、各プロセッサユニットからのバス使用要求を調
停することになるので、プロセッサユニットが主記憶バ
スを使用できるのは、調停処理が終了してからとなる。
具体的には所定のサイクルを設けて調停処理が行われ、
プロセッサユニットが主記憶バスを使用できるのは、そ
の調停サイクルが終了した後となる。従って、その分だ
け主記憶ユニットに対するアクセスは遅れることにな
る。
すなわちプロセッサユニットで生じたデータアクセス要
求が主記憶ユニットに対するアクセス要求であることが
確定した後、主記憶バスの使用要求を行う方式では、主
記憶ユニットに対するアクセス要求であることが確定し
てから、各プロセッサユニットからのバス使用要求を調
停することになるので、プロセッサユニットが主記憶バ
スを使用できるのは、調停処理が終了してからとなる。
具体的には所定のサイクルを設けて調停処理が行われ、
プロセッサユニットが主記憶バスを使用できるのは、そ
の調停サイクルが終了した後となる。従って、その分だ
け主記憶ユニットに対するアクセスは遅れることにな
る。
【０００４】一方、後者の場合、すなわち主記憶ユニッ
トに対するアクセス要求であると確定する前に主記憶バ
スの使用要求を行い、他のプロセッサユニットから、確
定した主記憶ユニットへのアクセス要求に伴うバス使用
要求が出されていても、それらと区別することなく主記
憶バスの使用件を調停する方式では、確定していない主
記憶ユニットへのアクセス要求に伴うバス使用要求も調
停の対象として公平に扱われるので、確定した主記憶ユ
ニットへのアクセス要求に伴うバス使用要求が、主記憶
ユニットをアクセスすることにならないかもしれないバ
ス使用要求のために後回しにされて主記憶ユニットに対
するアクセスが遅くなる場合がある。
トに対するアクセス要求であると確定する前に主記憶バ
スの使用要求を行い、他のプロセッサユニットから、確
定した主記憶ユニットへのアクセス要求に伴うバス使用
要求が出されていても、それらと区別することなく主記
憶バスの使用件を調停する方式では、確定していない主
記憶ユニットへのアクセス要求に伴うバス使用要求も調
停の対象として公平に扱われるので、確定した主記憶ユ
ニットへのアクセス要求に伴うバス使用要求が、主記憶
ユニットをアクセスすることにならないかもしれないバ
ス使用要求のために後回しにされて主記憶ユニットに対
するアクセスが遅くなる場合がある。
【０００５】本発明の目的は、このような問題を解決
し、主記憶ユニットに対するアクセス時間の短縮を計っ
たマルチプロセッサ・システムを提供することにある。
し、主記憶ユニットに対するアクセス時間の短縮を計っ
たマルチプロセッサ・システムを提供することにある。
【０００６】
【課題を解決するための手段】第１の発明は、主記憶ユ
ニットと、この主記憶ユニットを共有する複数のプロセ
ッサユニットと、前記主記憶ユニットおよび前記プロセ
ッサユニットを接続する主記憶バスとを備えたマルチプ
ロセッサ・システムにおいて、前記プロセッサユニット
の少なくとも一つは、プロセッサと、キャッシュメモリ
と、前記プロセッサがデータアクセスを要求したとき、
前記主記憶バスの使用を要求するための先行バス使用要
求を出力する先行バス使用要求手段と、前記プロセッサ
がデータアクセスを要求したとき、前記主記憶ユニット
が記憶するデータが前記キャッシュメモリに格納されて
いるか否かを判定する記憶内容判定手段と、この記憶内
容判定手段が、前記主記憶ユニットが記憶するデータが
前記キャッシュメモリに格納されていないと判定したと
き、前記主記憶バスの使用を要求するための正式バス使
用要求を出力する正式バス使用要求手段とを備え、前記
先行バス使用要求手段による前記先行バス使用要求、お
よび前記正式バス使用要求手段による前記正式バス使用
要求にもとづき、前記プロセッサユニットの前記主記憶
バスの使用を調停するバス使用調停手段を備えたことを
特徴とする。
ニットと、この主記憶ユニットを共有する複数のプロセ
ッサユニットと、前記主記憶ユニットおよび前記プロセ
ッサユニットを接続する主記憶バスとを備えたマルチプ
ロセッサ・システムにおいて、前記プロセッサユニット
の少なくとも一つは、プロセッサと、キャッシュメモリ
と、前記プロセッサがデータアクセスを要求したとき、
前記主記憶バスの使用を要求するための先行バス使用要
求を出力する先行バス使用要求手段と、前記プロセッサ
がデータアクセスを要求したとき、前記主記憶ユニット
が記憶するデータが前記キャッシュメモリに格納されて
いるか否かを判定する記憶内容判定手段と、この記憶内
容判定手段が、前記主記憶ユニットが記憶するデータが
前記キャッシュメモリに格納されていないと判定したと
き、前記主記憶バスの使用を要求するための正式バス使
用要求を出力する正式バス使用要求手段とを備え、前記
先行バス使用要求手段による前記先行バス使用要求、お
よび前記正式バス使用要求手段による前記正式バス使用
要求にもとづき、前記プロセッサユニットの前記主記憶
バスの使用を調停するバス使用調停手段を備えたことを
特徴とする。
【０００７】第２の発明は、主記憶ユニットと、この主
記憶ユニットを共有する複数のプロセッサユニットと、
前記主記憶ユニットおよび前記プロセッサユニットを接
続する主記憶バスとを備えたマルチプロセッサ・システ
ムにおいて、前記プロセッサユニットの少なくとも一つ
は、プロセッサと、ローカルメモリと、前記プロセッサ
がデータアクセスを要求したとき、前記主記憶バスの使
用を要求するための先行バス使用要求を出力する先行バ
ス使用要求手段と、前記プロセッサがデータアクセスを
要求したとき、そのデータアクセスが前記主記憶ユニッ
トに対するものか、あるいは前記ローカルメモリに対す
るものかを判定するアクセス判定手段と、このアクセス
判定手段が、前記プロセッサの前記データアクセスは、
前記主記憶ユニットに対するものであると判定したと
き、前記主記憶バスの使用を要求するための正式バス使
用要求を出力する正式バス使用要求手段とを備え、前記
先行バス使用要求手段による前記先行バス使用要求、お
よび前記正式バス使用要求手段による前記正式バス使用
要求にもとづき、前記プロセッサユニットの前記主記憶
バスの使用を調停するバス使用調停手段を備えたことを
特徴とする。
記憶ユニットを共有する複数のプロセッサユニットと、
前記主記憶ユニットおよび前記プロセッサユニットを接
続する主記憶バスとを備えたマルチプロセッサ・システ
ムにおいて、前記プロセッサユニットの少なくとも一つ
は、プロセッサと、ローカルメモリと、前記プロセッサ
がデータアクセスを要求したとき、前記主記憶バスの使
用を要求するための先行バス使用要求を出力する先行バ
ス使用要求手段と、前記プロセッサがデータアクセスを
要求したとき、そのデータアクセスが前記主記憶ユニッ
トに対するものか、あるいは前記ローカルメモリに対す
るものかを判定するアクセス判定手段と、このアクセス
判定手段が、前記プロセッサの前記データアクセスは、
前記主記憶ユニットに対するものであると判定したと
き、前記主記憶バスの使用を要求するための正式バス使
用要求を出力する正式バス使用要求手段とを備え、前記
先行バス使用要求手段による前記先行バス使用要求、お
よび前記正式バス使用要求手段による前記正式バス使用
要求にもとづき、前記プロセッサユニットの前記主記憶
バスの使用を調停するバス使用調停手段を備えたことを
特徴とする。
【０００８】第３の発明は、主記憶ユニットと、この主
記憶ユニットを共有する複数のプロセッサユニットと、
前記主記憶ユニットおよび前記プロセッサユニットを接
続する主記憶バスとを備えたマルチプロセッサ・システ
ムにおいて、前記プロセッサユニットの少なくとも一つ
は、仮想記憶方式で動作するプロセッサと、論理アドレ
スを物理アドレスに変換するアドレス変換手段と、前記
プロセッサがデータアクセスを要求したとき、前記主記
憶バスの使用を要求するための先行バス使用要求を出力
する先行バス使用要求手段と、前記プロセッサが前記デ
ータアクセスを要求した後、前記アドレス変換手段が前
記論理アドレスを前記物理アドレスに変換したか否かを
判定する変換判定手段と、この変換判定手段が、前記ア
ドレス変換手段が前記論理アドレスを前記物理アドレス
に変換したと判定したとき、前記主記憶バスの使用を要
求するための正式バス使用要求を出力する正式バス使用
要求手段とを備え、前記先行バス使用要求手段による前
記先行バス使用要求、および前記正式バス使用要求手段
による前記正式バス使用要求にもとづき、前記プロセッ
サユニットの前記主記憶バスの使用を調停するバス使用
調停手段を備えたことを特徴とする。
記憶ユニットを共有する複数のプロセッサユニットと、
前記主記憶ユニットおよび前記プロセッサユニットを接
続する主記憶バスとを備えたマルチプロセッサ・システ
ムにおいて、前記プロセッサユニットの少なくとも一つ
は、仮想記憶方式で動作するプロセッサと、論理アドレ
スを物理アドレスに変換するアドレス変換手段と、前記
プロセッサがデータアクセスを要求したとき、前記主記
憶バスの使用を要求するための先行バス使用要求を出力
する先行バス使用要求手段と、前記プロセッサが前記デ
ータアクセスを要求した後、前記アドレス変換手段が前
記論理アドレスを前記物理アドレスに変換したか否かを
判定する変換判定手段と、この変換判定手段が、前記ア
ドレス変換手段が前記論理アドレスを前記物理アドレス
に変換したと判定したとき、前記主記憶バスの使用を要
求するための正式バス使用要求を出力する正式バス使用
要求手段とを備え、前記先行バス使用要求手段による前
記先行バス使用要求、および前記正式バス使用要求手段
による前記正式バス使用要求にもとづき、前記プロセッ
サユニットの前記主記憶バスの使用を調停するバス使用
調停手段を備えたことを特徴とする。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に第１〜第３の発明によるマルチプロセ
ッサ・システムの一例を示す。このシステムは、３つの
プロセッサユニット１ａ，１ｂ，１ｃと、入出力制御ユ
ニット３と、主記憶ユニット２と、ユニット１ａ〜１
ｃ，３からのアドレスおよび制御信号を主記憶ユニット
２に与え、またユニット１ａ〜１ｃ，３および主記憶ユ
ニット２の間でデータをやり取りするための主記憶バス
１００と、プロセッサユニット１ａ，１ｂ，１ｃおよび
入出力制御ユニット３が出力するバス使用要求を、集中
アービトレーション方式で調停するセントラルアービタ
４とを備えている。
説明する。図１に第１〜第３の発明によるマルチプロセ
ッサ・システムの一例を示す。このシステムは、３つの
プロセッサユニット１ａ，１ｂ，１ｃと、入出力制御ユ
ニット３と、主記憶ユニット２と、ユニット１ａ〜１
ｃ，３からのアドレスおよび制御信号を主記憶ユニット
２に与え、またユニット１ａ〜１ｃ，３および主記憶ユ
ニット２の間でデータをやり取りするための主記憶バス
１００と、プロセッサユニット１ａ，１ｂ，１ｃおよび
入出力制御ユニット３が出力するバス使用要求を、集中
アービトレーション方式で調停するセントラルアービタ
４とを備えている。
【００１０】プロセッサユニット１ａは、図２に示すよ
うに、プロセッサ５ａとキャッシュメモリ６とを備えて
いる。プロセッサ５ａは、データアクセスが必要となっ
たとき、先行バス使用要求１０１ａをセントラルアービ
タ４とキャッシュメモリ６に出力し、キャッシュメモリ
６は、プロセッサ５ａから先行バス使用要求１０１ａが
与えられたとき、プロセッサ５ａが要求するデータがキ
ャッシュメモリ６に格納されているか否かを判定する。
そして、データが格納されていない場合には正式バス使
用要求１０２ａを出力し、セントラルアービタ４からバ
ス使用許可１０４ａを受け取ると、主記憶バス１００を
介して主記憶ユニット２をアクセスする。一方、データ
が格納されている場合には正式バス使用要求１０２ａは
出力せず、キャッシュメモリ６に格納されていたデータ
をプロセッサ５に引き渡す。
うに、プロセッサ５ａとキャッシュメモリ６とを備えて
いる。プロセッサ５ａは、データアクセスが必要となっ
たとき、先行バス使用要求１０１ａをセントラルアービ
タ４とキャッシュメモリ６に出力し、キャッシュメモリ
６は、プロセッサ５ａから先行バス使用要求１０１ａが
与えられたとき、プロセッサ５ａが要求するデータがキ
ャッシュメモリ６に格納されているか否かを判定する。
そして、データが格納されていない場合には正式バス使
用要求１０２ａを出力し、セントラルアービタ４からバ
ス使用許可１０４ａを受け取ると、主記憶バス１００を
介して主記憶ユニット２をアクセスする。一方、データ
が格納されている場合には正式バス使用要求１０２ａは
出力せず、キャッシュメモリ６に格納されていたデータ
をプロセッサ５に引き渡す。
【００１１】プロセッサユニット１ｂは、図３に示すよ
うに、プロセッサ５ｂと、ローカルメモリ８と、ローカ
ルメモリ制御部７とを備えている。プロセッサ５ｂは、
データアクセスが必要となったとき、先行バス使用要求
１０１ｂをセントラルアービタ４およびローカルメモリ
制御部７に出力する。ローカルメモリ制御部７は、先行
バス使用要求１０１ｂを受け取ると、プロセッサ５ｂが
ローカルメモリ８をアクセスするのか、あるいは主記憶
ユニット２をアクセスするのかを判定する。そしてプロ
セッサ５ｂが主記憶ユニット２をアクセスする場合に
は、正式バス使用要求１０２ｂをセントラルアービタ４
に出力し、セントラルアービタ４からバス使用許可１０
４ｂを受け取ると、主記憶バス１００を介して主記憶ユ
ニット２をアクセスする。一方、プロセッサ５ｂがロー
カルメモリ８をアクセスする場合には、正式バス使用要
求１０２ｂは出力せず、ローカルメモリ８をアクセス
し、データをプロセッサ５ｂに引き渡す。
うに、プロセッサ５ｂと、ローカルメモリ８と、ローカ
ルメモリ制御部７とを備えている。プロセッサ５ｂは、
データアクセスが必要となったとき、先行バス使用要求
１０１ｂをセントラルアービタ４およびローカルメモリ
制御部７に出力する。ローカルメモリ制御部７は、先行
バス使用要求１０１ｂを受け取ると、プロセッサ５ｂが
ローカルメモリ８をアクセスするのか、あるいは主記憶
ユニット２をアクセスするのかを判定する。そしてプロ
セッサ５ｂが主記憶ユニット２をアクセスする場合に
は、正式バス使用要求１０２ｂをセントラルアービタ４
に出力し、セントラルアービタ４からバス使用許可１０
４ｂを受け取ると、主記憶バス１００を介して主記憶ユ
ニット２をアクセスする。一方、プロセッサ５ｂがロー
カルメモリ８をアクセスする場合には、正式バス使用要
求１０２ｂは出力せず、ローカルメモリ８をアクセス
し、データをプロセッサ５ｂに引き渡す。
【００１２】プロセッサユニット１ｃは、図４に示すよ
うに、プロセッサ５ｃと、論理アドレスを物理アドレス
に変換するＴＬＢ（Ｔｒａｎｓｌａｔｅ Ｌｏｏｋａｓ
ｉｄｅ Ｂｕｆｆｅｒ）９とを備えている。プロセッサ
５ｃは、データアクセスを行うとき、先行バス使用要求
１０１ｃをセントラルアービタ４およびＴＬＢ９に出力
する。ＴＬＢ９は、プロセッサ５ｃから先行バス使用要
求１０１ｃを受け取ると、プロセッサ５ｂが出力する論
理アドレスを物理アドレスに変換できるか否かを判定
し、変換できる場合には、正式バス使用要求１０４ｃを
セントラルアービタ４に出力し、セントラルアービタ４
からバス使用許可１０４ｃを受け取ると、主記憶バス１
００を介して主記憶ユニット２をアクセスする。一方、
物理アドレスに変換できない場合には、正式バス使用要
求１０４ｃは出力せず、プロセッサ５ｃに変換不能であ
ることを表す情報を引き渡し、その後の処理を促す。
うに、プロセッサ５ｃと、論理アドレスを物理アドレス
に変換するＴＬＢ（Ｔｒａｎｓｌａｔｅ Ｌｏｏｋａｓ
ｉｄｅ Ｂｕｆｆｅｒ）９とを備えている。プロセッサ
５ｃは、データアクセスを行うとき、先行バス使用要求
１０１ｃをセントラルアービタ４およびＴＬＢ９に出力
する。ＴＬＢ９は、プロセッサ５ｃから先行バス使用要
求１０１ｃを受け取ると、プロセッサ５ｂが出力する論
理アドレスを物理アドレスに変換できるか否かを判定
し、変換できる場合には、正式バス使用要求１０４ｃを
セントラルアービタ４に出力し、セントラルアービタ４
からバス使用許可１０４ｃを受け取ると、主記憶バス１
００を介して主記憶ユニット２をアクセスする。一方、
物理アドレスに変換できない場合には、正式バス使用要
求１０４ｃは出力せず、プロセッサ５ｃに変換不能であ
ることを表す情報を引き渡し、その後の処理を促す。
【００１３】入出力制御ユニット３は、データアクセス
が必要なとき、バス使用要求１０３を出力し、セントラ
ルアービタ４からバス使用許可１０４ｂを受け取ると、
主記憶バス１００を介して主記憶ユニット２をアクセス
する。
が必要なとき、バス使用要求１０３を出力し、セントラ
ルアービタ４からバス使用許可１０４ｂを受け取ると、
主記憶バス１００を介して主記憶ユニット２をアクセス
する。
【００１４】セントラルアービタ４は、正式バス使用要
求１０２ａ〜１０２ｃあるいはバス使用要求１０３の
内、少なくとも一つが出力された場合には、先行バス使
用要求１０１ａ〜１０１ｃが出力されていてもそれは無
視し、正式バス使用要求１０２ａ〜１０２ｃあるいはバ
ス使用要求１０３の間でバス使用調停を行い、バスの使
用権を与えるプロセッサユニットにバス使用許可（１０
４ａ〜１０４ｃ）を出力する。正式バス使用要求１０２
ａ〜１０２ｃあるいはバス使用要求１０３がいずれも出
力されていない状態で、先行バス使用要求１０１ａ〜１
０１ｃのいずれかが出力された場合には、それらの間で
バス使用調停を行い、バスの使用権を与えるプロセッサ
ユニットにバス使用許可（１０４ａ〜１０４ｃ）を出力
する。なおこの場合、バス使用許可１０４ａ〜１０４ｃ
を出力したプロセッサユニットから一定の時間以内に、
正式バス使用要求１０２ａ〜１０２ｃが出力されない場
合には、バス使用許可１０４ａ〜１０４ｃは取り下げ、
再度バス使用調停を行う。一方、バス使用許可１０４ａ
〜１０４ｃを出力したプロセッサユニットから一定の時
間以内に、正式バス使用要求１０２ａ〜１０２ｃが出力
された場合には、他の正式バス使用要求１０２ａ〜１０
２ｃあるいはバス使用要求１０３は、バス使用許可１０
４ａ〜１０４ｃを与えたプロセッサユニットが主記憶バ
ス１００を通じて主記憶ユニット２のアクセスを開始す
るまで保留し、その後、保留を解除してバス使用調停を
再開する。
求１０２ａ〜１０２ｃあるいはバス使用要求１０３の
内、少なくとも一つが出力された場合には、先行バス使
用要求１０１ａ〜１０１ｃが出力されていてもそれは無
視し、正式バス使用要求１０２ａ〜１０２ｃあるいはバ
ス使用要求１０３の間でバス使用調停を行い、バスの使
用権を与えるプロセッサユニットにバス使用許可（１０
４ａ〜１０４ｃ）を出力する。正式バス使用要求１０２
ａ〜１０２ｃあるいはバス使用要求１０３がいずれも出
力されていない状態で、先行バス使用要求１０１ａ〜１
０１ｃのいずれかが出力された場合には、それらの間で
バス使用調停を行い、バスの使用権を与えるプロセッサ
ユニットにバス使用許可（１０４ａ〜１０４ｃ）を出力
する。なおこの場合、バス使用許可１０４ａ〜１０４ｃ
を出力したプロセッサユニットから一定の時間以内に、
正式バス使用要求１０２ａ〜１０２ｃが出力されない場
合には、バス使用許可１０４ａ〜１０４ｃは取り下げ、
再度バス使用調停を行う。一方、バス使用許可１０４ａ
〜１０４ｃを出力したプロセッサユニットから一定の時
間以内に、正式バス使用要求１０２ａ〜１０２ｃが出力
された場合には、他の正式バス使用要求１０２ａ〜１０
２ｃあるいはバス使用要求１０３は、バス使用許可１０
４ａ〜１０４ｃを与えたプロセッサユニットが主記憶バ
ス１００を通じて主記憶ユニット２のアクセスを開始す
るまで保留し、その後、保留を解除してバス使用調停を
再開する。
【００１５】次に動作を説明する。プロセッサユニット
１ａのプロセッサ５ａは、データアクセスが必要となっ
たとき、先行バス使用要求１０１ａをセントラルアービ
タ４とキャッシュメモリ６に出力する。キャッシュメモ
リ６は、プロセッサ５ａから先行バス使用要求１０１ａ
が与えられると、プロセッサ５ａが要求するデータがキ
ャッシュメモリ６に格納されているか否かを判定する。
そして、データが格納されていない場合には正式バス使
用要求１０２ａを出力し、セントラルアービタ４からバ
ス使用許可１０４ａを受け取ると、主記憶バス１００を
介して主記憶ユニット２をアクセスする。一方、データ
が格納されている場合には正式バス使用要求１０２ａは
出力せず、キャッシュメモリ６に格納されていたデータ
をプロセッサ５に引き渡す。
１ａのプロセッサ５ａは、データアクセスが必要となっ
たとき、先行バス使用要求１０１ａをセントラルアービ
タ４とキャッシュメモリ６に出力する。キャッシュメモ
リ６は、プロセッサ５ａから先行バス使用要求１０１ａ
が与えられると、プロセッサ５ａが要求するデータがキ
ャッシュメモリ６に格納されているか否かを判定する。
そして、データが格納されていない場合には正式バス使
用要求１０２ａを出力し、セントラルアービタ４からバ
ス使用許可１０４ａを受け取ると、主記憶バス１００を
介して主記憶ユニット２をアクセスする。一方、データ
が格納されている場合には正式バス使用要求１０２ａは
出力せず、キャッシュメモリ６に格納されていたデータ
をプロセッサ５に引き渡す。
【００１６】プロセッサユニット１ｂのプロセッサ５ｂ
は、データアクセスが必要となったとき、先行バス使用
要求１０１ｂをセントラルアービタ４およびローカルメ
モリ制御部７に出力する。ローカルメモリ制御部７は、
先行バス使用要求１０１ｂを受け取ると、プロセッサ５
ｂがローカルメモリ８をアクセスするのか、あるいは主
記憶ユニット２をアクセスするのかを判定する。そして
プロセッサ５ｂが主記憶ユニット２をアクセスする場合
には、正式バス使用要求１０２ｂをセントラルアービタ
４に出力し、セントラルアービタ４からバス使用許可１
０４ｂを受け取ると、主記憶バス１００を介して主記憶
ユニット２をアクセスする。一方、プロセッサ５ｂがロ
ーカルメモリ８をアクセスする場合には、正式バス使用
要求１０２ｂは出力せず、ローカルメモリ８をアクセス
し、データをプロセッサ５ｂに引き渡す。
は、データアクセスが必要となったとき、先行バス使用
要求１０１ｂをセントラルアービタ４およびローカルメ
モリ制御部７に出力する。ローカルメモリ制御部７は、
先行バス使用要求１０１ｂを受け取ると、プロセッサ５
ｂがローカルメモリ８をアクセスするのか、あるいは主
記憶ユニット２をアクセスするのかを判定する。そして
プロセッサ５ｂが主記憶ユニット２をアクセスする場合
には、正式バス使用要求１０２ｂをセントラルアービタ
４に出力し、セントラルアービタ４からバス使用許可１
０４ｂを受け取ると、主記憶バス１００を介して主記憶
ユニット２をアクセスする。一方、プロセッサ５ｂがロ
ーカルメモリ８をアクセスする場合には、正式バス使用
要求１０２ｂは出力せず、ローカルメモリ８をアクセス
し、データをプロセッサ５ｂに引き渡す。
【００１７】プロセッサユニット１ｃのプロセッサ５ｃ
は、データアクセスを行うとき、先行バス使用要求１０
１ｃをセントラルアービタ４およびＴＬＢ９に出力す
る。ＴＬＢ９は、プロセッサ５ｃから先行バス使用要求
１０１ｃを受け取ると、プロセッサ５ｂが出力する論理
アドレスを物理アドレスに変換できるか否かを判定し、
変換できる場合には、正式バス使用要求１０４ｃをセン
トラルアービタ４に出力し、セントラルアービタ４から
バス使用許可１０４ｃを受け取ると、主記憶バス１００
を介して主記憶ユニット２をアクセスする。一方、物理
アドレスに変換できない場合には、正式バス使用要求１
０４ｃは出力せず、プロセッサ５ｃに変換不能であるこ
とを表す情報を引き渡し、その後の処理を促す。
は、データアクセスを行うとき、先行バス使用要求１０
１ｃをセントラルアービタ４およびＴＬＢ９に出力す
る。ＴＬＢ９は、プロセッサ５ｃから先行バス使用要求
１０１ｃを受け取ると、プロセッサ５ｂが出力する論理
アドレスを物理アドレスに変換できるか否かを判定し、
変換できる場合には、正式バス使用要求１０４ｃをセン
トラルアービタ４に出力し、セントラルアービタ４から
バス使用許可１０４ｃを受け取ると、主記憶バス１００
を介して主記憶ユニット２をアクセスする。一方、物理
アドレスに変換できない場合には、正式バス使用要求１
０４ｃは出力せず、プロセッサ５ｃに変換不能であるこ
とを表す情報を引き渡し、その後の処理を促す。
【００１８】入出力制御ユニット３は、データアクセス
が必要なとき、バス使用要求１０３を出力し、セントラ
ルアービタ４からバス使用許可１０４ｄを受け取ると、
主記憶バス１００を介して主記憶ユニット２をアクセス
する。
が必要なとき、バス使用要求１０３を出力し、セントラ
ルアービタ４からバス使用許可１０４ｄを受け取ると、
主記憶バス１００を介して主記憶ユニット２をアクセス
する。
【００１９】セントラルアービタ４は、プロセッサユニ
ット１ａ〜１ｃからの正式バス使用要求１０２ａ〜１０
２ｃ、あるいは入出力制御ユニット３からのバス使用要
求１０３の内、少なくとも一つが出力された場合には、
先行バス使用要求１０１ａ〜１０１ｃが出力されていて
もそれは無視し、正式バス使用要求１０２ａ〜１０２ｃ
あるいはバス使用要求１０３の間でバス使用調停を行
い、バスの使用権を与えるプロセッサユニットにバス使
用許可（１０４ａ〜１０４ｃ）を出力する。
ット１ａ〜１ｃからの正式バス使用要求１０２ａ〜１０
２ｃ、あるいは入出力制御ユニット３からのバス使用要
求１０３の内、少なくとも一つが出力された場合には、
先行バス使用要求１０１ａ〜１０１ｃが出力されていて
もそれは無視し、正式バス使用要求１０２ａ〜１０２ｃ
あるいはバス使用要求１０３の間でバス使用調停を行
い、バスの使用権を与えるプロセッサユニットにバス使
用許可（１０４ａ〜１０４ｃ）を出力する。
【００２０】また、正式バス使用要求１０２ａ〜１０２
ｃあるいはバス使用要求１０３がいずれも出力されてい
ない状態で、先行バス使用要求１０１ａ〜１０１ｃのい
ずれかが出力された場合には、それらの間でバス使用調
停を行い、バスの使用権を与えるプロセッサユニットに
バス使用許可（１０４ａ〜１０４ｃ）を出力する。その
後、バス使用許可１０４ａ〜１０４ｃを出力したプロセ
ッサユニットから一定の時間以内に、正式バス使用要求
１０２ａ〜１０２ｃが出力されない場合には、バス使用
許可１０４ａ〜１０４ｃは取り下げ、再度バス使用調停
を行う。一方、バス使用許可１０４ａ〜１０４ｃを出力
したプロセッサユニットから一定の時間以内に、正式バ
ス使用要求１０２ａ〜１０２ｃが出力された場合には、
他の正式バス使用要求１０２ａ〜１０２ｃあるいはバス
使用要求１０３は、バス使用許可１０４ａ〜１０４ｃを
与えたプロセッサユニットが主記憶バス１００を通じて
主記憶ユニット２のアクセスを開始するまで保留し、そ
の後、保留を解除してバス使用調停を再開する。
ｃあるいはバス使用要求１０３がいずれも出力されてい
ない状態で、先行バス使用要求１０１ａ〜１０１ｃのい
ずれかが出力された場合には、それらの間でバス使用調
停を行い、バスの使用権を与えるプロセッサユニットに
バス使用許可（１０４ａ〜１０４ｃ）を出力する。その
後、バス使用許可１０４ａ〜１０４ｃを出力したプロセ
ッサユニットから一定の時間以内に、正式バス使用要求
１０２ａ〜１０２ｃが出力されない場合には、バス使用
許可１０４ａ〜１０４ｃは取り下げ、再度バス使用調停
を行う。一方、バス使用許可１０４ａ〜１０４ｃを出力
したプロセッサユニットから一定の時間以内に、正式バ
ス使用要求１０２ａ〜１０２ｃが出力された場合には、
他の正式バス使用要求１０２ａ〜１０２ｃあるいはバス
使用要求１０３は、バス使用許可１０４ａ〜１０４ｃを
与えたプロセッサユニットが主記憶バス１００を通じて
主記憶ユニット２のアクセスを開始するまで保留し、そ
の後、保留を解除してバス使用調停を再開する。
【００２１】
【発明の効果】以上説明したように第１〜第３の発明に
よるマルチプロセッサ・システムでは、プロセッサユニ
ットでデータアクセスが必要となったとき、まず先行バ
ス使用要求が出力され、その後、主記憶ユニットへのア
クセスが確定した段階で正式バス使用要求が出力され
る。そして、バス使用調停手段は、正式バス使用要求が
一つでも入力されたときは、先行バス使用要求を無視し
てバス使用調停を行い、一方、正式バス使用要求が入力
されていないときは、先行バス使用要求の間でバス使用
調停を行う。
よるマルチプロセッサ・システムでは、プロセッサユニ
ットでデータアクセスが必要となったとき、まず先行バ
ス使用要求が出力され、その後、主記憶ユニットへのア
クセスが確定した段階で正式バス使用要求が出力され
る。そして、バス使用調停手段は、正式バス使用要求が
一つでも入力されたときは、先行バス使用要求を無視し
てバス使用調停を行い、一方、正式バス使用要求が入力
されていないときは、先行バス使用要求の間でバス使用
調停を行う。
【００２２】従って第１〜第３の発明によるマルチプロ
セッサ・システムでは、主記憶ユニットへのアクセスが
確定しているアクセス要求に伴うバス使用要求、つまり
正式バス使用要求を出したプロセッサユニットに必ず優
先的にバス使用許可が与えられる。すなわち、主記憶ユ
ニットをアクセスすることにならないかもしれないアク
セス要求に伴うバス使用要求、つまり先行バス使用要求
によって正式バス使用要求が阻害されることがなくな
り、主記憶ユニットに対するアクセス時間の短縮が可能
となる。また、正式バス使用要求が出力されていない場
合には、先行バス使用要求が出力された段階で調停処理
が行われるので、プロセッサユニットにおける主記憶ユ
ニットをアクセスするか否かの判定処理と、バス使用の
調停処理を並行して行え、プロセッサユニットのプロセ
ッサから見た主記憶ユニットに対するアクセス時間の短
縮が可能となる。
セッサ・システムでは、主記憶ユニットへのアクセスが
確定しているアクセス要求に伴うバス使用要求、つまり
正式バス使用要求を出したプロセッサユニットに必ず優
先的にバス使用許可が与えられる。すなわち、主記憶ユ
ニットをアクセスすることにならないかもしれないアク
セス要求に伴うバス使用要求、つまり先行バス使用要求
によって正式バス使用要求が阻害されることがなくな
り、主記憶ユニットに対するアクセス時間の短縮が可能
となる。また、正式バス使用要求が出力されていない場
合には、先行バス使用要求が出力された段階で調停処理
が行われるので、プロセッサユニットにおける主記憶ユ
ニットをアクセスするか否かの判定処理と、バス使用の
調停処理を並行して行え、プロセッサユニットのプロセ
ッサから見た主記憶ユニットに対するアクセス時間の短
縮が可能となる。
【図１】第１〜第３の発明によるマルチプロセッサ・シ
ステムの一例を示すブロック図である。
ステムの一例を示すブロック図である。
【図２】図１のマルチプロセッサ・システムを構成する
プロセッサユニットを詳しく示すブロック図である。
プロセッサユニットを詳しく示すブロック図である。
【図３】図１のマルチプロセッサ・システムを構成する
他のプロセッサユニットを詳しく示すブロック図であ
る。
他のプロセッサユニットを詳しく示すブロック図であ
る。
【図４】図１のマルチプロセッサ・システムを構成する
さらに他のプロセッサユニットを詳しく示すブロック図
である。
さらに他のプロセッサユニットを詳しく示すブロック図
である。
１ａ〜１ｃ プロセッサユニット ２ 主記憶ユニット ３ 入出力制御ユニット ４ セントラルアービタ ５ａ〜５ｃ プロセッサ ６ キャッシュメモリ ７ ローカルメモリ制御部 ８ ローカルメモリ ９ ＴＬＢ（Ｔｒａｎｓｌａｔｅ Ｌｏｏｋａｓｉｄｅ
Ｂｕｆｆｅｒ） １００ 主記憶バス
Ｂｕｆｆｅｒ） １００ 主記憶バス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 360 G06F 9/46 360 G06F 12/08 G06F 13/18 510 G06F 13/362 520
Claims (3)
- 【請求項１】主記憶ユニットと、この主記憶ユニットを
共有する複数のプロセッサユニットと、前記主記憶ユニ
ットおよび前記プロセッサユニットを接続する主記憶バ
スとを備えたマルチプロセッサ・システムにおいて、前
記プロセッサユニットの少なくとも一つは、プロセッサ
と、キャッシュメモリと、前記プロセッサがデータアク
セスを要求したとき、前記主記憶バスの使用を要求する
ための先行バス使用要求を出力する先行バス使用要求手
段と、前記プロセッサがデータアクセスを要求したと
き、前記主記憶ユニットが記憶するデータが前記キャッ
シュメモリに格納されているか否かを判定する記憶内容
判定手段と、この記憶内容判定手段が、前記主記憶ユニ
ットが記憶するデータが前記キャッシュメモリに格納さ
れていないと判定したとき、前記主記憶バスの使用を要
求するための正式バス使用要求を出力する正式バス使用
要求手段とを備え、前記先行バス使用要求手段による前
記先行バス使用要求、および前記正式バス使用要求手段
による前記正式バス使用要求にもとづき、前記プロセッ
サユニットの前記主記憶バスの使用を調停するバス使用
調停手段を備えたことを特徴とするマルチプロセッサ・
システム。 - 【請求項２】主記憶ユニットと、この主記憶ユニットを
共有する複数のプロセッサユニットと、前記主記憶ユニ
ットおよび前記プロセッサユニットを接続する主記憶バ
スとを備えたマルチプロセッサ・システムにおいて、前
記プロセッサユニットの少なくとも一つは、プロセッサ
と、ローカルメモリと、前記プロセッサがデータアクセ
スを要求したとき、前記主記憶バスの使用を要求するた
めの先行バス使用要求を出力する先行バス使用要求手段
と、前記プロセッサがデータアクセスを要求したとき、
そのデータアクセスが前記主記憶ユニットに対するもの
か、あるいは前記ローカルメモリに対するものかを判定
するアクセス判定手段と、このアクセス判定手段が、前
記プロセッサの前記データアクセスは、前記主記憶ユニ
ットに対するものであると判定したとき、前記主記憶バ
スの使用を要求するための正式バス使用要求を出力する
正式バス使用要求手段とを備え、前記先行バス使用要求
手段による前記先行バス使用要求、および前記正式バス
使用要求手段による前記正式バス使用要求にもとづき、
前記プロセッサユニットの前記主記憶バスの使用を調停
するバス使用調停手段を備えたことを特徴とするマルチ
プロセッサ・システム。 - 【請求項３】主記憶ユニットと、この主記憶ユニットを
共有する複数のプロセッサユニットと、前記主記憶ユニ
ットおよび前記プロセッサユニットを接続する主記憶バ
スとを備えたマルチプロセッサ・システムにおいて、前
記プロセッサユニットの少なくとも一つは、仮想記憶方
式で動作するプロセッサと、論理アドレスを物理アドレ
スに変換するアドレス変換手段と、前記プロセッサがデ
ータアクセスを要求したとき、前記主記憶バスの使用を
要求するための先行バス使用要求を出力する先行バス使
用要求手段と、前記プロセッサが前記データアクセスを
要求した後、前記アドレス変換手段が前記論理アドレス
を前記物理アドレスに変換したか否かを判定する変換判
定手段と、この変換判定手段が、前記アドレス変換手段
が前記論理アドレスを前記物理アドレスに変換したと判
定したとき、前記主記憶バスの使用を要求するための正
式バス使用要求を出力する正式バス使用要求手段とを備
え、前記先行バス使用要求手段による前記先行バス使用
要求、および前記正式バス使用要求手段による前記正式
バス使用要求にもとづき、前記プロセッサユニットの前
記主記憶バスの使用を調停するバス使用調停手段を備え
たことを特徴とするマルチプロセッサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103477A JP2751660B2 (ja) | 1991-04-09 | 1991-04-09 | マルチプロセッサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103477A JP2751660B2 (ja) | 1991-04-09 | 1991-04-09 | マルチプロセッサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04311250A JPH04311250A (ja) | 1992-11-04 |
| JP2751660B2 true JP2751660B2 (ja) | 1998-05-18 |
Family
ID=14355092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3103477A Expired - Lifetime JP2751660B2 (ja) | 1991-04-09 | 1991-04-09 | マルチプロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6029217A (en) | 1994-10-03 | 2000-02-22 | International Business Machines Corporation | Queued arbitration mechanism for data processing system |
-
1991
- 1991-04-09 JP JP3103477A patent/JP2751660B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04311250A (ja) | 1992-11-04 |
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