JPS62251955A - マルチプロセサ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセサ間の通信方式に関する。特に
、一つのメインプロセサと、メインプロセサと通信を行
い互いに他とは通信を行わない複数のサブプロセサとの
間のローカルメモリを利用した通信方式の実現手段に関
する。

〔概要〕

本発明は、固有のサブプロセサとメインプロセサとでア
クセスされるローカルメモリを有するマルチプロセサ方
式において、 複数個のローカルメモリが同時にアクセスできる手段を
設けることにより、 システム全体としての処理能力を向上させることができ
るようにしたものである。

〔従来の技術〕

従来、この種のシステムは一つのバスに複数のプロセサ
が接続されており、これらのプロセサ間の通信は同じバ
スに接続されたメモリを利用して行われてきた。

第３図に従来例システムの構成を示す。このシステムは
、メインプロセサ３０２と、メインメモリ３０３　と、
サブプロセサ３０４．３０６および３０８と、ローカル
メモリ３０５．３０７および３０９とがメモリバス３０
１に接続され、メインプロセサ３０２とサブプロセサ３
０４．３０６および３０８とはバスアクセス競合防止回
路３１０に接続される。

第４図にバスアクセス競合防止回路３１０の一実施例を
示す。サブプロセサ３０４．３０６および３０８からの
バスアクセス要求ＭＥＭＲ［］０、ＭＥＭＲＱ　１およ
びＭＥ？ＩＲＱ２は論理和されてメインプロセサ３０２
に対するホールド要求＋１ＬＤＲＱになり、メインプロ
セサ３０２からのホールドアクル るとサブプロセサ３０４　、３０６および３０８に対す
るレディ信号Ｒ１）ＹＯ、ＲＤＹＩおよびＲＤＹ２のう
ちのいずれかの一つが「１」になる。

〔発明が解決しようとする問題点〕

このような従来例方式では、バスが一木であるため同時
にメモリにアクセスできるプロセサが一つに限定されて
いる。したがって、ひとつのプロセサがバスにアクセス
中に他のプロセサがバスアクセス要求を出すとバスアク
セス競合防止回路が応答を返さず、先にバスにアクセス
していたプロセサがバスを解放するまで後者のプロセサ
は待ち合わせることになり、システム全体としての処理
能力が落ちる欠点がある。

本発明はこのような欠点を除去するもので、複数個のロ
ーカルメモリが同時にアクセスできるマルチプロセサ方
式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、それぞれサブプロセサおよびローカルメモリ
を含む複数のサブシステムと、メインプロセサとを備え
、このローカルメモリは上記メインプロセサおよび自サ
ブシステムのサフ゛プロセサによりアクセスされる構成
であるマルチプロセサ方式において、上記サブシステム
ごとに、上記ローカルメモリに上記メインプロセサから
アクセス要求がありかつこのローカルメモリにサブプロ
セサがアクセスしていないときに、このメインプロセサ
によるアクセスを許可し、上記ローカルメモリに上記サ
ブプロセサからアクセス要求がありかつこのローカルメ
モリに上記メインプロセサがアクセスしていないときに
、このサブプロセサによるアクセスを許可する制御手段
を備えたことを特徴とする。

〔作用〕

ローカルメモリに対してメインプロセサがアクセスした
場合に、このローカルメモリに接続されている制御手段
がこのメインプロセサから出力されるアドレスを解読し
てこのローカルメモリが選択されていることを認識し、
このローカルメモリに接続されているローカルプロセサ
によってこのローカルメモリがアクセスされていないと
きにこのメインプロセサに対してレディ信号を返しアク
セスを許可し、それ以外の場合はレディ信号を返さずに
このメインプロセサ―対しウェイトをかける。一方、ロ
ーカルメモリに対してサブプロセサがアクセスした場合
に、このローカルメモリに接続されている制御手段がメ
インプロセサによってこのローカルメモリがアクセスさ
れていないときにこのサブプロセサに対してアクル・ノ
ジを返しアクセスを許可し、それ以外の場合はアクルソ
ジを返さずにこのサブプロセサに対しウェイトをかける
。

〔実施例〕

以下、本発明実施例方式を図面に基づいて説明する。

第１図は本発明のローカルメモリアクセス制御回路を利
用した通信方式の一実施例を示す。この実施例方式は、
メインメモリバス１０１にメインプロセサ１０２と、メ
インメモリ１０３と、ローカルメモリアクセス制御回路
１０４　、１０８および１（２とが接続され、ローカル
メモリアクセス制御回路１０４、１０８および１１２に
はそれぞれローカルメモリバス１０５　、　１０９およ
び１１３が接続され、それらにはそれぞれサブプロセサ
１０６．１１０および１１４と、ローカルメモリ１０７
．１１１および１１５とが接続される。

さて、メインプロセサ１０２がローカルメモリ１０７に
アクセスした場合に、ローカルメモリアクセス制御回路
１０４がメインプロセサ１０２から出力されるアドレス
を解読することでローカルメモリ１０７が選択されてい
ることを認識し、サブプロセサ１０６でローカルメモリ
１０７がアクセスされていないときのみメインメモリ１
０２に対してレディ信号を返しアクセスを許可し、それ
以外の場合にはレディ信号を返さずにメインプロセサ１
０２に対してウェイトをかける。次に、ローカルメモリ
１０７にサブプロセサ１０６がアクセスした場合には、
ローカルメモリアクセス制御回路１０４がメインプロセ
サ１０２によりローカルメモリ１０７がアクセスされて
いないときのみサブプロセサ１０６に対してアクノレツ
ジを返してアクセスを許可し、それ以外の場合はアクノ
レツジを返さずにサブプロセサ１０６に対してウェイト
をかける。

第２図は本発明のローカルメモリアクセス制御回路の一
実施例である。メインプロセサ１０２から出力されるメ
モリリクエスト信号ＭＥＭＲＱ　とアドレスＡＢはアド
レスデコード回路２０１で解読され、ローカルメモリリ
クエスト信号ＭＥＭＲ旧が作成される。

ローカルメモリリクエスト信号ＭＥＭＲＱ　ｉとサブプ
ロセサ１０６．１１０および１１４から出力されるホー
ルドリクエスト信号ＩＩ　Ｌ　Ｄ　Ｒ旧はローカルメモ
リバスアクセス競合防止回路２０２に人力され、メイン
プロセサ１０２に対するレディ信号ＲＤＹ　ｉおよびサ
ブプロセサ１０６．１１０および１１４に対するホール
ドアクルレッジ信号＋１Ｌ口＾にｉのうち一つだけを「
１」として出力する。ローカルメモリリクエスト信号Ｍ
ＥＭＲＱｉの「１」に対してレディ信号ＲＤＹ　ｉを「
１」として返した場合に、バス制御回路２０３はメイン
メモリバス１０１　とローカルメモリバス１０５．１０
９および１１３との間に存在するゲートを開けて両者を
接続する。ローカルメモリアクセス制ｊｉ１回路１０４
．１０８および１１２の各々から出力されるレディ信号
ＲＤＹｉはレディ信号発生回路２０４で論理和されメイ
ンプロセサ１０２に入力される。

〔発明の効果〕

本発明は以上説明したように、メインメモリバスとロー
カルメモリバスを分離し、メインメモリ→」・があるロ
ーカルメモリバスにアクセスしていないならばそのロー
カルメモリバスに接続されているサフ゛プロセサがその
ローカルメモリに自由にアクセスできるようにすること
により、システム全体の処理能力を上げることができる
効果がある。

【図面の簡単な説明】

第１図は本発明実施例方式の構成を示すブロック構成図
。 第２図は第１図のローカルメモリアクセス制’＋Ｂ回路
の構成を示すブロック構成図。 第３図は従来例方式の構成を示すブロック構成図。 第４図は第３図のバスアクセス競合防止回路の構成を示
すブロック構成図。 １０１　・・・メインメモリバス、１０２．３０２・・
・メインプロセサ、１０３．３０３・・・メインメモリ
、１０４．１０８．１１２・・・ローカルメモリアクセ
ス制御回路、１０５．１０９．１１３・・・ローカルメ
モリバス、１０６　、１１０．１１４．３０４．３０６
　、３０８・・・サブプロセサ、１０７．１１１．１１
５．３０５．３０７．３０９・・・ローカルメモリ、２
０１・・・アドレスデコード回路、２０２・・・ローカ
ルメモリバスアクセス競合防止回路、２０３・・・バス
制御回路、２０４・・・レディ信号発生回路、３０１・
・・メモリバス、３１０・・・バスアクセス競合防止回
路。

Claims (1)

【特許請求の範囲】
1. （１）それぞれサブプロセサおよびローカルメモリを含
   む複数のサブシステムと、メインプロセサとを備え、こ
   のローカルメモリは上記メインプロセサおよび自サブシ
   ステムのサブプロセサによりアルセスされる構成である マルチプロセサ方式において、 上記サブシステムごとに、 上記ローカルメモリに上記メインプロセサからアクセス
   要求がありかつこのローカルメモリにサブプロセサがア
   クセスしていないときに、このメインプロセサによるア
   クセスを許可し、 上記ローカルメモリに上記サブプロセサからアクセス要
   求がありかつこのローカルメモリに上記メインプロセサ
   がアクセスしていないときに、このサブプロセサによる
   アクセスを許可する制御手段 を備えたことを特徴とするマルチプロセサ方式。