JPH07104835B2

JPH07104835B2 - 共有メモリのアクセス切換方法

Info

Publication number: JPH07104835B2
Application number: JP14263289A
Authority: JP
Inventors: 和伸前田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-05
Filing date: 1989-06-05
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPH036767A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、複数のCPUからアクセス可能な共有メモリ
のアクセス切換方法に関するものである。

［従来の技術］複数のCPU間にてデータを受け渡す方法の一つとして複
数のCPUからアクセス可能な共有メモリを使用する方法
がある。共有メモリは通常複数のCPUから同時にアクセ
スすることはできないので、同時に複数のCPUよりアク
セス可能とするためには排他制御を行う回路が必要とな
る。すなわち、共有メモリをある一定期間は１つのCPU
だけでアクセス可能とし、他のCPUからはアクセス不可
とする共有メモリのアクセス切換方法はCPUとメモリの
間のアクセス線を切り換える回路を付加することにより
実現される。

第３図は、従来の共有メモリのアクセス切換方法が適用
された装置全体のブロック構成を示している。図におい
て、（１）は第１のCPUを有する第１処理装置、例え
ば、第１のCPUシステム１である（以下このCPUシステム
１をCPU1と称する）。（２）は第２処理装置、例えば、
CPUシステム２である（以下このCPUシステム２をCPU2と
称する）。（３）は共有メモリ、（４）は上記CPU1
（１）側の共有メモリアクセス線、（５）はCPU2（２）
側の共有メモリアクセス線、（６）は接続切換手段とし
てのアクセス切換回路であり、アクセス切換制御信号
（７）の入力により、通常は共有メモリ（３）をCPU2
（２）側からアクセス可能に接続する。（16）はCPU1
（１）からCPU2（２）へ送信される共有メモリ接続要求
信号、（17）は上記CPU1（１）の接続要求信号（16）に
対するCPU2（２）から送信されるCPU1（１）への接続返
答信号、（18）はCPU1（１）からCPU2（２）へ送信され
る共有メモリ（３）の接続を元に戻す接続返却信号であ
る。

この例では、共有メモリのアクセス切換回路（６）はCP
U2（２）が管理しており、初期状態では、アクセス切換
回路（６）はCPU2側の共有メモリアクセス線（５）に切
り換えられており、共有メモリ（３）のアクセスはCPU2
（２）が可能となっている。

次にアクセス線切換方法について説明する。この例では
CPU2（２）が共有メモリ（３）を管理しているため、CP
U1（１）が共有メモリ（３）にアクセスする場合はCPU1
（１）がCPU2（２）に共有メモリ（３）を要求する形を
とる。第３図において、CPU1（１）は接続要求信号（1
6）により共有メモリ（３）をCPU2（２）に要求する。C
PU2（２）はアクセス切換制御信号（７）を操作し、ア
クセス切換回路（６）をCPU2（２）側の共有メモリアク
セス線（５）からCPU1（１）側の共有メモリアクセス線
（４）に切り換えた後、接続返答信号（17）によりCPU1
（１）に共有メモリ（３）をアクセス可能となったこと
を知らせる。CPU1（１）は、接続返答信号（17）を待
ち、共有メモリ（３）をアクセスし、アクセス終了後、
接続返却信号（18）によりCPU2（２）に共有メモリ
（３）の返却を知らせる。CPU2（２）は再び、アクセス
切換制御信号（７）を出力し、アクセス切換回路（６）
をCPU1（１）側の共有メモリアクセス線（４）よりCPU2
（２）側共有メモリアクセス線（５）に切り換える。こ
の結果、アクセス切換回路（６）は再び第３図の状態に
戻る。

第４図は第３図に示した装置の動作を示すフローチャー
ト、すなわち、CPU1（１）から接続要求信号（16）を受
け取った場合、および、CPU1（１）から接続返却信号
（18）を受け取った場合におけるCPU2（２）側の動作を
示すフローチャートである。CPU1（１）から接続要求信
号（16）により共有メモリ（３）を要求された場合に、
CPU2（２）はまずステップ（40）にて、CPU2（２）内部
に持つ共有メモリフラグをONする。ここで共有メモリフ
ラグはON時に共有メモリ（３）がCPU1（１）側の共有メ
モリアクセス線（４）に、OFF時にCPU2（２）側の共有
メモリアクセス線（５）に切り換えられていることを示
すものである。次にステップ（41）にてアクセス切換制
御信号（７）を操作して、アクセス切換回路（６）をCP
U2（２）側の共有メモリアクセス線（５）からCPU1
（１）側の共有メモリアクセス線（４）に切り換える。
次にステップ（42）にて接続返答信号（17）により、CP
U1（１）に共有メモリ（３）がアクセス可能となったこ
とを知らせる。

CPU1（１）から接続返却信号（18）により共有メモリ
（３）の返却を知らされた場合に、CPU2（２）は、まず
ステップ（43）にてアクセス切換制御信号（７）を操作
して、アクセス切換回路（６）をCPU1（１）側の共有メ
モリアクセス線（４）からCPU2（２）側共有メモリアク
セス線（５）に切り換える。次にステップ（44）にて共
有メモリフラグをOFFする。

ここでCPU2（２）は、共有メモリフラグがONの間は共有
メモリ（３）をアクセスしてはならない。

第５図は、CPU1（１）側がマルチタスクシステムであ
り、各タスクが共有メモリ（３）のアクセスを行う必要
がある場合において、従来の共有メモリのアクセス切換
方法が適用された装置全体のブロック構成を示してい
る。

第５図に示した例はセマフォを使用する場合である。図
において、（14）は第１タスク、例えば、タスクＡであ
る。（15）は第２タスク、例えば、タスクＢである。
（19）は共有メモリ（３）の排他制御に使用されるセマ
フォであり、各タスクＡ（14）・Ｂ（15）とセマフォ
（19）の間の矢印はセマフォ（19）のON・OFF操作を表
している。マルチタスクシステムにおいて、タスク間で
排他制御を行うため、セマフォ（19）が使用される。す
なわち、このセマフォ（19）にて共有メモリ（３）の接
続要求信号（16）により共有メモリ（３）をアクセスOK
としてアクセスし、接続返却信号（18）により返却する
までの一連の処理を排他制御する。

［発明が解決しようとする課題］従来の共有メモリのアクセス切換方法においては、例え
ばセマフォ（19）を使用した場合はセマフォ制御による
オーバーヘッドが増加し、また、１つのタスクが共有メ
モリ（３）にアクセスしている間、他のタスクが完全に
停止する場合があり効率が悪くなる。また、セマフォ
（19）のような付加的なものを制御しなければならない
ため、各タスクのアルゴリズムの明確さがそこなわれ、
共有メモリのアクセスに対する自由度の制限が強くなる
などの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、各タスクが互いを意識する必要なく共有メモ
リをアクセスできる共有メモリのアクセス切換方法を得
ることを目的とする。

［課題を解決するための手段］この発明に係わる共有メモリのアクセス切換方法は、第
１処理装置が、この第１処理装置が有する２つのタスク
のうちの一方のタスクである第１タスクによる共有メモ
リのアクセスを必要とし、タスク別に有する接続要求信
号線のうちの第１タスクの接続要求信号線を介して接続
要求信号を第２処理装置に送信する段階と、接続要求信
号の受信により第２処理装置が、第１タスクのフラグを
オンにし、さらに、２つのタスクのうちの他方のタスク
である第２タスクのフラグがオフであれば共有メモリフ
ラグをオンにするとともに共有メモリを第１処理装置が
アクセスできるように接続切換手段を切換える段階と、
タスク別に有する接続返答信号線のうちの第１タスクの
接続返答信号線を介して第２処理装置が接続返答信号を
第１処理装置に送信する段階と、接続返答信号の受信に
より第１処理装置が、第１タスクにより共有メモリのア
クセスを行い、このアクセスが終了した後、タスク別に
有する接続返却信号線のうちの第１タスクの接続返却信
号線を介して接続返却信号を第２処理装置に送信する段
階と、接続返却信号の受信により第２処理装置が、第１
タスクのフラグをオフにし、さらに、第２タスクのフラ
グがオフであれば共有メモリフラグをオフにするととも
に共有メモリを第２処理装置がアクセスできるように接
続切換手段を切換える段階と、を有するようにしたもの
である。

［作用］この発明における共有メモリのアクセス切換方法は、第
１処理装置が、この第１処理装置が有する２つのタスク
のうちの一方のタスクがある第１タスクによる共有メモ
リのアクセスを必要とし、タスク別に有する接続要求信
号線のうちの第１タスクの接続要求信号線を介して接続
要求信号を第２処理装置に送信し、この接続要求信号の
受信により第２処理装置が、第１タスクのフラグをオン
にし、さらに、２つのタスクのうちの他方のタスクであ
る第２タスクのフラグがオフであれば共有メモリフラグ
をオンにするとともに共有メモリを第１処理装置がアク
セスできるように接続切換手段を切換え、タスク別に有
する接続返答信号線のうちの第１タスクの接続返答信号
線を介して第２処理装置が接続返答信号を第１処理装置
に送信し、接続返答信号の受信により第１処理装置が、
第１タスクによる共有メモリのアクセスを行い、このア
クセスが終了した後、タスク別に有する接続返却信号線
のうちの第１タスクの接続返却信号線を介して接続返却
信号を第２処理装置に送信し、接続返却信号の受信によ
り第２処理装置が、第１タスクのフラグをオフにし、さ
らに、第２タスクのフラグがオフであれば共有メモリフ
ラグをオフにするとともに共有メモリを第２処理装置が
アクセスできるように接続切換手段を切換える。

［発明の実施例］第１図は、この発明の一実施例による共有メモリのアク
セス切換方法が適用された装置全体のブロック構成を示
す図である。なお、図中、従来のものと同じ符号で示し
たものは従来のそれと同一、または相当する部分を示
す。図において、（８）はタスクＡ用接続要求信号、
（９）はタスクＡ用接続返答信号、（10）はタスクＡ用
接続返却信号である。

また、（11）はタスクＢ用接続要求信号、（12）はタス
クＢ用接続返答信号、（13）はタスクＢ用接続返却信号
である。なお、第１図に示すように、タスクＡ用接続要
求信号（８）およびタスクＢ用接続要求信号（11）はそ
れぞれ別に設けられた接続要求信号線によりCPU1（１）
からCPU2（２）に伝えられ、タスクＡ用接続返答信号
（９）およびタスクＢ用接続返答信号（12）はそれぞれ
別に設けられた接続返答信号線によりCPU2（２）からCP
U1（１）に伝えられ、タスクＡ用接続返却信号（10）お
よびタスクＢ用接続返却信号（13）はそれぞれ別に設け
られた接続返却信号線によりCPU1（１）からCPU2（２）
に伝えられる。

また、共有メモリ（３）は各タスクそれぞれのために重
なりのないように使用するエリアを決めてある。また、
第１図は、アクセス切換回路（６）がCPU2（２）側の共
有メモリアクセス線（５）に切り換えられている状態を
示しており、CPU2（２）が共有メモリ（３）をアクセス
できる状態になっている。従来と同じくこの状態が初期
状態である。

次に、この発明の動作について説明する。CPU1（１）の
各タスクが共有メモリ（３）をアクセスしたい場合は、
当該接続要求信号（８）、（11）を送信してCPU2（２）
に要求し、CPU2（２）からの当該接続返答信号（９）、
（12）を待ち、この当該返答信号（９）、（12）を受信
して共有メモリ（３）をアクセスし、アクセス終了後、
当該接続返却信号（10）、（13）をCPU2（２）に送信
し、CPU2（２）に共有メモリ（３）の返却を知らせる。

上述の一連の処理は従来と同一であるが、それらの信号
がタスク毎に設けられた専用の信号線を介して送信さ
れ、他のタスクを意識することなく、この一連の処理を
実行できる点が従来と異なる。

第２図は１図に示した装置の動作を示すフローチャー
ト、すなわち、CPU1（１）からタスクＡ用接続要求信号
（８）を受け取った場合、および、CPU1（１）からタス
クＡ用接続返却信号（10）を受け取った場合におけるCP
U2（２）側の動作を示すフローチャートである。

従来の共有メモリフラグに加えて、タスクＡ（14）に対
応したフラグである第１タスクのフラグ、例えば、Ａ−
フラグが追加されているとともに、タスクＢ（15）に対
応したフラグである第２タスクのフラグ、例えば、Ｂ−
フラグが追加されている。これらのフラグはONにて該当
タスクより接続要求信号（８）、（11）があり該当タス
クが現在共有メモリ（３）にアクセス中であることを表
し、OFFにて該当タスクより接続返却信号（10）、（1
3）があり該当タスクが現在共有メモリ（３）をアクセ
スしていないことを表す。なお、これらのフラグの初期
状態はOFFである。

次に第２図に示したフローチャートにおいて、接続要求
信号（８）により共有メモリ（３）を要求された場合
に、CPU2（２）は、まずステップ（30）にてＡ−フラグ
をONとする。次にステップ（31）にてＢ−フラグがONで
あるか調べる。Ｂ−フラグがONであるならば現在、共有
メモリ（３）はCPU1（１）のタスクＢ（15）がアクセス
中であり、CPU1（１）側の共有メモリアクセス線（４）
に既に切り換えられていることになるので、アクセス切
換制御信号（７）の操作は行わずにステップ（34）へ進
む。上記Ｂ−フラグがOFFである場合には、現在、CPU1
（１）側の共有メモリアクセス線（４）にはまだ切り換
えられていないことになるので、ステップ（32）にて共
有メモリフラグをONにして、次にステップ（33）にてア
クセス切換制御信号（７）を操作してアクセス切換回路
（６）をCPU2（２）側の共有メモリアクセス線（５）よ
りCPU1（１）側の共有メモリアクセス線（４）に切り換
える。次にステップ（34）にてタスクＡ用接続返答信号
（９）によりCPU1（１）のタスクＡ（14）に共有メモリ
（３）がアクセスOKとなったことを知らせる。

CPU2（２）がタスクＡ用接続返却信号（10）により共有
メモリ（３）の返却をCPU（１）のタスクＡ（14）より
知らされた場合は、まずステップ（35）にＡ−フラグを
OFFにした後、ステップ（36）にてＢ−フラグがONであ
るか調べる。Ｂ−フラグがONであるならば、現在、共有
メモリ（３）はCPU1（１）のタスクＢ（15）がアクセス
中であり、CPU2（２）側の共有メモリアクセス線（５）
に、切り換えてはならないため、アクセス切換制御信号
（７）の操作は行わずに終了する。上記Ｂ−フラグがOF
Fである場合にはCPU2（２）側の共有メモリアクセス線
（５）に切り換えても良いことになるのでステップ（3
7）にてアクセス切換制御信号（７）を操作してアクセ
ス切換回路（６）をCPU1（１）側の共有メモリアクセス
線（４）からCPU2（２）側の共有メモリアクセス線
（５）に切り換える。次にステップ（38）にて共有メモ
リフラグをOFFとする。

第２図に記載されていないが、CPU1（１）からタスクＢ
用接続要求信号（11）を受け取った場合、および、CPU1
（１）からタスクＢ用接続返却信号（13）を受け取った
場合におけるCPU2（２）側の動作も上述したタスクＡ用
の場合の動作と同様である。

なお、ここでCPU2（２）は、共有メモリフラグがONの間
は共有メモリ（３）をアクセスしてはならないことは従
来と同様である。

以上の詳細動作を要約すると、共有メモリ（３）が、CP
U1（１）からの各タスク接続要求信号（８）、（11）の
OR条件にて、CPU1（１）側の共有メモリアクセス線
（４）に切り換わり、また、各タスクの接続返却信号
（10）、（13）のAND条件にて、CPU2（２）側の共有メ
モリアクセス線（５）に切り換わる。従って、CPU1
（１）の各タスクの共有メモリ（３）上のアクセスエリ
アが重ならないように予め設定しておけば、各タスクは
他のタスクを意識することなく、それぞれ独立で自由
に、共有メモリ（３）を一連の処理にてアクセスでき
る。

なお、上記実施例ではCPU1（１）のタスクは２タスクで
あるが、２タスクに限定されるものではなく、それ以上
のタスクであってもよい。

また、上記実施例では、共有メモリ（３）の切換はCPU2
（２）が管理していたが、独立の管理機構を持つもので
あってもよい。

［発明の効果］以上のように、この発明によれば、第１処理装置が、こ
の第１処理装置が有する２つのタスクのうちの一方のタ
スクである第１タスクによる共有メモリのアクセスを必
要とし、タスク別に有する接続要求信号線のうちの第１
タスクの接続要求信号線を介して接続要求信号を第２処
理装置に送信し、この接続要求信号の受信により第２処
理装置が、第１タスクのフラグをオンにし、さらに、２
つのタスクのうちの他方のタスクである第２タスクのフ
ラグがオフであれば共有メモリフラグをオンにするとと
もに共有メモリを第１処理装置がアクセスできるように
接続切換手段を切換え、タスク別に有する接続返答信号
線のうちの第１タスクの接続返答信号線を介して第２処
理装置が接続返答信号を第１処理装置に送信し、接続返
答信号の受信により第１処理装置が、第１タスクによる
共有メモリのアクセスを行い、このアクセスが終了した
後、タスク別に有する接続返却信号線のうちの第１タス
クの接続返却信号線を介して接続返却信号を第２処理装
置に送信し、接続返却信号の受信により第２処理装置
が、第１タスクのフラグをオフにし、さらに、第２タス
クのフラグがオフであれば共有メモリフラグをオフにす
るとともに共有メモリを第２処理装置がアクセスできる
ように接続切換手段を切換えるようにしたので、セマフ
ォを用いる制御の場合とは異り時間遅れの発生が防止さ
れ、高速動作ができるとともに各タスク間におけるソフ
トウエアの独立性が確保されプログラムの作成を容易化
できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による共有メモリのアクセ
ス切換方法が適用された装置全体を示すブロック図、第
２図は第１図に示した装置の動作を示すフロー図、第３
図は従来の共有メモリのアクセス切換方法が適用された
装置全体を示すブロック図、第４図は第３図に示した装
置の動作を示すフロー図、第５図は従来の共有メモリの
アクセス方法が適用された他の装置のブロック図であ
る。図において、（１）はCPUシステム１、（２）はCPUシス
テム２、（３）は共有メモリ、（４）は共有メモリアク
セス線、（５）は共有メモリアクセス線、（６）はアク
セス切換回路、（７）はアクセス切換制御信号、（８）
はタスクＡ用接続要求信号、（９）はタスクＡ用接続返
答信号、（10）はタスクＡ用接続返却信号、（11）はタ
スクＢ用接続要求信号、（12）はタスクＢ用接続返答信
号、（13）はタスクＢ用接続返却信号、（14）はタスク
Ａ、（15）はタスクＢを示す。なお、図中、同一符号は同一、または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】第１処理装置が、この第１処理装置が有す
る２つのタスクのうちの一方のタスクである第１タスク
による共有メモリのアクセスを必要とし、タスク別に有
する接続要求信号線のうちの上記第１タスクの上記接続
要求信号線を介して接続要求信号を第２処理装置に送信
する段階と、上記接続要求信号の受信により上記第２処理装置が、上
記第１タスクのフラグをオンにし、さらに、上記２つの
タスクのうちの他方のタスクである第２タスクのフラグ
がオフであれば共有メモリフラグをオンにするとともに
上記共有メモリを上記第１処理装置がアクセスできるよ
うに接続切換手段を切換える段階と、タスク別に有する接続返答信号線のうちの上記第１タス
クの上記接続返答信号線を介して上記第２処理装置が接
続返答信号を上記第１処理装置に送信する段階と、上記接続返答信号の受信により上記第１処理装置が、上
記第１タスクによる上記共有メモリのアクセスを行い、
このアクセスが終了した後、タスク別に有する接続返却
信号線のうちの上記第１タスクの上記接続返却信号線を
介して接続返却信号を上記第２処理装置に送信する段階
と、上記接続返却信号の受信により上記第２処理装置が、上
記第１タスクのフラグをオフにし、さらに、上記第２タ
スクのフラグがオフであれば上記共有メモリフラグをオ
フにするとともに上記共有メモリを上記第２処理装置が
アクセスできるように上記接続切換手段を切換える段階
と、を有することを特徴とする共有メモリのアクセス切換方
法。