JP2002024084A - 半導体集積回路装置および電子システム - Google Patents

半導体集積回路装置および電子システム

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JP2002024084A
JP2002024084A JP2000211297A JP2000211297A JP2002024084A JP 2002024084 A JP2002024084 A JP 2002024084A JP 2000211297 A JP2000211297 A JP 2000211297A JP 2000211297 A JP2000211297 A JP 2000211297A JP 2002024084 A JP2002024084 A JP 2002024084A
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Toyohiko Yoshida
豊彦 吉田
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Abstract

(57)【要約】 【課題】 メモリを効率的に使用する。 【解決手段】 半導体集積回路装置（エンコーダ）100
は、エンコード処理を行うとともにアクセス信号AS1を
生成する機能ブロック10と、アクセス信号AS3を受ける
スレーブIF端子135と、第１の接続モードで機能ブロッ
ク10とメモリ111とを電気的に接続してアクセス信号AS1
をメモリ111に与え、第２の接続モードでスレーブIF端
子135とメモリ111とを電気的に接続し、アクセス信号AS
3をメモリ111に与えるセレクタ23を備える。アクセス信
号AS1,AS3の各々には、メモリをアクセスするために、
メモリの記憶場所を示すアドレス信号とメモリの動作を
制御するための制御信号とが含まれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリをアクセス
しながらデータを処理するものであって、ある電子シス
テム上で他の装置と時間的に切り替えて動作する半導体
集積回路装置に関するものである。また本発明は、時間
的に切り替えて動作し、各々はメモリをアクセスしなが
らデータを処理する複数の機能回路を有した電子システ
ムに関するものである。
【０００２】
【従来の技術】例えば、図１０は従来のＤＶＤレコーダ
装置のシステムを簡単に示した構成図である。映像の録
画時、エンコーダ１はビデオデータを入力し例えばＭＰ
ＥＧ２（Moving Picture Expert Group phase 2）規格
に従って圧縮するエンコード処理を行う。この圧縮され
たデータは記録媒体であるＤＶＤ（Digital VersatileD
isc又はDigital Video Disc）２に記録される。一方、
映像の再生時、デコーダ３はＤＶＤから圧縮されたデー
タを入力し、ＭＰＥＧ２規格に従って伸張するデコード
処理を行う。デコーダ３から出力された映像データに基
づき、映像がディスプレイ上で再生される。
【０００３】エンコーダ１、デコーダ３にはそれぞれ専
用のメモリ４、５が接続される。ＭＰＥＧ２規格ではビ
デオデータを処理するためには、エンコード時には３２
Ｍビット以上、デコード時には１６Ｍビット以上の大容
量メモリが必要とされる。メモリ４は例えば各々１６Ｍ
ビットである４個のシンクロナス・ダイナミック・ラン
ダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎ
ａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ、以下ＳＤＡＭ）で構成され、メモリ５は各々１６Ｍ
ビットである２個のＳＤＲＡＭで構成される。
【０００４】
【発明が解決しようとする課題】このように、図１０の
システムにおいて録画時と再生時にはそれぞれエンコー
ダ１、デコーダ３の一方のみが動作し、その動作する側
に接続するメモリのみがアクセスされることになる。一
度に最大でも４個のＳＤＲＡＭしか動作しないにも拘わ
らず、６個のＳＤＲＡＭが使用される。このようなメモ
リの非効率的な使用方法がシステムのコスト高をもたら
す。従って本発明は、メモリを他の外部装置と共用する
ことのできる半導体集積回路装置を提供することを目的
とする。また本発明は、各々所定のデータ処理を行う複
数の機能回路が、共通のメモリをアクセスすることので
きる電子システムを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
によると、所定のデータ処理を行う機能ブロックから出
力された第１のアクセス信号と、外部インターフェース
端子で受けた第２のアクセス信号とを選択的に出力する
第１のセレクタを設ける。第１のセレクタにより選択さ
れたアクセス信号がメモリをアクセスするためにメモリ
に与えられる。外部インターフェース端子には第２のア
クセス信号を生成する第１の外部装置が接続される。半
導体集積回路と第１の外部装置とが共通のメモリをアク
セスすることができ、メモリが効率的に使用される。
【０００６】この半導体集積回路は、さらに機能ブロッ
クと外部インターフェース端子とを接続するか、第１の
セレクタと外部インターフェース端子とを接続するかを
選択的に行う第２のセレクタが設けられる。半導体集積
回路がメモリを使用可能なときに、機能ブロックと外部
インターフェース端子との間で信号を転送することがで
きる一方、他の装置がメモリを使用可能なときに第２の
アクセス信号の一部または全部が外部インターフェース
端子から２つのセレクタを経由してメモリに与えられ
る。よって、外部インターフェース端子により、半導体
集積回路とその外部との間で信号を転送する端子と第２
のアクセス信号を受ける一部または全部の端子とが兼用
されるから端子の数が減る。
【０００７】また半導体集積回路は、メモリを内蔵した
単一の半導体チップにより構成されるとよい。第２のア
クセス信号が第１の外部装置からメモリに与えられるま
でに通過する半導体チップの数が減るから、第１の外部
装置のメモリへのアクセス時間が短縮できる。
【０００８】また、この半導体集積回路は、別のメモリ
をアクセスできる場合、別の外部インターフェース端子
で受ける第３のアクセス信号と、機能ブロックで生成さ
れた第４のアクセス信号とを選択的に出力する第３のセ
レクタをさらに設ける。別の外部インターフェース端子
には第２の外部装置が接続され、第３のアクセス信号は
第２の外部装置により与えられる。よって、半導体集積
回路と第２の外部装置とが共通のメモリをアクセスする
ことができる。なお、第１、第２の外部装置とは同一の
装置（例えばＬＳＩ）であってもよい。また半導体集積
回路は、２つのメモリとも内蔵した単一の半導体チップ
により構成されてもよい。
【０００９】具体的には、半導体集積回路の機能ブロッ
クはデータのエンコード処理を行い、外部インターフェ
ース端子には、データのデコード処理を行う装置が接続
される。好ましくは、機能ブロックはＭＰＥＧによる映
像データの圧縮処理を行う回路であり、外部インターフ
ェース端子に接続される装置はＭＰＥＧによる映像デー
タの伸長処理を行う。
【００１０】この発明による電子システムは、データを
記憶するメモリ、第１のデータ処理を行うとともにメモ
リをアクセスするための第１のアクセス信号を生成す
る、単一の半導体チップ上に形成された第１の機能ブロ
ック、これとは別の半導体チップ上に形成され、第２の
データ処理を行うとともにメモリをアクセスするための
第２のアクセス信号を生成する第２の機能ブロック、第
１の機能ブロックから出力される第１のアクセス信号と
第２の機能ブロックから出力される第２のアクセス信号
を選択的にメモリへ与える第１のセレクタを備える。第
１および第２の機能ブロックは共通のメモリをアクセス
することができるため、メモリが効率的に使用される。
【００１１】ここで、第１のセレクタは第１の機能ブロ
ックと同じ半導体チップ上に形成された場合、ある信号
線と第１の機能ブロックとを電気的に接続するか、信号
線と第１のセレクタとを電気的に接続するかを選択的に
行う第２のセレクタをさらに同じ半導体チップ上に設け
るとよい。上記の信号線は第２および第３の機能ブロッ
クに接続される。第３の機能ブロックは、第１および２
の機能ブロックとはそれぞれ異なる半導体チップ上に形
成され、第１の機能ブロックが第１のデータ処理を行う
間に第３の処理を行い、第１の機能ブロックとの間でデ
ータを転送するものである。第２のセレクタは、第１の
機能ブロックがメモリを使用可能なときに第１および第
３の機能ブロックの間で信号を転送し、第２の機能ブロ
ックがメモリを使用可能なときに第２のアクセス信号の
一部または全部を第１のセレクタへ与える。第１および
第３の機能ブロックとの間でデータを転送する端子と、
第２の機能ブロックから第２のアクセス信号を受ける端
子とが兼用した端子が、第１の機能ブロックを有した半
導体チップに形成できるため、端子の数が減らせる。
【００１２】また。第１の機能ブロックとメモリとが同
一の半導体チップで構成されているとよい。第２のアク
セス信号が第２の機能ブロックからメモリに与えられる
までに通過する半導体チップの数が減るから、第２の機
能ブロックのメモリへのアクセス時間が短縮される。
【００１３】また、第１の機能ブロックはデータの圧縮
処理を行うエンコード回路であり、第２の機能ブロック
はデータの伸長処理を行うデコード回路であり、好まし
くは、第１の機能ブロックはＭＰＥＧによる映像データ
の圧縮処理を行い、第２の機能回路はＭＰＥＧによる映
像データの伸長処理を行う。
【００１４】なお、上記の本発明の半導体集積回路およ
び電子システムにおいて、第１および第２のアクセス信
号の各々は、メモリの記憶場所を指定するアドレス信号
とメモリの動作を制御する制御信号とを含む。メモリが
ＳＤＲＡＭであれば、アクセス信号は、チップセレクト
信号、ローアドレスストローブ信号、コラムアドレスス
トローブ信号、ライトイネーブル信号、バンクアドレス
信号、アドレス信号を含む。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお図において、同一のもの又は
相当のものには同一の符号を付している。実施の形態
１．図１に、本発明の実施の形態１による電子システム
の構成図を示す。ここでは、データを所定の方式でエン
コードするエンコーダと、エンコードされたデータを所
定の方式でデコードするデコーダとを備えたエンコード
／デコード装置について説明する。特に、音声データ、
画像データをＤＶＤへ記録し再生するためのＤＶＤレコ
ーダ装置８０を例示する。
【００１６】ＤＶＤレコーダ装置８０は、セレクタ９
９、ＭＰＥＧエンコーダ１００、ＮＴＳＣデコーダ１０
１、音声ＡＤコンバータ１０２、ＮＴＳＣエンコーダ１
０３、音声ＤＡコンバータ１０４、ＭＰＥＧデコーダ１
０６、ＥＣＣコーデック１０７、サーボコントローラ１
０８、モータ１０９、および、記録媒体であるＤＶＤド
ライブ１１０を含む。
【００１７】映像原画および音声原音をＤＶＤドライブ
１１０へ記録する場合、ＮＴＳＣデコーダ１０１は、Ｎ
ＴＳＣ方式の映像原画であるディジタルの映像データを
端子９０を介して入力し、ＩＴＵ−Ｒ６５６方式のデジ
タルの映像データにフォーマット変換する。音声ＡＤコ
ンバータ１０２は、音声原音であるアナログの音声デー
タを端子９１を介して入力し、アナログの音声データを
デジタルの音声データに変換する。ＭＰＥＧエンコーダ
１００は、上述したデータのエンコード処理を行う。Ｍ
ＰＥＧエンコーダ１００は映像デコーダ１０１からデジ
タルの映像データを受け、ＭＰＥＧ２規格に従うエンコ
ード方式でその映像データを圧縮するとともに、音声Ａ
Ｄコンバータ１０２からディジタルの音声データを受
け、ドルビーデジタル規格に従うエンコード方式でその
音声データを圧縮する。ＭＰＥＧエンコーダ１００は、
圧縮後の映像データ（ビデオストリーム）と、圧縮後の
音声データ（オーディオストリーム）とを一つのストリ
ームデータに多重化して出力する。
【００１８】ＥＣＣコーデック１０７は、ＤＶＤへの記
録時のエラー対策として、誤り訂正符号を用いて、ＭＰ
ＥＧエンコーダ１００から出力されたストリームデータ
にエラー検出用のデータを付加する符号化を行う。サー
ボコントローラ１０８は、ＤＶＤドライブ１１０のサー
ボ制御を行う。サーボコントローラ１０８は、特に、Ｄ
ＶＤドライブ１１０を駆動するモータ１０９を制御しな
がらＥＣＣコーデック１０７から出力された符号化後の
データをＤＶＤドライブ１１０へ転送する。ＤＶＤドラ
イブ１１０がサーボコントローラ１０８から転送された
データを記録する。
【００１９】ＤＶＤドライブ１１０から映像、音声を再
生する場合、サーボコントローラ１０８は、モータ１０
９を制御しながらＤＶＤドライブ１１０に記録されたデ
ータを受け、ＥＣＣコーデック１０７へ転送する。ＥＣ
Ｃコーデック１０７は、データに付加されたエラー検出
用のデータに基づきデータの記録時に生じたエラーを修
正する。ＭＰＥＧデコーダ１０６は上述したデコード処
理を行い、特に、ＥＣＣコーデック１０７からエラー修
正されたデータを映像データと音声データを分離し、Ｍ
ＰＥＧ２規格に従うデコード方式で分離された映像デー
タを伸長し、さらにドルビー（登録商標）ディジタル規
格に従うデコード方式で分離された音声データを伸長す
る。
【００２０】ＮＴＳＣエンコーダ１０３は、セレクタ９
９を介してＭＰＥＧデコーダ１０６から出力されたＩＴ
Ｕ−Ｒ６５６方式のディジタルの映像データをＮＴＳＣ
方式のディジタルの映像データにフォーマット変換す
る。この変換された映像データが端子９２を介して出力
され、ＮＴＳＣ方式の映像が再生される。また、音声Ｄ
Ａコンバータ１０４は、ＭＰＥＧデコーダ１０６から出
力されたディジタルの音声データをアナログの音声デー
タに変換する。このアナログの音声データが端子９３を
介して出力され音声が再生される。
【００２１】ＤＶＤレコーダ装置８０は、デジタルの音
声映像データを端子９４から直接的にＥＣＣコーデック
１０７に入力することができる。その入力された音声映
像データは誤り訂正符号化された後にＤＶＤドライブ１
１０へ記録される。そしてＤＶＤレコーダ装置は、記録
された音声映像データはＥＣＣコーデック１０７でエラ
ー修正された後に、端子９４へ出力することができる。
【００２２】また、ＤＶＤレコーダ装置８０は映像デー
タをＤＶＤドライブ１１０に記録しながら映像をモニタ
ーする機能を有する。ＭＰＥＧ２規格によるエンコード
処理では、一旦圧縮した映像データを伸長する処理が必
要とされるから、ＭＰＥＧエンコーダ１００は伸長した
映像データを出力することができる。セレクタ９９は、
録画時にはＭＰＥＧエンコーダ１００から出力される伸
長後の映像データを選択してＮＴＳＣエンコーダ１０３
へ出力する。一方、セレクタ９９は、再生時にはＭＰＥ
Ｇデコーダ１０６から出力される伸長後の映像データを
選択し、ＮＴＳＣエンコーダ１０３へ出力する。
【００２３】ＤＶＤレコーダ装置８０は、装置全体を制
御する制御装置と、その制御のために必要なデータを記
憶するメモリと、ユーザが操作を行うキー１２３をさら
に含む。制御装置は、例えば、３２ビットのマイクロコ
ンピュータ（以下、ＭＣＵ）１２０である。一方、メモ
リは、フラッシュメモリ等の不揮発性メモリ１２１、お
よびＳＤＲＡＭ１２２である。図においては、実線は映
像データ、音声データ、圧縮されたストリームデータを
転送するデータ線を示し、点線は、ＭＰＵ１２０がユニ
ット９９〜１０９、１２１、１２２に対して制御を行う
ための制御信号の送受を行う制御線を示す。ユーザがキ
ー１２３を操作することによりＭＣＵ１２０は所定の制
御動作を行う。
【００２４】エンコーダ１００、デコーダ１０６は互い
に異なる時間に動作する。ＭＣＵ１２０がエンコーダ１
００、デコーダ１０６の動作を時間的に切り替える制御
を行う。つまりＭＣＵ１２０は、ＤＶＤへの録画時にエ
ンコーダ１００がエンコード処理を行い、デコーダ１０
６がデコード処理を停止するように制御し、ＤＶＤから
の再生時にはデコーダ１０６がデコード処理を行い、エ
ンコーダ１００がエンコード処理を行うように制御す
る。また、セレクタ９９の選択制御もＭＣＵ１２０によ
り行われる。
【００２５】ＤＶＤドライブ１１０およびモータ１０９
を除く全ユニット９９〜１０８、１１１〜１２２は、そ
れぞれ別々の半導体チップで形成された半導体集積回路
装置（ＬＳＩ装置）で構成されている。
【００２６】ＤＶＤレコーダ装置８０は、メモリ１１１
〜１１４、１１７を備える。メモリ１１１〜１１４の各
々は、例えば１６ＭビットのＳＤＲＡＭである。メモリ
１１１〜１１４はエンコーダ１００に接続され、そのエ
ンコード処理のために使用される。一方、ＭＰＥＧデコ
ーダ１０６は、メモリ１１１〜１１４の一部（ここで
は、メモリ１１１、１１２）と接続され、そのデコード
処理のためにメモリ１１１、１１２を使用することがで
きる。さらにメモリ１１７は、ＥＣＣコーデック１０７
に接続され、その誤り訂正処理のために必要なメモリ
（ここではＳＤＲＡＭ）として機能する。
【００２７】特に、メモリ１１１〜１１４の各々は、三
菱電機社製汎用ＤＲＡＭである“Ｍ５Ｍ４Ｖ１６Ｓ４０
ＣＴＰ１０”が使用できる。その詳細機能については
“三菱半導体データブック１９９７メモリＤＲＡＭ編”
第６−８５頁ないし第６−１２６頁に記載されている。
【００２８】図２にＳＤＲＡＭの概略的な構成を示す。
ＳＤＲＡＭは、互いに独立して動作が行える２つのメモ
リアレイバンク＃０、＃１を備え、各バンクにデータが
保持される。
【００２９】ＳＤＲＡＭは、３６個の端子ＤＱ０〜ＤＱ
１５、端子Ａ０〜１０、ＢＡ、ＣＳ、ＲＡＳ、ＣＡＳ、
ＷＥ、ＤＱＭＬ、ＤＱＭＵ、ＣＬＫ、ＣＫＥを備える。
端子ＣＬＫはマスタクロック信号（ＣＬＫ信号）を外部
から入力する。端子ＣＫＥはクロックイネーブル信号
（ＣＫＥ信号）を外部から入力する。端子ＣＳはチップ
セレクト信号（ＣＳ信号）を外部から入力する。端子Ｒ
ＡＳはローアドレスストローブ信号（ＲＡＳ信号）を外
部から入力する。端子ＣＡＳはコラムアドレスストロー
ブ信号（ＣＡＳ信号）を外部から入力する。
【００３０】端子ＷＥはライトイネーブル信号（ＷＥ信
号）を外部から入力する。端子Ａ０〜Ａ１０は１１ビッ
トのアドレス信号（Ａ０〜Ａ１０信号）を外部から入力
する。端子ＢＡはバンクアドレス信号（ＢＡ信号）を外
部から入力する。端子ＤＱ０〜ＤＱ１５は、メモリセル
に対し書き込み又は読み出されるべき１６ビットのデー
タＤ０〜Ｄ１５を入出力する。
【００３１】端子ＤＱＭＬは、ＤＱＭＬ信号を外部から
入力する。端子ＤＱＭＵは、ＤＱＭＵ信号を外部から入
力する。
【００３２】各信号の機能を以下に説明する。ＣＬＫ信
号はＳＤＲＡＭの基準となる同期クロック信号で、他の
信号はＣＬＫ信号のＨレベルへの立ち上がりを基準とし
て有効となる。ＣＫＥ信号は、ＣＬＫ信号に基づき内部
で生成された内部クロックを制御するもので、特にＣＫ
Ｅ信号がＬレベルのとき次サイクルの内部クロックを停
止する。また、ＣＫＥ信号は、ＳＤＲＡＭのオートリフ
レッシュモードとセルフリフレッシュモードとの選択に
も使用される。セルフリフレッシュモードのときはＣＫ
Ｅ信号は非同期入力となる。ＣＫＥ信号がＬレベルの間
セルフリフレッシュは継続する。
【００３３】ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号は、そ
れぞれの論理レベルの組み合わせに応じて、ＳＤＲＡＭ
の動作を指定する種々のコマンドを設定する。ただしＣ
Ｓ信号がＨレベルのとき、いかなるコマンドもノーオペ
レーションとする。
【００３４】Ａ０信号〜Ａ１０信号は、ＢＡ信号ととも
にメモリセルの行アドレス、列アドレスを指定する。Ａ
０〜Ａ７信号が列アドレスを示し、Ａ０〜Ａ１０信号が
行アドレスを示す。特に、後述するリードコマンドおよ
びライトコマンドでＡ１０信号がＨレベルのとき、オー
トプリチャージが実行され、後述するプリチャージコマ
ンドでＡ１０信号がＨレベルのとき、バンク＃０、＃１
の両方とも非活性化されプリチャージされる。ＢＡ信号
は、メモリセルのバンク＃０、＃１のうち、コマンドの
適用対象であるバンクを指定する。
【００３５】ＤＱＭＬ信号がバーストライトでＨレベル
のとき、現在のサイクルで、入力する１６ビットデータ
のうち下位８ビットＤ０〜Ｄ７がマスクされる。またＤ
ＱＭＬ信号がバーストリードでＨレベルのとき、２サイ
クル目で出力される１６ビットデータのうち下位８ビッ
トＤ０〜Ｄ７が無効（ディスエーブル）とされる。ＤＱ
ＭＵ信号がバーストライトでＨレベルのとき、現在のサ
イクルで、入力する１６ビットデータのうち上位８ビッ
トＤ８〜Ｄ１５がマスクされる。またＤＱＭＵ信号がバ
ーストリードでＨレベルのとき、２サイクル目で出力さ
れる１６ビットデータのうち上位８ビットＤ８〜Ｄ１５
が無効（ディスエーブル）とされる。
【００３６】ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号は、基
本コマンドとして、「アクティベート」、「リード」、
「ライト」、「プリチャージ」、「オートリフレッシ
ュ」の各コマンドを指定する。アクティベートコマンド
はＢＡ信号で指定された非活性バンク内の行を活性させ
る。リードコマンドはＢＡ信号で指定された活性バンク
からのバーストリードを指定する。ライトコマンドはＢ
Ａ信号で指定された活性バンクへのバーストライトを指
定する。プリチャージコマンドはＢＡ信号で指定された
活性バンクを非活性化することを指定する。このコマン
ドはバーストリードおよびバーストライトの動作も停止
させる。オートリフレッシュコマンドは、オートリフレ
ッシュサイクルを開始することを指定する。このときバ
ンクアドレスを含むリフレッシュアドレスがメモリ内部
で発生する。
【００３７】図２に示した制御回路は、アドレスバッフ
ァおよび制御信号バッファを介して入力した各信号に基
づき、上述の機能を実現するようにメモリアレイを制御
する。モードレジスタは、リード及びライト時のバース
ト長、バーストタイプ、ＣＡＳレイテンシを指定する。
モードレジスタの内容はＡ０〜Ａ９信号により設定され
る。メモリセルアレイは、制御回路からの制御に従い、
入出力バッファを介して端子ＤＱ０〜ＤＱ１５へデータ
を入出力する。
【００３８】図３に、ＭＰＥＧエンコーダ１００の詳細
な構成、およびＭＰＥＧデコーダ１０６、４個のＳＤＲ
ＡＭ１１１〜１１４、ＭＣＵ１２０、メモリ１２１〜１
２２との接続関係を示す。単一の半導体チップで構成さ
れたＭＰＥＧエンコーダ１００は、機能ブロック１０お
よびセレクタ２３、ラッチ３０を含む。機能ブロック１
０は、ＳＤＲＡＭ１１１〜１１４をアクセスしながら映
像データおよび音声データの圧縮処理を実行する。機能
ブロック１００は、ＳＤＲＡＭ１１１、１１２をアクセ
スするためのアクセス信号ＡＳ１を生成するとともに、
ＳＤＲＡＭ１１３、１１４をアクセスするためのアクセ
ス信号ＡＳ２を生成する。
【００３９】ＭＰＥＧエンコーダ１００は、スレーブイ
ンターフェース端子（以下スレーブＩＦ端子）１３５、
マスターインタフェース端子（以下、マスターＩＦ端
子）１３６、１３９、データ入出力端子１３７、１３８
を備える。スレーブＩＦ端子１３５は、メモリ１１１、
１１２をアクセスするためのアクセス信号ＡＳ３を受け
る。
【００４０】セレクタ２３は、機能ブロック１０とマス
ターＩＦ端子１３６とを電気的に接続すると同時にスレ
ーブＩＦ端子１３５とマスターＩＦ端子１３６とを電気
的に絶縁する第１の接続モードと、スレーブＩＦ端子１
３５とマスターＩＦ端子１３６とを電気的に接続すると
同時に機能ブロック１０とマスターＩＦ端子１３６とを
電気的に絶縁する第２の接続モードとを有する。セレク
タ２３は第１の接続モードで機能ブロック１０から出力
されたアクセス信号ＡＳ１を選択してマスターＩＦ端子
１３６に与え、第２の接続モードでスレーブＩＦ端子１
３５で受けたアクセス信号ＡＳ３を選択してマスターＩ
Ｆ端子１３６に与える。一方、機能ブロック１０はマス
ターＩＦ端子１３９と直接接続され、アクセス信号ＡＳ
２をマスタＩＦ端子１３９を介して外部へ出力する。
【００４１】ラッチ３０は、スレーブＩＦ端子１３５と
セレクタ２３との間に接続され、スレーブＩＦ端子１３
５から出力されたアクセス信号ＡＳ３を一時保持する。
ラッチ３０は、スレーブＩＦ端子１３５でアクセス信号
ＡＳ３を受けるサイクルから１クロックサイクルだけ遅
延させてアクセス信号ＡＳ３の値をセレクタ２３へ出力
する。
【００４２】ここで、アクセス信号ＡＳ１、ＡＳ２、Ａ
Ｓ３の各々は、複数のビット幅の信号である。マスター
ＩＦ端子１３７、１３９の各々はアクセス信号のそれぞ
れビットを出力する複数の接続ピンを有する。また、ス
レーブＩＦ端子１３５もそのアクセス信号のそれぞれビ
ットを受ける複数の接続ピンを有する。この実施の形態
では、各アクセス信号は、メモリの番地を指定するアド
レス信号と、メモリの動作を制御するための制御信号と
を含む。アクセス信号は１６ビットの信号であり、アド
レス信号は、アクセス信号のうちの１１ビットの信号で
示されるＡ０〜Ａ１０信号であり、メモリの端子Ａ０〜
Ａ１１にそれぞれ入力される。一方、制御信号はアクセ
ス信号のうちの残りの５ビットの信号で示されるＣＥ信
号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、およびＢＡ信
号であり、メモリの端子ＣＥ、ＲＡＳ、ＣＡＳ、ＷＥ、
ＢＡにそれぞれ入力される。よって端子１３５、１３
７、１３９の各々の接続ピンの数は１６個である。ただ
しメモリの端子ＤＱＭＬ、ＤＱＭＵはＬレベルに固定さ
れている。
【００４３】マスタＩＦ端子１３６は１６ビット幅の制
御バス１５１を介してメモリ１１１、１１２の双方に接
続される。機能ブロック１０はデータ入出力端子１３７
を介して３２ビット幅のデータバス１５０に接続され
る。よってデータ入出力端子１３７は３２個の接続ピン
を有する。メモリ１１１、１１２の各々は１６ビット幅
のデータを入出力するが、データバス１５０の上位１６
本がメモリ１１１に接続され、下位１６本がメモリ１１
２に接続される。
【００４４】アクセス信号ＡＳ１、ＡＳ３のうちセレク
タ２３で選択されるアクセス信号がマスタＩＦ端子１３
６からメモリ１１１、１１２に同時に与えられる。メモ
リ１１１は選択されたアクセス信号に基づき、その保持
する１６ビットのデータＤ０〜Ｄ１５をデータバス１５
０の半分のバス幅のバスへ読み出し、又は、１６ビット
のデータＤ０〜Ｄ１５をデータバス１５０の半分のバス
幅のバスから読み込み保持する。メモリ１１２は選択さ
れたアクセス信号に基づき、その保持する１６ビットの
データＤ１６〜Ｄ１５をデータバス１５０の残り半分の
バス幅のバスへ読み出し、又は、１６ビットのデータＤ
０〜Ｄ１５をデータバス１５０の残り半分のバス幅のバ
スから読み込み保持する。よってメモリ１１１、１１２
は全体で３２ビット幅のメモリとして機能する。
【００４５】同様に、マスタＩＦ端子１３９は１６ビッ
ト幅の制御バス１５３を介してメモリ１１３、１１４に
接続される。機能ブロック１０はデータ入出力端子１３
８を介して３２ビット幅のデータバス１５２に接続され
る。よってデータ入出力端子１３８も３２個の接続ピン
を有する。メモリ１１３、１１４の各々も１６ビットの
データを入出力し、データバス１５２の上位１６本がメ
モリ１１１に接続され、下位１６本がメモリ１１２に接
続される。
【００４６】機能ブロック１０から出力されるアクセス
信号ＡＳ２がマスタＩＦ端子１３９を介してメモリ１１
３、１１４に同時に与えられる。メモリ１１３は、アク
セス信号ＡＳ２に基づき、その保持する１６ビットのデ
ータＤ０〜Ｄ１５をデータバス１５２の半分のバス幅の
バスへ読み出し、又は、１６ビットのデータＤ０〜Ｄ１
５をデータバス１５２の半分のバス幅のバスから読み込
み保持する。メモリ１１４はアクセス信号ＡＳ２に基づ
き、その保持する１６ビットのデータＤ１６〜Ｄ１５を
データバス１５２の残り半分のバス幅のバスへ読み出
し、又は、１６ビットのデータＤ０〜Ｄ１５をデータバ
ス１５２の残り半分のバス幅のバスから読み込み保持す
る。よってメモリ１１３、１１４は全体で３２ビット幅
のメモリとして機能する。
【００４７】エンコード処理を行う機能ブロック１０
は、ホストインターフェース回路（以下、ホストＩＦ）
１１、ビデオフィルタ回路１２、ビデオ入力インターフ
ェース回路（以下、ビデオ入力ＩＦ）１３、オーディオ
入力インターフェース回路（以下、オーディオ入力Ｉ
Ｆ）１４、動き検出回路１５、メディアプロセッサ１
６、ビデオプロセッサ１７、メモリインターフェース回
路（以下、メモリＩＦ）１８、１９、ビットストリーム
出力インターフェース回路（以下、ビットストリーム出
力ＩＦ）２０、ビデオフィルタ回路２１およびビデオ出
力インターフェース回路（以下、ビデオ出力ＩＦ）２２
を備える。
【００４８】メモリＩＦ１８は、セレクタ２３およびデ
ータ入出力端子１３７と接続され、アクセス信号ＡＳ１
をセレクタ２３へ出力するとともにデータ入出力端子１
３７を経由してメモリ１１１、１１２との間で３２ビッ
トのデータの送受を行う。メモリＩＦ１９は、データ入
出力端子１３８、マスタＩＦ端子１３９と接続され、ア
クセス信号ＡＳ２をマスタＩＦ端子１３９へ出力すると
ともに、メモリ１１３、１１４との間で３２ビットのデ
ータの送受を行う。
【００４９】ホストＩＦ１１は、端子１３０を介してＭ
ＣＵ１２０、ＲＯＭ１２１、ＲＡＭ１２２と接続され、
バス５０を介してメディアプロセッサ１６、ビデオプロ
セッサ１７と接続される。ホストＩＦ１１はＭＣＵ１２
０、ＲＯＭ１２１あるいはＲＡＭ１２２とメディアプロ
セッサ１６あるいはビデオプロセッサ１７との間で信号
の通信を行う。
【００５０】ビデオ入力ＩＦ１３はデータ入力端子１３
１から映像データを受け、ビデオフィルタ回路１２へ転
送する。ビデオフィルタ回路１２はバス５１を介してメ
モリＩＦ１８と接続される。ビデオフィルタ回路１２が
映像データの解像度変換若しくは帯域カット等を行った
後、映像データはバス５１、メモリＩＦ１８、データ入
出力端子１３７を経由してメモリ１１１、１１２に保持
される。そのためビデオフィルタ回路１２は、記憶場所
を示すアドレス信号とメモリのアクセスを要求する要求
信号とをメモリＩＦ１８へ出力する。オーディオ入力Ｉ
Ｆ１４はバス５１を介してメモリＩＦ１８と接続され
る。オーディオ入力ＩＦ１４はデータ入力端子１３２か
ら音声データを受け、その音声データはバス５１、メモ
リＩＦ１８、データ入出力端子１３７を経由してメモリ
１１１、１１２に保持される。そのためオーディオ入力
ＩＦ１４は、記憶場所を示すアドレス信号とメモリのア
クセスを要求する要求信号とをメモリＩＦ１８へ出力す
る。
【００５１】メディアプロセッサ１６は、バス５１を介
してメモリＩＦ１８と接続され、データ入出力端子１３
７、メモリＩＦ１８、バス５１を経由して、メモリ１１
１、１１２に保持された音声データを受ける。メディア
プロセッサ１６は、ＶＬＩＷアーキテクチャのプロセッ
サであり、ドルビーディジタル規格のアルゴリズムを実
現するプログラムに従い、その受け取った音声データの
圧縮を実行する。メディアプロセッサ１６は、さらにバ
ス５２を介してメモリＩＦ１９と接続され、圧縮後のオ
ーディオストリームがバス５２、メモリＩＦ１９および
データ入出力端子１３８を経由してメモリ１１３、１１
４に保持される。なおメモリプロセッサ１６は、メモリ
から音声データを読み出すために、記憶場所を示すアド
レス信号とメモリのアクセスを要求する要求信号とをメ
モリＩＦ１８へ出力し、圧縮後のオーディオストリーム
をメモリに書き込むために、記憶場所を示すアドレス信
号とメモリのアクセスを要求する要求信号とをメモリＩ
Ｆ１９へ出力する。
【００５２】ビデオプロセッサ１７と動き検出回路１５
とは、バス５１を介してメモリＩＦ１８に接続され、メ
モリ１１１、１１２に保持された映像データをデータ入
出力端子１３７、メモリＩＦ１８、バス５１を経由して
受ける。そのためビデオプロセッサ１７と動き検出回路
１５の各々は、記憶場所を示すアドレス信号とメモリの
アクセスを要求する要求信号とをメモリＩＦ１８へ出力
する。
【００５３】動き検出回路１５は、ビデオプロセッサ１
５から受けるデータを参照しながら、ＭＰＥＧ２規格に
従って動きベクトルの検出を行う。ビデオプロセッサ１
７は、ＤＣＴ変換を行うＤＣＴ変換回路４４、逆ＤＣＴ
変化を行うＩＤＣＴ変換回路４４、データの量子化を行
う量子化回路４２、データの逆量子化を行う逆量子化回
路４２、ハフマン符号化を行う可変長符号化回路４１を
含む。ビデオプロセッサ１７は、メディアプロセッサ１
６により制御され、動き検出回路１５の検出結果を使用
してＭＰＥＧ２規格に従う映像データの圧縮を行う。ビ
デオプロセッサ１５は、バス５２を介してメモリＩＦ１
９へ接続され、圧縮されたビデオストリームがバス５
２、メモリＩＦ１９およびデータ入出力端子１３８を介
してメモリ１１３、１１４へ転送され保持される。
【００５４】ビデオプロセッサ１７は、映像データを圧
縮することと並行して、動き検出回路１５が動き検出を
行えるように、圧縮した映像データを伸長するローカル
デコードを行う。そのローカルデコードのデコード結果
も、バス５２、メモリＩＦ１９およびデータ入出力端子
１３８を経由してメモリ１１３、１１４へ転送され保持
される。ビデオプロセッサ１７は、各ストリームおよび
デコード結果をメモリに書き込むために、記憶場所を示
すアドレス信号とメモリのアクセスを要求する要求信号
とをメモリＩＦ１９へ出力する。
【００５５】ビットストリーム出力ＩＦ２０は、バス５
２を介してメモリＩＦ１８に接続され、メモリ１１３、
１１４に保持されたビデオストリームとオーディオスト
リームを、データ入出力端子１３８、メモリＩＦ１９、
バス５２を経由して受け取る。各ストリームを読み出す
ため、ビットストリーム出力ＩＦ２０は記憶場所を示す
アドレス信号とメモリのアクセスを要求する要求信号と
をメモリＩＦ１９へ出力する。
【００５６】ビットストリーム出力ＩＦ２０は、メディ
アプロセッサ１６により制御されてビデオストリームと
オーディオストリームとを多重化してＤＶＤレコード規
格のストリームデータに加工する。そのストリームデー
タはデータ出力端子１３３を経由して図１に示すＥＣＣ
コーデック１０７へ出力される。
【００５７】ビデオフィルタ回路２１は、バス５２を介
してメモリＩＦ１９に接続され、メモリ１１３、１１４
に保持されたローカルデコードのデコード結果、すなわ
ち伸長された映像データを、データ入出力端子１３８、
メモリＩＦ１９、バス５２を経由して受け取り、必要に
応じて解像度変換を行う。映像データを読み出すため、
ビデオフィルタ回路２１は、記憶場所を示すアドレス信
号とメモリのアクセスを要求する要求信号とをメモリＩ
Ｆ１９へ出力する。ビデオ出力ＩＦ２２はビデオフィル
タ回路２１から伸長後の映像データをデータ出力端子１
３４に出力する。データ出力端子１３４から出力される
映像データは、図１に示すセレクタ９９へ出力される。
【００５８】メディアプロセッサ１６、ビデオプロセッ
サ１７、ビットストリーム出力ＩＦ２０およびビデオフ
ィルタ回路２１の各ブロックから、メモリ１１３、１１
４をアクセスするためにアドレス信号とアクセス要求信
号とを受けると、メモリＩＦ１９はそのアドレス信号と
アクセス要求信号に従いアクセス信号ＡＳ２を生成して
マスターＩＦ端子１３９へ出力する。従って、機能ブロ
ック１０はマスターＩＦ端子１３９を介してメモリ１１
３、１１４へデータを書込み、又はメモリ１１３、１１
４からデータを読み出すことができる。
【００５９】また、ビデオフィルタ回路１２、オーディ
オＩＦ１４、動き検出回路１５、メディアプロセッサ１
６およびビデオプロセッサ１７の各ブロックから、メモ
リ１１１、１１２をアクセスするためにアドレス信号と
アクセス要求信号とを受けると、メモリＩＦ１８は、そ
のアドレス信号とアクセス要求信号に従いアクセス信号
ＡＳ１を生成してセレクタ２３へ出力する。
【００６０】ＭＰＥＧデコーダ１０６は、映像データ、
音声データを伸長するデコード処理を行い、そのデコー
ド処理に際してアクセス信号ＡＳ３を生成する機能ブロ
ックである。ＭＰＥＧデコーダ１０６はスレーブＩＦ端
子１３５に接続され、アクセス信号ＡＳ３がスレーブＩ
Ｆ端子１３５に与えられる。さらに、ＭＰＥＧデコーダ
１０６はデータバス１５０に接続され、データバス１５
０を経由してメモリ１１１、１１２との間でデータの転
送を行う。
【００６１】映像の録画時には、セレクタ２３はメモリ
ＩＦ１８とマスターＩＦ端子１３６とを接続する第１の
選択モードを選択する。メモリＩＦ１８から出力される
アクセス信号ＡＳ１がセレクタ２３で選択され、マスタ
ーＩＦ端子１３６を経由してメモリ１１１、１１２に与
えられるので、機能ブロック１０はマスターＩＦ端子１
３７を介してメモリ１１１、１１２へデータを書込み、
又はメモリ１１１、１１２からデータを読み出すことが
できる。
【００６２】映像の再生時には、セレクタ２３はスレー
ブＩＦ端子１３５とマスターＩＦ端子１３６とを接続す
る第２の選択モードを選択する。ＭＰＥＧデコーダ１０
６により生成されたアクセス信号ＡＳ３がセレクタ２３
で選択され、マスターＩＦ端子１３６を経由してメモリ
１１１、１１２に与えるので、ＭＰＥＧデコーダ１０６
はデータバス１５０を介してメモリ１１１、１１２へデ
ータを書込み、又はメモリ１１１、１１２からデータを
読み出すことができる。つまりデコーダ１０６は５２４
２８８ワード×３２ビットのメモリとしてメモリ１１
１、１１２をアクセスできる。
【００６３】セレクタ２３の接続モードの切り替えは、
ＭＣＵ１２０により制御される。セレクタ２３はバス５
０から転送される選択制御信号に従って接続モードの選
択を行う。
【００６４】ＭＰＥＧデコーダ１０６から出力されるア
クセス信号ＡＳ３は、ラッチ３０によってＭＰＥＧデコ
ーダ１０６から出力されるサイクルから１クロックだけ
遅延してメモリ１１１、１１２に与えられる。ラッチ３
０はアクセス信号ＡＳ３のメモリ１１１、１１２へ入力
がＣＬＫ信号と同期することを補償するために、上述の
ようにアクセス信号ＡＳ３を１クロックだけ遅延させ
る。ＭＰＥＧデコーダ１０６とメモリ１１１、１１２と
のデータ転送は外部のデータバス１５０で直接行われ
る。デコーダ１０６から見たＣＡＳレイテンシーは、メ
モリ１１１、１１２のモードレジスタに設定されたＣＡ
Ｓレイテンシーより1クロックだけ大きいことになる。
よってデコーダ１０６に必要なＣＡＳレイテンシーを得
るために、メモリ１１１、１１２のモードレジスタに１
クロックだけ速いＣＡＳレイテンシーを設定しておく。
メモリ１１１、１１２のモードレジスタの設定はメディ
アプロセッサ１６により変更可能である。
【００６５】以上のように構成されたＭＰＥＧエンコー
ダ１００では、ＭＰＥＧエンコーダ１００にセレクタ２
３が設けたことにより、エンコーダ１００とデコーダ１
０６は、それぞれの動作時にメモリ１１１、１１２をア
クセスする。つまり、エンコーダ１００とデコーダ１０
６がメモリ１１１、１１２を時間的に使い分けることに
より共有する。よって、メモリの効率的な使用が達成さ
れる。
【００６６】以下にいくつかの変形例を挙げる。 （１）セレクタ２３は、エンコーダ１００、デコーダ１
０６とはそれぞれ別体の半導体チップで構成し、セレク
タ２３はデコーダ１０６から出力されるアクセス信号Ａ
Ｓ３はエンコーダ１００を経由することなく受けるよう
にしても、エンコーダ１００、デコーダ１０６は共通の
メモリをアクセスすることができる。 （２）メモリ１１１、１１２はＳＤＲＡＭを採用した
が、非同期式のＤＲＡＭであってもよい。 （３）機能ブロック１０はＭＰＥＧ２規格を採用してい
るが、ＭＰＥＧ４等の他のＭＰＥＧ規格であってもよ
い。ＭＰＥＧデコーダ１０６もエンコーダ１００に対応
させて他のＭＰＥＧ規格のデコード方式を採用してもよ
い。 （４）アクセス信号ＡＳ３のメモリ１１１、１１２へ入
力が、許容範囲内でＣＬＫ信号と同期できればラッチ３
０を削除できる。 （５）セレクタ２３は、エンコーダ１００側に内蔵され
るのではなく、逆にデコーダ１０６側に内蔵させてもよ
い。このときエンコーダ１００から出力されるアクセス
信号をデコーダ１０６のセレクタに与えることになる。
同様にエンコーダ１００、デコーダ１０６は共通のメモ
リをアクセスすることができる。
【００６７】実施の形態２．図４に本発明の実施の形態
２によるＭＰＥＧエンコーダ２００の詳細な構成および
ＭＰＥＧデコーダ１０６との接続関係を示す。ＭＰＥＧ
エンコーダ２００において、メモリＩＦ１８から出力さ
れるアクセス信号ＡＳ１が直接マスターＩＦ端子１３６
に与えられ、図３に示されたスレーブＩＦ端子１３５及
びセレクタ２３が削除される。ＭＰＥＧエンコーダ２０
０は、セレクタ２４〜２６、ラッチ３２を備え、図３の
データ出力端子１３３、１３４の代わりに端子１４０〜
１４２が設けられる。
【００６８】ＭＰＥＧデコーダ１０６は端子１４２、１
４０に接続される。ＭＰＥＧデコーダ１０６から出力さ
れるアクセス信号ＡＳ３のうちの一部のビットが端子１
４０へ与えられ、アクセス信号ＡＳ３の残りのビットが
端子１４２に与えられる。そしてＭＰＥＧデコーダ１０
６は、データバス１５０ではなくデータバス１５２と接
続されて、メモリ１１３、１１４との間でデータの書込
み、読み出しを行う。それ以外については、実施の形態
１のＤＶＤレコーダ装置およびそれに用いられるエンコ
ーダ１００と同一である。
【００６９】ここで、ストリームデータ、映像データ
は、ともに１５ビット幅でそれぞれビットストリームＩ
Ｆ２０、ビデオ出力ＩＦ２２から出力される場合を考え
る。セレクタ２５は、ビットストリームＩＦ２０と端子
１４０とを電気的に接続すると同時に、セレクタ２４と
端子１４０とを電気的に絶縁する第１の接続モードと、
セレクタ２４と端子１４０とを電気的に接続すると同時
にビットストリームＩＦ２０と端子１４０とを電気的に
絶縁する第２の接続モードとを有する。よって、セレク
タ２５は第１の接続モードのときビットストリームＩＦ
２０から出力される１５ビットのストリームデータを端
子１４０へ出力し、第２の接続モードのときアクセス信
号ＡＳ３のうちの端子１４０で受ける１５ビットの信号
をセレクタ２４へ出力する。
【００７０】セレクタ２６は、ビデオ出力ＩＦ２２と端
子１４２とを電気的に接続すると同時にセレクタ２４と
端子１４２とを電気的に絶縁する第１の接続モードと、
セレクタ２４と端子１４２とを電気的に接続すると同時
にビデオ出力ＩＦ２２と端子１４２とを電気的に絶縁す
る第２の接続モードとを有する。よって、セレクタ２６
は第１の接続モードのときビデオ出力ＩＦ２２から出力
される映像データのうちの１ビット分を端子１４２へ出
力し、第２の接続モードのときアクセス信号ＡＳ３のう
ちの端子１４２で受ける１ビットの信号をセレクタ２４
へ出力する。また、ビデオ出力ＩＦ２２から出力される
映像データの残りの１４ビット分は端子１４１に与えら
れる。
【００７１】セレクタ２４は、機能ブロック１０とマス
ターＩＦ端子１３９とを電気的に接続すると同時にセレ
クタ２５、２６とマスターＩＦ端子１３９とを電気的に
絶縁する第１の接続モードと、セレクタ２５、２６とマ
スターＩＦ端子１３９とを電気的に接続すると同時に機
能ブロック１０とマスターＩＦ端子１３９とを電気的に
絶縁する第２の接続モードとを有する。
【００７２】セレクタ２４〜２６は、ＤＶＤへの録画の
とき、ともに第１の接続モードを選択し、ＤＶＤからの
再生のとき、ともに第２の接続モードを選択する。セレ
クタ２４〜２６のそれぞれの接続モードの切り替えは、
ＭＣＵ１２０により制御され、セレクタ２４〜２６は、
バス５０から転送される共通の選択制御信号により指示
されて接続モードを選択する。
【００７３】よってセレクタ２４は、ＤＶＤへの録画の
ときにメモリＩＦ１９から出力されるアクセス信号ＡＳ
２を選択してマスターＩＦ端子１３９へ出力し、ＤＶＤ
からの再生のときにセレクタ２５、２６から出力される
アクセス信号ＡＳ３を選択してマスタＩＦ端子１３９へ
出力する。ただし、ラッチ３２はレジスタ２５、２６か
ら出力されるアクセス信号ＡＳ３を一時保持して、スレ
ーブＩＦ端子１３５でアクセス信号ＡＳ３を受けるサイ
クルから１クロックサイクルだけ遅延させてセレクタ２
３へ出力する。実施の形態１と同様に、ラッチ３２は、
メモリ１１３、１１４へのアクセス信号ＡＳ３の入力が
ＣＬＫ信号と同期することを補償するためである。
【００７４】以上のように構成されたＭＰＥＧエンコー
ダ２００において、ＤＶＤへの録画のときには、メモリ
ＩＦ１９から出力されたアクセス信号ＡＳ２は、セレク
タ２４、スレーブＩＦ端子１３９を経由してメモリ１１
３、１１４へ供給される。よって、ＭＰＥＧエンコーダ
２００はメモリ１１３、１１４をアクセスし、機能ブロ
ック１０がデータ入出力端子１３８、データバス１５２
を経由してメモリ１１３、１１４へデータを書き込み、
又はメモリ１１３、１１４からデータを読み出すことが
できる。また、ビットストリーム２０で得られるストリ
ームデータは端子１４０から出力される。ビデオ出力Ｉ
Ｆ２２で得られる映像データは端子１４１、１４２から
出力される。このときＭＰＥＧデコーダ１０６はデコー
ド動作を停止しているが、アクセス信号ＡＳ３を出力す
るデコーダ１０６の端子はハイインピーダンス状態とな
るように構成されている。
【００７５】一方、ＤＶＤへの録画のときには、ＭＰＥ
Ｇデコーダ１０６から出力されたアクセス信号ＡＳ３は
端子１４１、１４２、セレクタ２５、２６、およびセレ
クタ２４を経由してメモリ１１３、１１４へ供給され
る。ＭＰＥＧデコーダ１０６はメモリ１１３、１１４を
アクセスし、データバス１５２を経由してメモリ１１
３、１１４へデータを書き込み、又はメモリ１１３、１
１４からデータを読み出すことができる。
【００７６】なお、デコーダ１０６から見たＣＡＳレイ
テンシーは、メモリ１１３、１１４のモードレジスタに
設定されたＣＡＳレイテンシーより1クロックだけ大き
いことになる。デコーダ１０６に必要なＣＡＳレイテン
シーを得るためには、メモリ１１３、１１４のモードレ
ジスタに１クロックだけ速いＣＡＳレイテンシーを設定
しておく。メモリ１１３、１１４のモードレジスタの設
定はメディアプロセッサ１６により変更可能である。
【００７７】以上のように、この実施の形態２による
と、ＭＰＥＧエンコーダ２００、ＭＰＥＧデコーダ１０
６は、ともにメモリ１１３、１１４を時間的に使い分け
ることにより共有する。よってメモリ１１３、１１４の
効率的な使用が達成される。さらに、ＭＰＥＧエンコー
ダ２００において、そのエンコード処理時にデータを外
部へ出力する端子と、ＭＰＥＧデコーダ１０６からアク
セス信号を受ける端子とが共用されるため、端子の数を
減らすことができる。
【００７８】以下にいくつかの変形例を示す。 （１）ＭＰＥＧエンコーダ２００のエンコード処理時に
データを外部から入力する端子（例えば、端子１３１、
１３２）と、ＭＰＥＧデコーダ１０６からアクセス信号
ＡＳ３を受ける端子とを共用するように構成されてもよ
い。但し、ＭＰＥＧデコーダ１０６がアクセス信号ＡＳ
３を出力する間、その共用される端子に接続する他のデ
バイスの出力端子をハイインピーダンスにしておく必要
がある。
【００７９】（２）ＭＰＥＧエンコーダ２００におい
て、ＭＰＥＧデコーダ１０６からアクセス信号ＡＳ３を
受ける全接続ピンのうち、一部の接続ピンをＭＰＥＧエ
ンコーダ２００がデータを入力又は出力する接続ピンと
兼用し、残りの接続ピンを実施の形態１のように専用端
子としてもよい。例えば図４において、端子１４０だけ
が兼用端子であるとした場合、アクセス信号ＡＳ３のう
ちの残りの１ビットの信号は図示しない専用の外部端子
を介してセレクタ２４に与えられる。端子１４１、１４
２には直接ビデオフィルタ回路の出力が接続され、セレ
クタ２６は不要となる。 （３）セレクタ２４〜２６は、エンコーダ２００側に内
蔵されるのではなく、逆にデコーダ１０６側に内蔵され
てもよい。このときエンコーダ２００から出力されるア
クセス信号をデコーダ１０６のセレクタに与えることに
なる。
【００８０】実施の形態３．図５に本発明の実施の形態
３によるＭＰＥＧエンコーダ３００を示す。このＭＰＥ
Ｇエンコーダ３００は、図４のものと同じセレクタ２４
〜２６、ラッチ３２、および端子１４０〜１４２を備え
ている。それ以外については、実施の形態１のエンコー
ダ１００と同一である。
【００８１】実施の形態１と同様に、セレクタ２３が接
続モードを切り換えることによって、ＭＰＥＧエンコー
ダ３００とＭＰＥＧデコーダ１０６とがメモリ１１１、
１１２を時間的に使い分けることができ、メモリ１１
１、１１２を共有する。さらに、ＭＰＥＧエンコーダ３
００がエンコード処理をしていないときに動作可能なデ
バイス４５０が電子システム上に設けられた場合に、デ
バイス４５０はメモリ１１３、１１４を使用することが
できる。デバイス４５０は、デコーダ１０６と別の半導
体チップで構成されている。
【００８２】具体的に、端子１４０、１４２の合計１６
個の接続ピンとメモリ１１３、１１４をアクセスするア
クセス信号ＡＳ４を出力するデバイス４５０の１６個の
接続ピンとを一対一に接続する。アクセス信号ＡＳ４
は、Ａ０〜Ａ１０信号からなるアドレス信号、ＣＥ信
号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、およびＢＡ信
号である。メモリ１１３、１１４との間でデータを送受
するデバイス４５０の端子はデータバス１５２と接続さ
れる。従って、実施の形態２と同様にセレクタ２４〜２
６が接続モードを切り換えることによって、デバイス４
５０はメモリ１１３、１１４をアクセスすることができ
る。
【００８３】実施の形態４．図６に本発明の実施の形態
４によるＤＶＤレコーダ装置の構成を示す。実施の形態
１とは、メモリ１１１〜１１４が削除される代わりに、
ＭＰＥＧエンコーダ４００が６４Ｍビットのデータを記
憶するメモリを内蔵する点、ＭＰＥＧデコーダ１０６が
エンコーダ４００に内蔵されたメモリにアクセスするこ
とができる点で相違し、その他の構成は同一である。
【００８４】図７にＭＰＥＧエンコーダ４００の詳細な
構成、およびＭＰＥＧデコーダ１０６、ＭＣＵ１２０、
メモリ１２１〜１２２との接続関係を示す。実施の形態
１のエンコーダ１００とは、エンコーダ４００がメモリ
４０１、４０２、スレーブＩＦ端子４０４、セレクタ４
０３を備える点で相違し、その他の構成は同一である。
【００８５】メモリ４０１、４０２の各々は、各々３２
Ｍビットのデータを記憶できるＳＤＲＡＭであり、アド
レス信号（Ａ０〜Ａ１０信号）、ＣＳ信号、ＲＡＳ信
号、ＣＡＳ信号、ＷＥ信号、ＢＡ信号を含むアクセス信
号を受け、そのアクセス信号に従い３２ビット幅でデー
タを読み出しまたは書込みを行う。アクセス信号の機能
は図２のものと同様に機能する。メモリ４０１、４０２
は、アクセス信号を受ける１６本の制御信号線とデータ
を入出力する３２本のデータ信号線を有する４８ビット
幅のバス４２０、４２１にそれぞれ接続する。
【００８６】スレーブＩＦ端子４０４はＭＰＥＧデコー
ダ１０６に接続される。スレーブＩＦ端子４０４はＭＰ
ＥＧデコーダ１０６からアクセス信号を受ける１６個の
接続ピンと、データを送受する３２個の接続ピンとを有
する。スレーブＩＦ端子４０４とセレクタ４０３との
間、およびメモリＩＦ１８とセレクタ４０３との間の各
々も、アクセス信号を転送する１６本の制御信号線とデ
ータを転送する３２本のデータ信号線とで接続される。
【００８７】セレクタ４０３は、メモリＩＦ１８とバス
４２０とを電気的に接続すると同時に、スレーブＩＦ端
子４０４とバス４２０とを電気的に絶縁する第１の接続
モードと、スレーブＩＦ端子４０４とバス４２０とを電
気的に接続すると同時に、メモリＩＦ１８とバス４２０
とを電気的に絶縁する第２の接続モードとを有する。
【００８８】セレクタ４０３は、ＤＶＤへの録画時に第
１の接続モードを選択する。メモリＩＦ１８から出力さ
れるアクセス信号ＡＳ１は、セレクタ４０３、バス４２
０の制御信号線を経由してメモリ４０１に与えられる。
メモリ４０１は、アクセス信号ＡＳ１に従って、バス４
２０のデータ信号線、セレクタ４０３を経由して、メモ
リＩＦ１８から出力されるデータを書込み、又は保持す
るデータをメモリＩＦ１８へ出力する。
【００８９】セレクタ４０３は、ＤＶＤからの再生時に
第２の接続モードを選択する。ＭＰＥＧデコーダ１０６
から出力されるアクセス信号ＡＳ３が、スレーブＩＦ端
子４０４の１６個の接続ピン、セレクタ４０３およびバ
ス４２０の制御信号線を経由してメモリ４０１に与えら
れる。メモリ４０１は、アクセス信号ＡＳ３に従ってバ
ス４２０のデータ信号線、セレクタ４０３およびスレー
ブＩＦ端子４０４の３２個の接続ピンを経由して、ＭＰ
ＥＧデコーダ１０６から出力されるデータを書込み又は
保持するデータをＭＰＥＧデコーダ１０６へ読み出す。
よってデコーダ１０６は５２４２８８ワード×３２ビッ
トのメモリとしてメモリ４０１をアクセスすることがで
きる。
【００９０】セレクタ４０３の接続モードの切り替え
は、ＭＣＵ１２０により制御される。セレクタ２３はバ
ス５０から転送される選択制御信号に従って接続モード
の選択を行う。
【００９１】一方、メモリＩＦ１９は、バス４２１を介
してメモリ４０２と直接接続され、バス４２１の制御信
号線を経由してアクセス信号ＡＳ２をメモリ４０２に与
える。メモリ４０２は、アクセス信号ＡＳ２に従って、
バス４２１のデータ信号線を経由してメモリＩＦ１９と
の間でデータの読み出し又は書込みを行う。
【００９２】以上のように構成されたＭＰＥＧエンコー
ダ４００では、セレクタ４０３がメモリＩＦ１８とスレ
ーブＩＦ端子４０３とのいずれかを選択してメモリ４０
１と接続するので、エンコーダ４００とデコーダ１０６
とはメモリ４０１を時間的に使い分けることにより共有
する。よってメモリの効率的な使用が達成される。ま
た、共有するメモリを単一半導体チップのＭＰＥＧエン
コーダ４００に内蔵したので、ＭＰＥＧデコーダ１０６
はメモリ４０１のモードレジスタに設定されたＣＡＳレ
イテンシーと同じタイミングでメモリ４０１をアクセス
できる。
【００９３】実施の形態５．図８に本発明の実施の形態
２によるＭＰＥＧエンコーダ５００の詳細な構成および
ＭＰＥＧデコーダ１０６との接続関係を示す。ＭＰＥＧ
エンコーダ５００において、メモリＩＦ１８とメモリ４
０１とはセレクタを介することなくバス４２０を介して
接続される。メモリＩＦ１８は、バス４２０の１６本の
制御信号線を経由してアクセス信号ＡＳ１をメモリ４０
１に与える。メモリ４０１は、アクセス信号ＡＳ１に従
いバス４２０の３２本のデータ信号線を経由してメモリ
ＩＦ１８との間でデータの読み出し又は書込みを行う。
また、ＭＰＥＧエンコーダ５００は、セレクタ４０５〜
４０８を備え、また、図７の出力端子１３３、１３４の
代わりに端子４１０〜４１３が設けられる。ＭＰＥＧデ
コーダ１０６は入出力端子４１０〜４１３に接続され
る。それ以外については、実施の形態４のエンコーダ４
００と同一である。
【００９４】ストリームデータ、映像データは、ともに
１５ビット幅でそれぞれビットストリームＩＦ２０、ビ
デオ出力ＩＦ２２から出力される場合を考える。
【００９５】セレクタ４０６は、ビットストリーム出力
ＩＦ２０と端子４１０とを電気的に接続すると同時に、
セレクタ４０５と端子４１０とを電気的に絶縁する第１
の接続モードと、セレクタ４０５と端子４１０とを電気
的に接続すると同時に、ビットストリーム出力ＩＦ２０
と端子４１０とを電気的に絶縁する第２の接続モードと
を有する。セレクタ４０６は、バス４３０、４３１を介
してビットストリーム出力ＩＦ２０、セレクタ４０５と
それぞれ接続する。バス４３０、４３１はともに１５ビ
ット幅である。
【００９６】セレクタ４０７は、ビデオ出力ＩＦ２２と
端子４１１とを電気的に接続すると同時に、セレクタ４
０５と端子４１１とを電気的に絶縁する第１の接続モー
ドと、セレクタ４０５と端子４１１とを電気的に接続す
ると同時に、ビデオ出力ＩＦ２２と端子４１１とを電気
的に絶縁する第２の接続モードとを有する。セレクタ４
０７は、バス４３２、４３３を介してビデオ出力ＩＦ２
２、セレクタ４０５とそれぞれ接続する。バス４３２、
４３３はともに１ビット幅である。
【００９７】セレクタ４０８は、ビデオ出力ＩＦ２２と
端子４１２とを電気的に接続すると同時に、セレクタ４
０５と端子４１２とを電気的に絶縁する第１の接続モー
ドと、セレクタ４０５と端子４１２とを電気的に接続す
ると同時に、ビデオ出力ＩＦ２２と端子４１２とを電気
的に絶縁する第２の接続モードとを有する。セレクタ４
０７は、バス４３４、４３５を介してビデオ出力ＩＦ２
２、セレクタ４０５とそれぞれ接続する。バス４３４、
４３５はともに１４ビット幅である。
【００９８】端子４１３は、バス４３６を介してセレク
タ４０５に直接的に接続される。バス４２６は１８ビッ
ト幅である。
【００９９】セレクタ４０５は、バス４２１とメモリＩ
Ｆ１９とを電気的に接続すると同時に、バス４２１とバ
ス４３７とを電気的に絶縁する第１の接続モードと、バ
ス４２１とバス４３７とを電気的に接続すると同時に、
バス４２１とメモリＩＦ１９とを電気的に絶縁する第２
の接続モードとを有する。バス４３７は４８ビット幅を
有し、バス４３１、４３３、４３５の合計４８ビット幅
のバスとビット毎に接続される。
【０１００】セレクタ４０５〜４０８は、ＤＶＤへの録
画のときに、ともに第１の接続モードを選択する。メモ
リＩＦ１９から出力されるアクセス信号ＡＳ２は、セレ
クタ４０５、バス４２１の制御信号線を経由してメモリ
４０２に与えられる。メモリ４０２は、アクセス信号Ａ
Ｓ２に従ってバス４２１のデータ信号線、セレクタ４０
５を経由して、メモリＩＦ１９から出力されたデータを
書込み又はメモリ内に保持するデータをメモリＩＦ１９
へ読み出す。
【０１０１】また、ビットストリーム出力ＩＦ２０から
出力されるストリームデータは、バス４３０、セレクタ
４０６および端子４１０を経由してＥＣＣコーデック１
０７へ転送される。ビデオ出力ＩＦ２２から出力される
映像データのうちの１ビットの信号はバス４３２、セレ
クタ４０７を経由して端子４１１から出力され、残りの
１４ビットの信号はバス４３４、セレクタ４０８を経由
して端子４１２から出力される。端子４１１、４１２か
ら出力される１５ビットの信号が映像データとしてセレ
クタ９９へ転送される。
【０１０２】このときＭＰＥＧデコーダ１０６はデコー
ド動作を停止しているが、端子４１０〜４１３に接続さ
れるＭＰＥＧデコーダ１０６の全端子をハイインピーダ
ンス状態となるように構成されている。
【０１０３】セレクタ４０５〜４０８は、ＤＶＤからの
再生のときに、ともに第２の接続モードを選択する。こ
のとき合計４８個の接続ピンからなる端子４１０〜４１
３は、それぞれバス４３１、４３３、４３５、４３６を
介して４８ビット幅のバス４２１と電気的に接続され
る。
【０１０４】端子４１０、４１１の全接続ピンは、ＭＰ
ＥＧデコーダ１０６から出力されるアクセス信号ＡＳ３
を受ける。アクセス信号ＡＳ３は、セレクタ４０６、４
０７、セレクタ４０５およびバス４２１の１６本の制御
信号線を経由してメモリ４０２へ与えられる。メモリ４
０２は、受け取ったアクセス信号ＡＳ３に従い、バス４
２１の３２本のデータ信号線、セレクタ４０５、セレク
タ４０８および端子４１２、４１３の全接続ピンを経由
して、ＭＰＥＧデコーダ１０６から出力されるデータを
書込み又は保持するデータをＭＰＥＧデコーダ１０６へ
読み出す。
【０１０５】セレクタ４０５〜４０８のそれぞれの接続
モードの切り替えは、ＭＣＵ１２０により制御され、セ
レクタ４０５〜４０８は、バス５０から転送される共通
の選択制御信号により指示されて接続モードを選択す
る。
【０１０６】端子４１０、４１０にアクセス信号ＡＳ３
を対応させ、端子４１２、４１３にデータＤ０−３１を
対応させたが、これに限るものではない。アクセス信号
ＡＳ３、データＤ０−Ｄ３１の合計４８個の信号のう
ち、任意の１８個の信号を専用端子となる端子４１３に
対応させ、残りの３０個の信号を兼用端子となる端子４
１０〜４１２に対応させてよい。ただしメモリ４０２に
接続するバス４２１に、決められた信号が正しく転送さ
れるように構成する必要がある。
【０１０７】また、セレクタ４０６〜４０８と同様の１
個または複数個のセレクタをさらに設けることにより、
ＭＰＥＧエンコーダ２００のエンコード処理時にデータ
を外部から入力する端子（例えば、端子１３１、１３
２）も、ＭＰＥＧデコーダ１０６と接続する端子とを兼
用することができる。よって図８において端子４１３を
経由して転送された１８ビット分のデータ信号の一部又
は全部は、端子１３１、１３２を経由してメモリ４０２
に入出力させることもできる。但し、その共用される端
子に接続するデバイスの出力端子をハイインピーダンス
にしておく必要がある。
【０１０８】以上のように、この実施の形態４による
と、ＭＰＥＧエンコーダ５００、ＭＰＥＧデコーダ１０
６は、メモリ４０２を時間的に使い分けることにより共
有する。よってメモリ４０２の効率的な使用が達成され
る。さらに、ＭＰＥＧエンコーダ５００において、ＭＰ
ＥＧデコーダ１０６からアクセス信号を受ける接続端子
の少なくとも一部は、エンコーダ５００のエンコード処
理時に外部との間でデータを転送するための接続端子と
兼用できるため、エンコーダ５００の端子の数を減らす
ことができる。
【０１０９】また、デコーダ１０６がメモリ４０２をア
クセスする場合、メモリ４０２とデコーダ１０６との間
でデータを転送するために必要な端子の少なくとも一部
は、エンコーダ５００のエンコード処理時に外部との間
でデータを転送するための接続端子と兼用できるため、
さらに端子の数を減らすことができる。
【０１１０】実施の形態６．図９に本発明の実施の形態
６によるＭＰＥＧエンコーダ６００の詳細な構成および
ＭＰＥＧデコーダ１０６との接続関係を示す。このＭＰ
ＥＧエンコーダ６００は、図８のものと同じセレクタ４
０５〜４０８および端子４１０〜４１３を備えている。
それ以外については、実施の形態４のエンコーダ４００
と同一である。
【０１１１】実施の形態４と同様に、セレクタ４０３が
接続モードを切り換えることにより、ＭＰＥＧエンコー
ダ６００とＭＰＥＧデコーダ１０６とがメモリ４０１を
時間的に使い分けることができ、メモリ４０１を共有す
る。さらに、ＭＰＥＧエンコーダ６００がエンコード処
理をしていないときに動作可能なデバイス６５０が電子
システム上に設けられた場合に、デバイス６５０はメモ
リ４０２を使用することができる。ここでは、デバイス
６５０はデコーダ１０６とは別の半導体チップで構成さ
れている。
【０１１２】具体的に、端子４１０、４１１の合計１６
個の接続ピンと、メモリ４０２をアクセスするためのア
クセス信号ＡＳ４を出力するデバイス６５０における１
６個の接続ピンとを一対一に接続する。アクセス信号Ａ
Ｓ４は、Ａ０〜Ａ１０信号からなるアドレス信号、ＣＥ
信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、およびＢＡ
信号である。端子４１２、４１３の合計３２個の接続ピ
ンが、データを送受するデバイス６５０における３２個
の接続ピンと一対一に接続される。従って、実施の形態
５と同様にセレクタ４０５〜４０８が接続モードを切り
換えることによって、デバイス６５０はメモリ４０２を
アクセスすることができる。
【０１１３】本発明の電子システムは、上述の実施の形
態１ないし６で示したＤＶＤレコーダ装置に限定される
ものではなく、データにエンコード処理を施すエンコー
ダと、エンコーダされたデータを元のデータ形式に戻す
デコード処理を行うデコーダとを有するエンコード／デ
コード処理システムに適用され、さらには、互いに異な
る時間で動作し、各々のデータ処理に際してメモリをア
クセスする２つの機能ブロックを備えたシステムに適用
されるものである。また、本発明の半導体集積回路装置
も上述のＭＰＥＧエンコーダに限定されるのではなく、
他の外部デバイスと時間的に切り替えながら動作し、そ
の外部デバイスとメモリを共有するために、各実施の形
態で設けられたセレクタを内蔵したセレクタ半導体集積
回路装置に適用される。
【０１１４】
【発明の効果】本発明の半導体集積回路によると、所定
のデータ処理を行い、メモリをアクセスするための第１
のアクセス信号を生成する機能ブロック、メモリをアク
セスするための第２のアクセス信号を受ける外部インタ
ーフェース端子、および、第１の接続モードで機能ブロ
ックとメモリとを電気的に接続して第１のアクセス信号
をメモリに与え、第２の接続モードで外部インターフェ
ース端子とメモリとを電気的に接続して第２のアクセス
信号を前記メモリに与える第１のセレクタを含むので、
外部インターフェース端子に接続される他の装置とメモ
リを共用できる。よってメモリを効率的に使用すること
ができるという効果がある。
【０１１５】また本発明の電子システムによると、デー
タを記憶するメモリ、第１のデータ処理を行うとともに
メモリをアクセスするための第１のアクセス信号を生成
する、単一半導体チップ上に形成された第１の機能ブロ
ック、第１の機能ブロックとは別の単一の半導体チップ
上に形成され、第２のデータ処理を行うとともにメモリ
をアクセスするための第２のアクセス信号を生成する第
２の機能ブロック、および、第１の接続モードでは第１
の機能ブロックとメモリとを電気的に接続して第１のア
クセス信号をメモリへ与え、第２の接続モードでは第２
の機能ブロックとメモリとを電気的に接続して第２のア
クセス信号をメモリへ与える第１のセレクタを含むの
で、第１および第２の機能ブロックが共通のメモリをア
クセスすることができる。よってメモリを効率的に使用
することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＶＤレコー
ダ装置の構成を示す構成図である。
【図２】 図１のＤＶＤレコーダ装置で使用されるメモ
リの構成を示す構成図である。
【図３】 実施の形態１によりＭＰＥＧエンコーダの詳
細な構成を示す構成図である。
【図４】 この発明の実施の形態２によるＭＰＥＧエン
コーダの詳細な構成を示す構成図である。
【図５】 この発明の実施の形態３によるＭＰＥＧエン
コーダの詳細な構成を示す構成図である。
【図６】 この発明の実施の形態４によるＤＶＤレコー
ダ装置の構成を示す構成図である。
【図７】 この発明の実施の形態４によりＭＰＥＧエン
コーダの詳細な構成を示す構成図である。
【図８】 この発明の実施の形態５によりＭＰＥＧエン
コーダの詳細な構成を示す構成図である。
【図９】 この発明の実施の形態６によりＭＰＥＧエン
コーダの詳細な構成を示す構成図である。
【図１０】 従来技術によるＤＶＤレコーダ装置の構成
を示す構成図である。
【符号の説明】
１００〜６００…ＭＰＥＧエンコーダ、１０６…ＭＰＥ
Ｇデコーダ、１１１〜１１４、４０１、４０２…メモリ
（ＳＤＲＡＭ）、１０…機能ブロック、２３〜２６、４
０３、４０５〜４０８…セレクタ、１３５、４０４…ス
レーブインターフェース端子、１３６、１３８…マスタ
インターフェース端子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 7/24 Ｈ０４Ｎ 7/13 Ｚ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 所定のデータ処理を行うとともに、前記
    メモリをアクセスするための第１のアクセス信号を生成
    する機能ブロック、 前記メモリをアクセスするための第２のアクセス信号を
    受ける外部インターフェース端子、および、 第１の接続モードで前記機能ブロックと前記メモリとを
    電気的に接続して前記第１のアクセス信号を前記メモリ
    に与え、第２の接続モードで前記外部インターフェース
    端子と前記メモリとを電気的に接続して前記第２のアク
    セス信号を前記メモリに与える第１のセレクタを含む、
    半導体集積回路装置。
  2. 【請求項２】 前記第１のセレクタが前記第１の接続モ
    ードのとき、前記機能ブロックと前記外部インターフェ
    ース端子とを電気的に接続して前記機能ブロックと前記
    外部インターフェース端子との間で信号を転送し、前記
    第２のセレクタが前記第２の接続モードのとき、前記第
    １のセレクタと前記外部インターフェース端子とを電気
    的に接続して前記第２のアクセス信号の一部又は全部を
    前記第１のセレクタへ与える第２のセレクタを含む、請
    求項１に記載の半導体集積回路装置。
  3. 【請求項３】 前記メモリを内蔵する単一の半導体チッ
    プ上で形成された、請求項１または請求項２に記載の半
    導体集積回路装置。
  4. 【請求項４】 前記第１および第２のアクセス信号の各
    々は、前記メモリの記憶場所を指定するアドレス信号と
    前記メモリの動作を制御する制御信号とを含む、請求項
    １ないし請求項３のいずれか一項に記載の半導体集積回
    路装置。
  5. 【請求項５】 別のメモリをアクセスするための第３の
    アクセス信号を受ける別の外部インターフェース端子、
    および、 第３の接続モードで前記別のメモリと前記別の外部イン
    ターフェース端子とを電気的に接続して前記別のメモリ
    へ前記第３のアクセス信号を転送し、第４の接続モード
    で前記機能ブロックと前記別のメモリとを電気的に接続
    して前記機能ブロックで生成された前記別のメモリをア
    クセスするための第４のアクセス信号を前記メモリへ転
    送する第３のセレクタを含む、請求項１ないし請求項４
    のいずれか一項に記載の半導体集積回路装置。
  6. 【請求項６】 前記メモリおよび別のメモリをともに内
    蔵する単一の半導体チップ上で形成された、請求項５に
    記載の半導体集積回路装置。
  7. 【請求項７】 前記機能ブロックはデータのエンコード
    処理を行い、外部インターフェース端子にはデータのデ
    コード処理を行う他の装置が接続される、請求項１ない
    し請求項６のいずれか一項に記載の半導体集積回路装
    置。
  8. 【請求項８】 前記機能ブロックはＭＰＥＧによる映像
    データの圧縮処理を行い、前記他の装置はＭＰＥＧによ
    る映像データの伸長処理を行う、請求項７記載の半導体
    集積回路装置。
  9. 【請求項９】 前記メモリはシンクロナス・ダイナミッ
    ク・ランダムアクセスメモリであり、前記第１および第
    ２のアクセス信号の各々はチップセレクト信号、ローア
    ドレスストローブ信号、コラムアドレスストローブ信
    号、ライトイネーブル信号、バンクアドレス信号、アド
    レス信号を含む、請求項１ないし請求項８のいずれか一
    項に記載の半導体集積回路装置。
  10. 【請求項１０】 データを記憶するメモリ、 第１のデータ処理を行うとともに、前記メモリをアクセ
    スするための第１のアクセス信号を生成する、単一の半
    導体チップ上に形成された第１の機能ブロック、 前記第１の機能ブロックとは別の半導体チップ上に形成
    され、第２のデータ処理を行うとともに、前記メモリを
    アクセスするための第２のアクセス信号を生成する第２
    の機能ブロック、および、 第１の接続モードでは、前記第１の機能ブロックと前記
    メモリとを電気的に接続して前記第１のアクセス信号を
    メモリへ与え、第２の接続モードでは前記第２の機能ブ
    ロックと前記メモリとを電気的に接続して前記第２のア
    クセス信号を前記メモリへ与える第１のセレクタを含
    む、電子システム。
  11. 【請求項１１】 前記第１のセレクタは、前記第１の機
    能ブロックと同じ半導体チップ上に形成された、請求項
    １０に記載の電子システム。
  12. 【請求項１２】 前記第１および第２の機能ブロックと
    はそれぞれ異なる半導体チップ上に形成され、前記第１
    の機能ブロックが第１のデータ処理を行っている間に第
    ３のデータ処理を行う第３の機能ブロック、 前記第２の機能ブロックと前記第３の機能ブロックとに
    接続される信号線、および、 前記第１の機能ブロックと同じ半導体チップ上に形成さ
    れ、前記第１のセレクタが前記第１の接続モードである
    とき、前記機能ブロックと前記信号線とを電気的に接続
    して前記第１および第３の機能ブロックの間で信号を転
    送し、前記第１のセレクタが前記第２の接続モードであ
    るとき、前記第１のセレクタと前記信号線とを電気的に
    接続して前記第２のアクセス信号の一部または全部を前
    記第１のセレクタへ与える第２のセレクタを含む、請求
    項１１に記載の電子システム。
  13. 【請求項１３】 前記第１および第２のアクセス信号の
    各々は、前記メモリの記憶場所を指定するアドレス信号
    と前記メモリの動作を制御する制御信号とを含む、請求
    項１０ないし請求項１２のいずれか一項に記載の電子シ
    ステム。
  14. 【請求項１４】 前記メモリは、前記第１の機能ブロッ
    クと同じ半導体チップ上に形成された、請求項１１また
    は請求項１２に記載の電子システム。
  15. 【請求項１５】 前記第１の機能ブロックは、データの
    エンコードを行うエンコード回路であり、前記第２の機
    能ブロックはデータのデコード処理を行うデコード回路
    である、請求項１０ないし請求項１４のいずれか一項に
    記載の電子システム。
  16. 【請求項１６】 前記第１の機能ブロックはＭＰＥＧに
    よる映像データの圧縮処理を行い、前記第２の機能ブロ
    ックはＭＰＥＧによる映像データの伸長処理を行う、請
    求項１５に記載の電子システム。
  17. 【請求項１７】 前記メモリはシンクロナス・ダイナミ
    ック・ランダムアクセスメモリであり、前記第１および
    第２のアクセス信号の各々はチップセレクト信号、ロー
    アドレスストローブ信号、コラムアドレスストローブ信
    号、ライトイネーブル信号、バンクアドレス信号、アド
    レス信号を含む、請求項１０ないし請求項１６のいずれ
    か一項に記載の電子システム。
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