JPS6263350A - キヤツシユメモリを具えた情報処理装置 - Google Patents

キヤツシユメモリを具えた情報処理装置

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JPS6263350A
JPS6263350A JP61151296A JP15129686A JPS6263350A JP S6263350 A JPS6263350 A JP S6263350A JP 61151296 A JP61151296 A JP 61151296A JP 15129686 A JP15129686 A JP 15129686A JP S6263350 A JPS6263350 A JP S6263350A
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    • Y10S707/99933—Query processing, i.e. searching
    • Y10S707/99934—Query formulation, input preparation, or translation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はキャッシュメモリを具えた情報処理装置に係り
、特にキャッシュメモリ中の情報とメモリ中にまたはそ
こから転送される情報との統一性を保証する装置に関す
る。
〔従来技術とその問題点〕
現代の大抵のコンピュータシステムは、中央処理装置（
ＣＰＵ）と主記憶装置とを包んでいる。データを処理す
るための命令を解読し実行することができるＣＰＵの速
度は、命令およびオペランドが主記憶装置からＣＰＵに
転送され得る速度を越えていた。
この不適合性により引き起こされる問題を少くするため
の１つの試みとして、多くのコンピュータはＣＰＵと主
記憶装置との間にキャッシュメモリまたはバッファを使
用している。
キャッシュメモリは、小さな、高速のバッファメモリで
あり、ＣＰＵによって現在使用中と考えられる主記憶装
置の内容の一部分を一時的に保持するために使用される
。キャッシュメモリの主要な目的は、データまたは命令
取り込みのためのメモリアクセスに必要な実行時間を短
縮することである。キャッシュメモリ内に位置された情
報は、主記憶装置内に位置する情報よりもずっと少ない
時間でアクセスされうる。従って、キャッシュメモリを
備えたＣＰＵにおいては、命令およびオペランドの取り
込みおよび／またはストアに要する時間を小さくする必
要がある。そのような装置に対して、キャッシュメモリ
は、正に実質的な実行速度の増加をもたらす。
キャッシュメモリはデータの１つまたはそれ以上のワー
ドをもつ多くのブロックから作られており、各データは
、そのデータが主記憶装置のどのブロックのコピーであ
るかを独特に特定するアドレスタグと関連する。プロセ
ッサがメモリ参照を行うたびに、キャッシュメモリは要
求されたデータのコピーを有するかどうかをチェックす
る。もしそれを有するならば、キャッシュメモリはその
データを供給し、もし無ければ主記憶装置から該当ブロ
ックを受は取り、キャッシュメモリ中にストアされてい
るブロックのうちの１つと置換え、そしてそのデータを
プロセッサに供給する。
キャッシュメモリを最適に設計するには次の事を考慮す
る必要がある。
（１）キャッシュメモリ中のメモリ参照対果を見っけ出
す可能性（ヒツト率）を最大にすること、（２）　　キ
ャッシュメモリ内に実際にある情報をアクセスするため
の時間（アクセスタイム）を最小にすること、 （３）　　ミスによる遅れを最小にすること、（４）主
記憶装置を更新するオーバーヘッドを最小にし、そして
、多重キャッシュメモリの無矛盾性を維持すること、 の４つである。これらの目的の全ては、費用とパラメー
タ間の相互関係とを考慮して成し遂げられねばならない
。
ＣＰＵが現在のアドレス空間の内容を変更する命令を実
行するとき、それらの変更は最終的に主記憶装置内に反
映されなければならず、キャッシュメモリは単に一時的
なバッファーであるべきである。主記憶装置を更新する
ためには２つの一般的なアプローチがある。即ち、第１
の方法においては、貯蔵物は主記憶装置に直接伝達され
うる（ライト・スルー（ｗｒｉｔｅ−ｔｈｒｏｕｇｈ）
またはストア・スルー（ｓｔｏｒｅ−ｔｈｒｏｕｇｈ）
と呼ばれる）。
第２の方法においては、貯蔵物はキャッシュメモリ内に
貯蔵されているデータを初めに変更し、その後に主記憶
装置内に反映されうる（コピー・バック（ｃ　ｏ　ｐ　
ｙ　−ｂ　ａ　ｃ　ｋ）またはライト・トウー（ｗｒｉ
ｔｅ−ｔｏ）と呼ばれる）。ライト・スルーとコピー・
バックとの間の選択は、密結合された多重プロセッサシ
ステムにおける多重キャッシュメモリ間の無矛盾性（統
一性）を維持するため′の方法の選択と密接な関係を有
する。
ライト・スルー法の主な欠点は、ライト・スルーが各ス
トア動作に対して主記憶装置へのアクセスを要求すると
いうことである。これは、プロセッサの実行速度を遅く
する比較的遅い主記憶装置のトラフィック負荷に重大な
影響を与える。しかしながら、ライト・スルーが使用さ
れないときには、主記憶装置がシステムにおける全ての
情報の最新のコピーを常時含んではいないためキャッシ
ュメモリとの無矛盾性の問題が発生する。
主記憶装置と周辺装置との間の入力および出力動作は主
記憶装置中の情報を参照する追加的な参照源であり、こ
の参照源はキャッシュメモリの動作と調和しなければな
らない。転送される情報に対して一最新の値を、出力が
参照の流れに要求することは重要である。同様に、入力
データが記憶装置中のラインの全てのコピーにおいて直
ちに反映されることがまた重要である。
この問題を解決するために、いくつかの方法がなされて
きた。１つはＩｌｏの流れをキャッシュメモリそれ自身
を通して導くことである。しかし、この方法は、単一の
プロセッサシステムに限定される。
さらに、この方法は、プロセッサがキャッシュメモリを
必要とするときキャッシュメモリを動作中に維持するこ
とと、プロセッサによって現在使用されている情報ブロ
ックをＩ１０ストリームのブロックと置き換えることと
の両方によって、プロセッサによるキャッシュメモリの
使用に重大に干渉する。したがって、この方法は、キャ
ッシュメモリアクセスタイムとヒツト率との両方を低下
させる。他の方法は、ライト・スル一方法を使用し、そ
して全ての書き込みを一斉に行ない、よってどこであっ
ても見出された目的ラインを更新するかまたは無効にす
ることである。この方法はキャッシュメモリの代りに主
記憶装置にアクセスするけれども、それは上述したライ
ト・スル一方法の欠点を与える。加えて、このハードウ
ェア集約的な解決は、実行するためには費用がかかりま
た、キャッシュメモリに無効化チェックを要求するので
、キャッシュメモリアクセスサイクル時間を増加させる
。これは多重プロセッサシステムにおいて特に不利であ
る。なぜならば、システム中のプロセッサがストア動作
を実行するとき常に、システムにおける全てのキャッシ
ュメモリは、サイクルを無効ルックアップに引き渡すよ
うに強制されるからである。
他の方法は、登録簿（索引）を使用し、各データブロッ
クの全てのコピーの状態と位置との軌跡を維持すること
である。登録簿は、主記憶装置内に中心化されるかまた
はキャッシュメモリ、Ｉ１０チャネルおよび主記憶装置
間に分配される。このシステムは、ある時点において、
ただ１つのプロセッサまたはＩ１０チャネルのみがある
データのブロックを変更できることを保証する。このこ
とは、ＡＦＰ　Ｉ　５Ｐｒｏｃ、、Ｎ、Ｃ，Ｃ，、Ｖｏ
　１．４５．ページ７４９−５３　（１９７６）に述べ
られている。登録簿制御システムの主な欠点は、それが
要求する追加的ハードウェアの経費と複雑さである。
最後に、もし例えば停電のためにプロセッサが役に立た
なくなったとき、メモリシステムは、復帰が容易になさ
れるように、情報の最新のコピーが主記憶装置に貯蔵さ
れていることを保証しなければならない。
〔発明の目的〕
本発明の目的は、キャッシュメモリを有するコンピュー
タシステムにおけるメモリの保全性と無矛盾性（統一性
）を維持するためのシステムを提供し、保全性を維持す
る負担をソフトウェアに置き、そのハードウェアを比較
的に簡単、且つ安価、迅速であるようにすることである
。
本発明の他の目的は、キャッシュメモリの動作上の保全
性と無矛盾性とを維持するためのオーバーヘッドを最小
限にし、もってキャッシュアクセスタイムおよびミス比
率を最小限にすることである。
〔発明の概要〕
本発明のこれらの目的は、キャッシュメモリ中における
データブロックの除去または無効化を制御する明示的命
令を含む命令セットを有するコンピュータにおいて成し
遂げられる。キャッシュメモリ中の貯蔵（記憶）された
各データブロックは、２１１の１ビツトステータスフラ
グ、既ちそのブロックが最新のｔｈ報を包含しているか
どうかを示すための有効なビットと、ブロック中のデー
タがキャッシュメモリに入った後、プロセッサによって
記憶されたかどうかを示すダーティピット（ｄｉｒｔｙ
　　ｂｉｔ）とを有する。＃１記命令セットは、特定の
アドレスを持つブロックをキャッシュメモリから取り出
しそしてもし必要ならばそれを主記憶装置に戻して書き
込むための命令と、主記憶装置に戻して書き込むことな
しにブロックを取り出すための命令と、動作中のキャッ
シュメモリ動作が成し遂げられるまで命令の実行を停止
するための命令とプロセッサの動作不能の場合に、キャ
ッシュメモリ中の全ての「ダーティ−」ブロックを効率
的に取出しそして主記憶装置に戻して書き込むための命
令とを含む。オペレーティングシステムソフトウェアは
、これらの命令を、キャッシュメモリ中に矛盾や古いデ
ータが生じた状態において呼出す。
〔実施例〕
第１図は本発明を使用できるコンピュータシステムのブ
ロック図である。プロセッサ１１は、しばしばＣＰＵと
呼ばれ、メモリバス１７を経由して主記憶装置１３およ
び入力／出力チャネル１５に連絡する。
プロセッサ１１は、プロセッサ１９を含み、これはデー
タを処理するために命令を取り込み、解読しそして実行
する。データおよび命令は主記憶装置１３に貯蔵され、
プログラムまたはルーチンの実行中にこれらデータおよ
び命令が要求されたときプロセッサ１９に転送され、そ
して前記プログラムまたはルーチンが完成された後に主
記憶装置１３に戻される６主記憶装置１３へのアクセス
は、プロセッサ１９の動作と較べて比較的遅い。もし、
命令またはデータが必要とれる都度、主記憶装置のアク
セスが完了するまでプロセッサ１９の動作を待機せねば
ならないならばプロセッサ１９の実行速度は非常に低下
する。プロセッサにおける必要性に非常にマツチするア
クセスタイムを提供するためには、バッファメモリとも
呼ばれるキャッシュメモリ２１は、限定された個数の命
令およびデータを貯蔵する。キャッシュメ“モリ２１は
主記憶装置１３よりもずっと小さいため、それはより高
いアクセス速度を有するように経済的に作られ得る。
コンピュータのためのオペレーティングシステムソフト
ウェアは、構成要素ユニットのハードウェアよりむしろ
、メモリの保全性および無矛盾性を維持する責を負う。
これを成し遂るために、オペレーティングシステムは、
コンピュータの命令セット中に包含された明示的な制御
命令を呼出す。
本発明のシステムをより完全に説明するためには、キャ
ッシュメモリ２１の構造の理解が必要である。
キャッシュメモリ２１におけるエントリ配列が第２図に
示されている。キャッシュメモリ２１は、配列されたエ
ントリ位置３１を有する。このエントリ位置には、デー
タ３３と物理的ページタグ３５とを包む。
物理的ページタグ３５は、主記憶装置中のデータのコピ
ーの位置の物理的ページ番号に対応する。
キャッシュメモリ中に貯蔵されたデータ３３および３５
に加えて、それぞれのブロックはそれと関連して「有効
」および「ダーティ−」の２ｇの１ビツトステータスフ
ラグを有する。もしそのブロックが有効データすなわち
最新のデータを有しおよび有するときだけ、有効ビット
３７がセットされる。
もしデータがキャッシュメモリ中に持ち込まれた後、プ
ロセッサがそのアドレスへの記憶を行うならば、ダーテ
ィ−・ビット３９がセットされる。もしプロセッサ１９
が貯蔵動作〔ライト・スルー〕を行う都度、キャッシュ
メモリ２１が主記憶装置１３を更新しないならば、ブロ
ックに対し、キャッシュメモリは主記憶装置が有するよ
りも最新のデータを有する。ダーティ−・ビット３９は
、ブロックがキャッシュメモリから交換されるとき、キ
ャッシュメモリ２１におけるそのブロックのデータを主
記憶装置１３に戻して書き込むことによって主記憶装置
１３が更新されなければならないことを示すために働く
。キャッシュメモリ２１はまた、第３図に示すように、
データのためと命令のためとの２つの区域に命令キャッ
シュメモリ４１とデータキャッシュメモリ５１との両方
は、上に述べられた一体のキャッシュメモリの構造と同
様な構造を有する。命令キャッシュメモリ４１は、位置
配列４３を有する。各位置配列は、物理的ページタグ４
５と命令４６と有効ビット４７とから構成されるエント
リを貯蔵する。データキャッシュメモリ５１は、位置配
列５３を有し、〃ｕ 各位置配云は物理的タグ５５とデータブロック５６と有
効ビット５７とダーティ−ビット５８とから構成される
エントリを貯蔵する。このキャッシュメモリ構成はある
利益を提供するが、それは別の制御命令をも要求する。
特に、命令は変更されても良く、またコピーは次にキャ
ッシュメモリの両方の区域に現れても良い。よって、オ
ペレーティングシステムは無矛盾性を保証するために、
命令キャッシュメモリ４１からまたデータキャッシュメ
モリ５１がらブロックを主記憶装置１，３に戻し てフラッシュ（ｆｉｌｕｓｈ）させなければならない。
オペレーティングシステムは以下の６つの命令を使用し
て必要なメモリメンテナンス機能を実行する。
これら命令は、データキャッシュ・フラッシュ、キャッ
シュ・パージ（ｐｕｒｇｅ）、命令キャッシュ・フラッ
シュ、データキャッシュエントリ・フランシュ、命令キ
ャッシュエントリ・フラッシュ、およびキャッシュメモ
リ同期の６つである。
データキャッシュ・フラッシュ（ＦＤＣ）命令は、　　
　′データアドレスがデータキャッシュメモリをヒツト
するとき、その指定されたデータキャッシュメモリの有
効ビットを「無効」にセットする。与えられたアドレス
におけるデータブロックは、もしダーティ−ビットがセ
ットされているならば、キャッシュメモリから取出され
そして、主記憶装置に戻して書き込まれる。
データキャッシュ・パージは（ＰＤＣ）命令は。
データアドレスがキャッシュメモリをヒツトするとき、
その指定されたデータキャッシュメモリの有効ビットを
「無効」にセットする。指定されたアドレスにおけるデ
ータブロックはキャッシュメモリから取り出され、主記
憶装置への書き戻しは一切実行されない。
命令キャッシュ・フラッシュ（Ｆ　Ｉ　Ｃ）命令は、ア
ドレスがキャッシュメモリをセットするとき、指定され
た命令キャッシュメモリの有効ビットを「無効」にセッ
トする。その指定されたアドレスにおける命令は、キャ
ッシュメモリから取り出される。
データキャッシュエントリ・フラッシュ（ＦＤＣＥ）命
令は特殊なフラッシュ命令であり、たとえば、プロセッ
サの動作不能の場合などにキャッシュメモリをフラッシ
ュさせるためにルーチン中において使用され得る。この
ルーチンは、実行従属である。多数セットキャッシュメ
モリに対して、該ルーチンは、それぞれのセットのため
に一度ずつ、キャッシュメ人 そりのインデッタｉ囲を通して進む。ＦＤＣＥ命令は、
キャッシュインデックスにおけるビットがあろうとなか
ろうと、データブロックをフラッシュし、そして指定さ
れたデータキャッシュメモリの有効ビットを「無効」に
セットする。すなわち、もし該当ブロックが有効および
ダーティ−であるときだけ、キャッシュタグを要求され
たアドレスに比較することなく、該ブロックは主記憶装
置に戻して書き込まれる。
命令キャッシュエントリ・フラッシュ（ＦＩＣＥ）命令
は、ＦＤＣＥ命令がデータキャッシュメモリにおいて成
したと同じｍｖｇを命令キャッシュメモリにおいて行う
。
キャッシュメモリ同期（ＳＹＮＣ）命令は、命令キャッ
シュメモリおよびデータキャッシュメモリの全ての動作
が完了するまでプロセッサによる命令の実行を停止する
。これにより、データの保全性を保証するために要求さ
れるキャッシュメモリ動作の完了まで、データのあらゆ
る参照動作が待機されることを保証する。
本システムの動作は、次の具体例によって説明される。
オペ−レーティングシステムは、プロセッサおよびＩ１
０チャネル１５に取り付けられた周辺装置による主記憶
装置へのアクセスを制御する。
データが外部装置からＩ１０チャネル１５を介して主記
憶装置１３に読み込まれるべきとき、オペレーティング
システムは、そこへまたはそこからデータが転送される
アドレスがデータキャッシュメモリまたは命令キャッシ
ュメモリ中に写像された区゛域に重ならないことを保証
しなければならない。Ｉｌｏが実行される前に、キャッ
シュメモリからあらゆる新鮮でないデータをクリアする
ために、オペレーティングシステムは、それぞれのキャ
ッシュメモリに対して、入力データが写像されようとし
ているアドレス範囲にわたってＦＤＣ命令およびＦＩＣ
命令を一斉に与える。
データが主記憶装置からＩ１０チャネル１５を介しｔ外
部装置に読み込まれるべきとき、オペレーティングシス
テムは最も最新のデータが転送されるように、そこから
データが転送されるアドレスがデータキャッシュメモリ
中に写像されている区域に重らないことを保証しなけれ
ばならない。プロセッサにより変更されたキャッシュメ
モリ中におけるデータによって主記憶装置を東新するた
めに、オペーレーレス範囲にわたって、ＦＤＣ命令を一
斉に与える。
ＦＤＣ命令は、キャッシュメモリに対し、どのようなダ
ーティ−ブロックも主記憶装置に戻して書き込むように
させる。
仮想メモリシステムにおいて、ページまたはセグメント
が主記憶装置１３からＩ１０チャネル１５に連結された
周辺メモリ（たとえばディスクメモリー）に移動される
ときは必ず、ページまたはセグメントからのデータは全
てのキャッシュメモリからフラッシュされなければなら
ない。オペレーティングシステムは、キャッシュメモリ
に対して、これらページまたはセグメントに包含された
アドレスの範囲にわたって、ＦＤＣ命令およびＦＩＣ命
令を一斉に与える。たとえばプログラム終了などのため
にページまたはセグメントが破壊されるとき、そのデー
タは貯蔵される必要はなく、キャッシュメモリから除去
されなければならない。この場合、オペレーティングシ
ステムはＰＤＣ命令およびＦＩＣ命令を使用する。
ページまたはセグメントが作り出されるかまたは周辺メ
モリから持ち込まれるときには、−切のフラッシュまた
はパージ動作は必要ではない。なぜならば、新しいペー
ジまたはセグメントのための部屋を作るための以前のペ
ージまたはセグメント除去動作期間中に、その中に写像
されるアドレスは、フラッシュまたはパージされている
からである。
自己修飾符号をもつプログラムに適応させるために、オ
ペレーティングシステムは、変更された命令昏 のかなる新鮮でないコピーをキャッシュメモリから除去
し、新い命令だけが、実行されるよう保証しなければな
らない。命令の変更がデータキャッシュメモリ５１にお
いて成された後に、オペレーティングシステムは、ＦＤ
Ｃ命令を使用し、変更されたコピーを主記憶装置に押し
やり、ＦＩＣ命令を使用して、命令キャッシュメモリ４
１から命令のいかなる新鮮でないコピーを除去し、そし
て次に５ＹＮＣ命令を使用し、ＦＤＣ命令およびＦＩＣ
命令が完了されるまでは変更された命令が呼出されない
ことを保証する。
たとえば停電によって、プロセッサが動作不能となった
場合には、キャッシュメモリ中に残留する変更されたデ
ータブロックは、主記憶装置に戻して書き込まれなけれ
ばならない。オペレーティングシステムは、ＦＤＣＥ命
令およびＦｒＣＥ命令を使用し、最小の時間で上記の事
を成し遂げることができる。
ＦＤＣＥ命令およびＦＩＣＥ命令を使用するルーチンは
キャッシュメモリを迅速にフラッシュする。なぜならば
、ずっと大きなアドレス空間を使用するのではなく、キ
ャッシュメモリのインデックス範囲を通して進むからで
ある。ルーチンがキャッシュメモリを通して進むとき、
有効およびダーティ−であるブロックだけが主記憶装置
１３に戻して書き込まわる。
〔発明の効果〕
以上の説明より明らかなように、本発明によれば、複雑
なハードウェアを使用することなく、キャッシュメモリ
と主記憶装置間の無矛盾性（統一性）を保つことができ
る。
【図面の簡単な説明】
第１図は本発明を使用できるコンピュータシステムのブ
ロック図、第２図は本発明によるキャッシュメモリを具
えた情報処理装置のキャッシュメモリの説明図、第３図
は本発明の他の実施例によるキャッシュメモリを具えた
情報処理装置のキャッシュメモリの説明図である。 出願人　横河・ヒユーレット・パッカード株式会社代理
人　弁理士　長谷用　次　男 手続補正帯動式〕 昭和６１年１０３３日 １、事件の表示　　　　　昭和６１年　特許　願第　１
５１２９６　　号２、発明の名称　　　　　キャッシュ
メモリを具えた情報処理装置３、補正をする者 事件との関係　　　　　　特　許　出　覇　人４、代理
人 住所　　　　　　東京都　杉並区　高井戸東　３丁目２
９番２１号７、補正の内容 （１）明細書第１頁下から第４目行の次に下記の文を挿
入する。 「３、発明の詳細な説明」

Claims (1)

    【特許請求の範囲】
  1. 命令を実行しデータを処理するプロセッサと、命令およ
    びデータを記憶するメモリと、前記メモリに接続され前
    記メモリとデータおよび命令の転送を行う入出力チャン
    ネルと、前記プロセッサと前記メモリ間に接続され、有
    効ステータスフラグとダーテイステータスフラグとを有
    するキャッシュメモリと、前記キャッシュメモリからの
    データブロックの取り出しを制御するための命令セット
    と、前記命令セットを実行するオペレーティングシステ
    ムとより成り、前記キャッシュメモリ中に記憶された情
    報と前記メモリ中に記憶された情報との統一性を保証す
    るようにしたキャッシュメモリを具えた情報処理装置。
JP61151296A 1985-06-28 1986-06-27 キヤツシユメモリを具えた情報処理装置 Expired - Lifetime JPH077360B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/750,381 US4713755A (en) 1985-06-28 1985-06-28 Cache memory consistency control with explicit software instructions
US750381 1985-06-28

Publications (2)

Publication Number Publication Date
JPS6263350A true JPS6263350A (ja) 1987-03-20
JPH077360B2 JPH077360B2 (ja) 1995-01-30

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ID=25017637

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61151296A Expired - Lifetime JPH077360B2 (ja) 1985-06-28 1986-06-27 キヤツシユメモリを具えた情報処理装置

Country Status (7)

Country Link
US (1) US4713755A (ja)
EP (1) EP0210384B1 (ja)
JP (1) JPH077360B2 (ja)
CA (1) CA1270579A (ja)
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