JPS5819970A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS5819970A JPS5819970A JP56119701A JP11970181A JPS5819970A JP S5819970 A JPS5819970 A JP S5819970A JP 56119701 A JP56119701 A JP 56119701A JP 11970181 A JP11970181 A JP 11970181A JP S5819970 A JPS5819970 A JP S5819970A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- data
- memory
- common path
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプロセサ等におけるメモリアクセス制
御方式に関する〇 処理装置、主記憶及びキャシェメモリが内部共通バスで
結ばれ、入出力装置等が外部共通バスで結ばれ九〇＆理
システムにおいて、前記処理装置から発せられるメモリ
アクセス要求と、外部共通パスから発せられるメモリア
クセス（ＤＭＡ）要求との競合を生ずる。処理装置が内
部共通バスを専有中にＤＭＡ要求が発生した場合、該Ｄ
ＭＡ’ｌｌ求は。
御方式に関する〇 処理装置、主記憶及びキャシェメモリが内部共通バスで
結ばれ、入出力装置等が外部共通バスで結ばれ九〇＆理
システムにおいて、前記処理装置から発せられるメモリ
アクセス要求と、外部共通パスから発せられるメモリア
クセス（ＤＭＡ）要求との競合を生ずる。処理装置が内
部共通バスを専有中にＤＭＡ要求が発生した場合、該Ｄ
ＭＡ’ｌｌ求は。
従来方式では処理装置による内部共通バスの使用終了時
まで待機させられる欠点があった◎本発明社上記の欠点
を解決するためになされ友もので、システムの処理効率
を向上するメモリアクセス制御方式の提供を目的とする
。
まで待機させられる欠点があった◎本発明社上記の欠点
を解決するためになされ友もので、システムの処理効率
を向上するメモリアクセス制御方式の提供を目的とする
。
本発明は、第１の共通パスと、処理装置と主記憶装置と
キャシーメモリとに結ばれた第２の共通パスと、前記第
１の共通パスと前記第２の共通パスとに結ばれた制御部
とを有する処理システムにおいて、前記第１の共通パス
から発せられるメモリアクセス要求を受信して、前記キ
ャシュメモリへのアクセス要求信号を出力する手段と、
前記処理装置からの許容信号を受信してｒ＊ｆｆｉキャ
シ為メモリへｔデータを書込む手段とを設は前記第１の
共通パスからのメ毫す書込みのアクセス要求を受理し九
際、前記主記憶装置へ前記第１の共通パスからのデータ
の書込みを開始すると共に前記キャシュメモリに対する
アクセス要求信号を処理装置に発し、前記許容信号を受
信することにより。
キャシーメモリとに結ばれた第２の共通パスと、前記第
１の共通パスと前記第２の共通パスとに結ばれた制御部
とを有する処理システムにおいて、前記第１の共通パス
から発せられるメモリアクセス要求を受信して、前記キ
ャシュメモリへのアクセス要求信号を出力する手段と、
前記処理装置からの許容信号を受信してｒ＊ｆｆｉキャ
シ為メモリへｔデータを書込む手段とを設は前記第１の
共通パスからのメ毫す書込みのアクセス要求を受理し九
際、前記主記憶装置へ前記第１の共通パスからのデータ
の書込みを開始すると共に前記キャシュメモリに対する
アクセス要求信号を処理装置に発し、前記許容信号を受
信することにより。
前記キャシェメ令すへのデータの書込みを実行すること
を特徴とするメモリアクセス制御方式であるＣ 以下９本発明を図面によりて説明する。図面は本発明の
一実施例を説明するブロック図であり。
を特徴とするメモリアクセス制御方式であるＣ 以下９本発明を図面によりて説明する。図面は本発明の
一実施例を説明するブロック図であり。
１＃ｉキヤシ＾メモリ、２はプロセサ、３は内部パス制
御部、４は内部パス、５は共通パス制御部。
御部、４は内部パス、５は共通パス制御部。
６は外部パス制御部、７．８はドライノ（−／レシーバ
ーＣＤ／Ｒ）部、９はメモリ制御部、１Ｇはメモリ、１
１は共通パス、１２は入出力装置、ＡはＩ１０アク七ス
要求、Ｂｄ要求信号、Ｃは許容信号、 Ｄ、 ｄはデ
ータ、ＤＭＡＦｉ、ＤＭＡ１！求、ｌ（／Ｗは読出／書
込命令、Ｗは書込信号である。図面におけるキャシュメ
モリＩＫは、メモリ１０内のデータの一部のデータｄが
格納されておシ、プロセサ２は、このキャシュメモリ１
にアクセスすることにより、データｄを高速に取出すこ
とができる。
ーＣＤ／Ｒ）部、９はメモリ制御部、１Ｇはメモリ、１
１は共通パス、１２は入出力装置、ＡはＩ１０アク七ス
要求、Ｂｄ要求信号、Ｃは許容信号、 Ｄ、 ｄはデ
ータ、ＤＭＡＦｉ、ＤＭＡ１！求、ｌ（／Ｗは読出／書
込命令、Ｗは書込信号である。図面におけるキャシュメ
モリＩＫは、メモリ１０内のデータの一部のデータｄが
格納されておシ、プロセサ２は、このキャシュメモリ１
にアクセスすることにより、データｄを高速に取出すこ
とができる。
またプロセサ２が入出力装置１２にアクセスを要すると
きＫは、共通パス制御部５に対し、Ｉ１０アクセス要求
Ａと読出／書込命令Ｒ／Ｗを発する・図面において、プ
ロセサ２がキャシュメモリ１にアクセスしてデータｄを
読出し中に、共通パス制御部５がＤＭＡ要求ＤＭＡを受
理した際、外部パス制御部６はＤ／Ｒ部８に対し、書込
み信号Ｗを発し、Ｄ／Ｒ部８を有効とせしめ、共通パス
１１からのデータＤをメモリ１０へ書込む０また外部パ
ス制御部６はＤＭＡＩ！求によるデータＤの書込みにお
いて、キャシュメモリ２のデータｄの更新も必要である
か否かを判別（データＤの書込まれるアドレスによって
判別する） Ｌ、 ｊ！新の要があれば、内部パス制御
部３に対し、要求信号Ｂを発する。内部パス制御部３＃
′ｉ、プロセサ２のキャシュメモリＩＫ対するアクセス
を監視し、プロセサ２がデータｄの読出しを終了すると
共に、許容信号Ｃを発する。共通パス制御部５が、この
許容信号Ｃを受けると、ＤＺＲ部７を有効とせしめるの
で、データＤのキャシュメモリ１への書込みが開始され
る〇 従来方式では、プロセサ２がキャシェメモリＩＫアクセ
ス中に共通パス１１側からＤＭＡＩ！求（書込み）が発
生しても、メモリ９に対する書込みが待たされることが
あった。本発明においては。
きＫは、共通パス制御部５に対し、Ｉ１０アクセス要求
Ａと読出／書込命令Ｒ／Ｗを発する・図面において、プ
ロセサ２がキャシュメモリ１にアクセスしてデータｄを
読出し中に、共通パス制御部５がＤＭＡ要求ＤＭＡを受
理した際、外部パス制御部６はＤ／Ｒ部８に対し、書込
み信号Ｗを発し、Ｄ／Ｒ部８を有効とせしめ、共通パス
１１からのデータＤをメモリ１０へ書込む０また外部パ
ス制御部６はＤＭＡＩ！求によるデータＤの書込みにお
いて、キャシュメモリ２のデータｄの更新も必要である
か否かを判別（データＤの書込まれるアドレスによって
判別する） Ｌ、 ｊ！新の要があれば、内部パス制御
部３に対し、要求信号Ｂを発する。内部パス制御部３＃
′ｉ、プロセサ２のキャシュメモリＩＫ対するアクセス
を監視し、プロセサ２がデータｄの読出しを終了すると
共に、許容信号Ｃを発する。共通パス制御部５が、この
許容信号Ｃを受けると、ＤＺＲ部７を有効とせしめるの
で、データＤのキャシュメモリ１への書込みが開始され
る〇 従来方式では、プロセサ２がキャシェメモリＩＫアクセ
ス中に共通パス１１側からＤＭＡＩ！求（書込み）が発
生しても、メモリ９に対する書込みが待たされることが
あった。本発明においては。
メモリ９への書込みを可能とすると共に、キャシュメモ
リｌ内のデータ更新の要否に応じて中ヤシ具メモリ１へ
の書込みを行うものであり、この丸めシステムの処理効
率及びＤＭＡ要求に対する処理効率を著しく向上する利
点を有する◎
リｌ内のデータ更新の要否に応じて中ヤシ具メモリ１へ
の書込みを行うものであり、この丸めシステムの処理効
率及びＤＭＡ要求に対する処理効率を著しく向上する利
点を有する◎
図面は本発明の一実施例を説明するブロック図であり９
図中に用いた符号は次の通りである０１社キャシェメモ
リ、２はプロセサ、３は内部パス制御部、４は内部パス
、５は共通パス制御部。
図中に用いた符号は次の通りである０１社キャシェメモ
リ、２はプロセサ、３は内部パス制御部、４は内部パス
、５は共通パス制御部。
Claims (1)
- 【特許請求の範囲】 第１の共通パスと、処理装置と主記憶装置とキャシェメ
モリとに結ばれ九第２の共通パスと、前記第１の共通パ
スと前記第２の共通パスとに結ばれた制御部とを有する
処理システムにおいて、前記第１の共通パスから発せら
れるメモリアクセス要求を判別して、前記キャシーメモ
リへアクセス要求信号を出力すゐ手段と、前記処理装置
からの許容信号を受信して、前記キャシーメモリへデー
タを書込む手段とを設け、前記第１の共通パスからのメ
モリ書込みのアクセス要求を受理した際。 前記主記憶装置へ前記第１の共通パスからのデータの書
込みを開始すると共に前記キャシ晶メモリへのアクセス
要求を発し、前記許容信号を受信することによシ、前記
キャシ瓢メモリへのデータの書込みを実行することを特
徴とするメモリアクセス制御方式〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119701A JPS5819970A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119701A JPS5819970A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819970A true JPS5819970A (ja) | 1983-02-05 |
| JPH0256693B2 JPH0256693B2 (ja) | 1990-11-30 |
Family
ID=14767932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119701A Granted JPS5819970A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109153A (ja) * | 1985-11-08 | 1987-05-20 | Fuji Facom Corp | デバイス装置 |
| US5450559A (en) * | 1989-05-31 | 1995-09-12 | International Business Machines Corporation | Microcomputer system employing address offset mechanism to increase the supported cache memory capacity |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141938A (ja) * | 1974-05-02 | 1975-11-15 |
-
1981
- 1981-07-30 JP JP56119701A patent/JPS5819970A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141938A (ja) * | 1974-05-02 | 1975-11-15 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109153A (ja) * | 1985-11-08 | 1987-05-20 | Fuji Facom Corp | デバイス装置 |
| US5450559A (en) * | 1989-05-31 | 1995-09-12 | International Business Machines Corporation | Microcomputer system employing address offset mechanism to increase the supported cache memory capacity |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0256693B2 (ja) | 1990-11-30 |
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