JPS593576A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS593576A JPS593576A JP57111512A JP11151282A JPS593576A JP S593576 A JPS593576 A JP S593576A JP 57111512 A JP57111512 A JP 57111512A JP 11151282 A JP11151282 A JP 11151282A JP S593576 A JPS593576 A JP S593576A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- individual
- memories
- spare
- common
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は電話交換機等の制御に用いられるマルチプロセ
ッサシステムに関する。
ッサシステムに関する。
（２）従来技術と問題点
マルチプロセッサシステムは少なくとも２つのマルチユ
ニットシステムを具備し、これによシ制御の信頼性を向
上せしめている。第１図に示す従来のマルチプロセッサ
システムにおいては、２つのマルチユニットシステムＭ
ＵＳｏ 、 ＭＵＳ１カ設’ｌ’ｆ ラレ、各マルチ
ユニットシステムＭＵＳＱ 、 ＭＵＳｔ Ｉ”ｊ、そ
れぞれ、中央制御ユニットＣＣを有する。これラノマル
チユニットシステムＭＵＳｏ １ＭＵＳ ｒ ＫＵ、
各システム専用の個別メモリと、各システム共通の共通
メモリが用意されているが、これらのメモリはすべて二
重化されている。すなわち、マルチユニットシステムＭ
ＵＳ、においては、１面別メモリＭＭｇとその予備メモ
ＩＪ ＭＭ、 とが設けられ、マルチユニットシステ
ムＭＵ８ 、においても、個別メモリＭＭｏとその予備
メモリＭＭ１とが設けられている。また、各システムＭ
ＵＳＯ、ＭＵＳ ｌに対して、共通メモ’）ＣＭｏとそ
の予備用共通メモ！ＪＣＭ１とが設けられている。この
ようにして、使用されているメモリに障害が発生した場
合には、対応する予備メモリに切替えることにより通常
の運転に支障がないようにしである。
ニットシステムを具備し、これによシ制御の信頼性を向
上せしめている。第１図に示す従来のマルチプロセッサ
システムにおいては、２つのマルチユニットシステムＭ
ＵＳｏ 、 ＭＵＳ１カ設’ｌ’ｆ ラレ、各マルチ
ユニットシステムＭＵＳＱ 、 ＭＵＳｔ Ｉ”ｊ、そ
れぞれ、中央制御ユニットＣＣを有する。これラノマル
チユニットシステムＭＵＳｏ １ＭＵＳ ｒ ＫＵ、
各システム専用の個別メモリと、各システム共通の共通
メモリが用意されているが、これらのメモリはすべて二
重化されている。すなわち、マルチユニットシステムＭ
ＵＳ、においては、１面別メモリＭＭｇとその予備メモ
ＩＪ ＭＭ、 とが設けられ、マルチユニットシステ
ムＭＵ８ 、においても、個別メモリＭＭｏとその予備
メモリＭＭ１とが設けられている。また、各システムＭ
ＵＳＯ、ＭＵＳ ｌに対して、共通メモ’）ＣＭｏとそ
の予備用共通メモ！ＪＣＭ１とが設けられている。この
ようにして、使用されているメモリに障害が発生した場
合には、対応する予備メモリに切替えることにより通常
の運転に支障がないようにしである。
しかしながら、通常、共通メモ！ｊｃＭ、の障害発生頻
度は、競合回路等の複雑な回路構成を含むために、個別
メモＩＪＭＭｏ より高い。従って、第１図の従来シス
テムは、個別メモＩＪＭＭＱ の障害発生頻度に応じた
冗長構成とはなっておらず、装置コストが高いという問
題点があった。
度は、競合回路等の複雑な回路構成を含むために、個別
メモＩＪＭＭｏ より高い。従って、第１図の従来シス
テムは、個別メモＩＪＭＭＱ の障害発生頻度に応じた
冗長構成とはなっておらず、装置コストが高いという問
題点があった。
（３）発明の目的
本発明の目的は、個別メモリは一重化し共通メモリは二
重化するという構想にもとづき、各マルチユニットシス
テムからは予備系メモリを取除いて装置コストを低減し
、上述の従来形における問題点を解決することにある。
重化するという構想にもとづき、各マルチユニットシス
テムからは予備系メモリを取除いて装置コストを低減し
、上述の従来形における問題点を解決することにある。
（４）発明の構成
上述の目的を達成するために本発明によれば、少なくと
も２つのマルチユニ、トシステムヲ具備するマルチノロ
セッサシステムにおいて、前記各マルチユニットシステ
ム毎の個別メモリと、前記各マルチユニットシステムか
ら共通にアクセスされる共通メモリと、該共通メモリお
よび前記各個別メモリに対して共通に設けられた予備用
メモリとを具備することを特徴とするマルチノロセッサ
システムが提供される。
も２つのマルチユニ、トシステムヲ具備するマルチノロ
セッサシステムにおいて、前記各マルチユニットシステ
ム毎の個別メモリと、前記各マルチユニットシステムか
ら共通にアクセスされる共通メモリと、該共通メモリお
よび前記各個別メモリに対して共通に設けられた予備用
メモリとを具備することを特徴とするマルチノロセッサ
システムが提供される。
（５）発明の実施例
以下、図面により本発明の詳細な説明する。
第２図は本発明に係るマルチノロセッサシステムの一実
施例を示すノロツク回路図である。第２図においては、
各マルチユニットシステムＭＵＳ ｉ 。
施例を示すノロツク回路図である。第２図においては、
各マルチユニットシステムＭＵＳ ｉ 。
ＭＵＳｊは個別メモＩＪ ＭＭしＭＭｊを有するが、そ
の予備用メモリは有していない。共通メモリＣＭ。
の予備用メモリは有していない。共通メモリＣＭ。
は、第１図の場合と同様に、各マルチユニットシステム
ＭＵＳ１ 、 、ＭＵＪに対して共通のものであるが、
予備用メモＩＪ ＣＭ、’は、第１図の予備用共通メモ
リＣＭ１と異なり、共通メモリＣＭ、の予備用であると
共に各個別メモリ間しＭＭ３の予備用でもある。
ＭＵＳ１ 、 、ＭＵＪに対して共通のものであるが、
予備用メモＩＪ ＣＭ、’は、第１図の予備用共通メモ
リＣＭ１と異なり、共通メモリＣＭ、の予備用であると
共に各個別メモリ間しＭＭ３の予備用でもある。
すなわち、各マルチユニットシステムＭＵｓしＭＵＳｊ
には予備メモリがなくとも、マルチユニットシステムＭ
ＵＳ１ 、 ＭＵＪの個別メモリｗ屯 。
には予備メモリがなくとも、マルチユニットシステムＭ
ＵＳ１ 、 ＭＵＪの個別メモリｗ屯 。
ＭＭｊＫ（＠害が発生した場合には、予備用メモリＣＭ
１’ を用いるので、システム全体の信頼性の低下は
ない。
１’ を用いるので、システム全体の信頼性の低下は
ない。
第３図（Ａ） 、 ０３）は各マルチユニットシステム
ＭＵＳｌ 、 ＭＵＳｊ から見たメモリの構成を示す
図である。すなわち、マルチユニットシステムＭＵＳｉ
、 ＭＵＪの個別メモリＭＭｌ、 ＭＭｊにはペーゾｎ
が割当てられ、共通メモリＣＭ、にはページｎ＋１、予
備用メモリＣＭｓ Ｋはペーゾｎ＋２が割当てられてい
る。従って、各マルチユニットシステムから見た場合の
共通メモＩＪｃＭ０、予備用メモ！ＪＣＭ１のアドレス
は自分の個別メモリＭＭＩもしくはＭＭｊの連続したア
ト９レスとなる。
ＭＵＳｌ 、 ＭＵＳｊ から見たメモリの構成を示す
図である。すなわち、マルチユニットシステムＭＵＳｉ
、 ＭＵＪの個別メモリＭＭｌ、 ＭＭｊにはペーゾｎ
が割当てられ、共通メモリＣＭ、にはページｎ＋１、予
備用メモリＣＭｓ Ｋはペーゾｎ＋２が割当てられてい
る。従って、各マルチユニットシステムから見た場合の
共通メモＩＪｃＭ０、予備用メモ！ＪＣＭ１のアドレス
は自分の個別メモリＭＭＩもしくはＭＭｊの連続したア
ト９レスとなる。
予備用メモリＣＭＩ’はマルチユニットシステムＭＵＳ
１ 、 ＭＵＳｊの両方の個別メモリＭＭ１． ＭＭｊ
の予備として作用する。
１ 、 ＭＵＳｊの両方の個別メモリＭＭ１． ＭＭｊ
の予備として作用する。
次に、予備用メモリＣＭ ｌ’が個別メモリＭＭｌの予
備として作用する場合の第２図のシステムの動作を説明
する。すなわち、マルチユニットシステムＭＵＳ ｉの
個別メモＩＪＭＭＩに障害が発生した場合、この障害は
中央制御ユニ、）ＣＣｉに通知される０次に、中央制御
ユニットＣＣ１は共通メモリＣＭＯ上の個別メモリ障害
制御（プログラム） ＴＣＰへ通知する。障害通知を受
けた個別メモリ障害制御ＴＣＰは個別メモリＭＭｌの障
害の程度を識別し、重度の障害の場合には中央制御ユニ
ッ） ＣＣｉに対して個別メモリＭＭＩの使用不可指示
を与えると共に、予備用メモリＣＭ、’に対して個別メ
モリＭＭＩの予備動作を準備させる。予備個別メモリの
決定は個別メモリ障害制御ＴＣＰが保持している予備メ
モＩＪｃＭＩ’のペーゾ番号により行われ、個別メモｌ
ＪＭＭｉの格納プログラムが図示しないバックアップ個
別メモリから予備用メモリＣＭ、’に送り込まれる。こ
の後に、個別メモリ障害制御ＴＣＰは中央制御ユニッ）
ＣＣｉに対して実行ペーゾを指示する。
備として作用する場合の第２図のシステムの動作を説明
する。すなわち、マルチユニットシステムＭＵＳ ｉの
個別メモＩＪＭＭＩに障害が発生した場合、この障害は
中央制御ユニ、）ＣＣｉに通知される０次に、中央制御
ユニットＣＣ１は共通メモリＣＭＯ上の個別メモリ障害
制御（プログラム） ＴＣＰへ通知する。障害通知を受
けた個別メモリ障害制御ＴＣＰは個別メモリＭＭｌの障
害の程度を識別し、重度の障害の場合には中央制御ユニ
ッ） ＣＣｉに対して個別メモリＭＭＩの使用不可指示
を与えると共に、予備用メモリＣＭ、’に対して個別メ
モリＭＭＩの予備動作を準備させる。予備個別メモリの
決定は個別メモリ障害制御ＴＣＰが保持している予備メ
モＩＪｃＭＩ’のペーゾ番号により行われ、個別メモｌ
ＪＭＭｉの格納プログラムが図示しないバックアップ個
別メモリから予備用メモリＣＭ、’に送り込まれる。こ
の後に、個別メモリ障害制御ＴＣＰは中央制御ユニッ）
ＣＣｉに対して実行ペーゾを指示する。
次に、個別メモＩＪＭＭｉの障害が復旧した場合、個別
メモリＭＭＩにバックアップ個別メモリからプログラム
が送シ込まれ、中央制御ユニットＣＣＩの動作は個別メ
モｌＪＭＭｉと予備用メモリＣＭＩ’とを角いた同期運
転となる。この同期運転後、個別メモリ障害制御ＴＣＰ
は予備用メモ＋７ ＣＭ、’を切シ離して同期運転を解
除する。
メモリＭＭＩにバックアップ個別メモリからプログラム
が送シ込まれ、中央制御ユニットＣＣＩの動作は個別メ
モｌＪＭＭｉと予備用メモリＣＭＩ’とを角いた同期運
転となる。この同期運転後、個別メモリ障害制御ＴＣＰ
は予備用メモ＋７ ＣＭ、’を切シ離して同期運転を解
除する。
（６）発明の詳細
な説明したように本発明によれば、システムの信頼度を
低下させることなく、予備系メモリを減少させているの
で、装置コストを低減できる。
低下させることなく、予備系メモリを減少させているの
で、装置コストを低減できる。
第１図は従来のマルチプロセッサシステムを示すブロッ
ク回路図、第２図は本発明に係るマルチプロセッサシス
テムの一実施例を示すブロック回路図、第３図（４）、
（Ｂ）は第２図の各マルチユニットシステムから見たメ
モリ構成を示す図である。 ＭＵＪ 、 ＭＵＳｊ：マルチユニットシステム、Ｍ
Ｍｌ、 ’ＭＭｊ：個別メモリ、ＣＣＩ 、 ＣＣｊ：
中央制御ユニット、ＣＭｏ：共通メモリ、ＣＭｏ’ ：
予備用メモリ、ＴＣＰ：個別メモリ障害制御（７″ログ
ラム）。 手続補正書（自発） 昭和５７年７ 月、７７日 特許庁長官 若 杉和 夫 殿 １、事件の表示 昭和５７年 特許願 第１１１５１２号２、発明の名
称 マルチプロセッサシステム ３、補正をする者 事件との関係 特許出願人 名称 （５２２） 冨士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 図′−面 （第１図乃至第３図） ６、補正の内容 正式図面を遺児し捷す。 （但し、内容に変更にありません。） ７、添付書類の目録
ク回路図、第２図は本発明に係るマルチプロセッサシス
テムの一実施例を示すブロック回路図、第３図（４）、
（Ｂ）は第２図の各マルチユニットシステムから見たメ
モリ構成を示す図である。 ＭＵＪ 、 ＭＵＳｊ：マルチユニットシステム、Ｍ
Ｍｌ、 ’ＭＭｊ：個別メモリ、ＣＣＩ 、 ＣＣｊ：
中央制御ユニット、ＣＭｏ：共通メモリ、ＣＭｏ’ ：
予備用メモリ、ＴＣＰ：個別メモリ障害制御（７″ログ
ラム）。 手続補正書（自発） 昭和５７年７ 月、７７日 特許庁長官 若 杉和 夫 殿 １、事件の表示 昭和５７年 特許願 第１１１５１２号２、発明の名
称 マルチプロセッサシステム ３、補正をする者 事件との関係 特許出願人 名称 （５２２） 冨士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 図′−面 （第１図乃至第３図） ６、補正の内容 正式図面を遺児し捷す。 （但し、内容に変更にありません。） ７、添付書類の目録
Claims (1)
- １、少なくとも２つのマルチユニｙ）システムを具備す
るマルチプロセッサシステムにおいて、前記各マルチユ
ニットシステム毎の個別メモリと、前記各マルチユニッ
トシステムから共通にアクセスされる共通メモリと、該
共通メモリおよび前記各個別メモリに対して共通に設け
られた予備用メモリとを具備することを特徴とするマル
チプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111512A JPS593576A (ja) | 1982-06-30 | 1982-06-30 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111512A JPS593576A (ja) | 1982-06-30 | 1982-06-30 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593576A true JPS593576A (ja) | 1984-01-10 |
Family
ID=14563182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111512A Pending JPS593576A (ja) | 1982-06-30 | 1982-06-30 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593576A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0323123A2 (en) * | 1987-12-24 | 1989-07-05 | Fujitsu Limited | A storage control system in a computer system |
| JPH052563A (ja) * | 1991-06-26 | 1993-01-08 | Hitachi Ltd | 複数オンラインシステムの履歴フアイル共用方式 |
-
1982
- 1982-06-30 JP JP57111512A patent/JPS593576A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0323123A2 (en) * | 1987-12-24 | 1989-07-05 | Fujitsu Limited | A storage control system in a computer system |
| JPH052563A (ja) * | 1991-06-26 | 1993-01-08 | Hitachi Ltd | 複数オンラインシステムの履歴フアイル共用方式 |
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