JPS61147344A - 電子計算機システム - Google Patents
電子計算機システムInfo
- Publication number
- JPS61147344A JPS61147344A JP59269823A JP26982384A JPS61147344A JP S61147344 A JPS61147344 A JP S61147344A JP 59269823 A JP59269823 A JP 59269823A JP 26982384 A JP26982384 A JP 26982384A JP S61147344 A JPS61147344 A JP S61147344A
- Authority
- JP
- Japan
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- cpu
- mode
- auxiliary storage
- storage device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技甫分野〕
本発明は、電子計算機システム、特に複数のシステムが
常用モード、試験モードで夫々運転される場合に、常用
モードにあるシステムが停止した時、他のシステムで常
用モードの処理を遅滞なく肩代勺処理する電子計算機シ
ステムに関するものである。
常用モード、試験モードで夫々運転される場合に、常用
モードにあるシステムが停止した時、他のシステムで常
用モードの処理を遅滞なく肩代勺処理する電子計算機シ
ステムに関するものである。
多量のデータを収集し、蓄積する必要のあるプロセスコ
ンピュータでは、一般に１台の中天演算装置（以下ＣＰ
Ｕと云う）につき１台の補助ｂｄ憶装置が伽見られてい
る。
ンピュータでは、一般に１台の中天演算装置（以下ＣＰ
Ｕと云う）につき１台の補助ｂｄ憶装置が伽見られてい
る。
第５図は２重化されて、常用及び即座に常用モードに遷
移可能なように常に待機している待機モードで運転され
る計算機システムの一例を示す。
移可能なように常に待機している待機モードで運転され
る計算機システムの一例を示す。
第５図において、１はＣＰＵ、２はＣＰＵ １に信号伝
送路３によ多接続された補助記憶装置、１２は他のＣＰ
Ｕ、２２は信号伝送路３３によシＣＰＵ １２に接続さ
れた補助記憶装置を夫々示す。そして−収にはＣＰＵ
１、ＣＰＵ １２は図示しないウォッチドッグタイマに
よって監視されておｊ）、ＣＰＵ １、ＣＰＵｌ２のい
ずれか一方が停止すると、健全なＣＰＵに連絡するよう
に構成されている。しかし、計算機システムにおいては
、ソフトウェアは頻繁に修正、開発が行なわれてお夛、
この修正、開発されたソフトウェアの試験等を行なうた
めに、試験モードあるいはシミュレーションモードと呼
ばれる運転モードが用意されている。例えば第５図でＣ
ＰＵ １を常用モードとし、ＣＰＵ １２を試験モード
として運転することができる。
送路３によ多接続された補助記憶装置、１２は他のＣＰ
Ｕ、２２は信号伝送路３３によシＣＰＵ １２に接続さ
れた補助記憶装置を夫々示す。そして−収にはＣＰＵ
１、ＣＰＵ １２は図示しないウォッチドッグタイマに
よって監視されておｊ）、ＣＰＵ １、ＣＰＵｌ２のい
ずれか一方が停止すると、健全なＣＰＵに連絡するよう
に構成されている。しかし、計算機システムにおいては
、ソフトウェアは頻繁に修正、開発が行なわれてお夛、
この修正、開発されたソフトウェアの試験等を行なうた
めに、試験モードあるいはシミュレーションモードと呼
ばれる運転モードが用意されている。例えば第５図でＣ
ＰＵ １を常用モードとし、ＣＰＵ １２を試験モード
として運転することができる。
上記構成を有する従来装置において、試験モードとされ
九〇ＰＵ １２は、接続された補助記憶装置２２に試験
の過程で必要なデータを格納するため、常用モードのＣ
ＰＵ １に接続された補助記憶装置２の内容とは一致し
ない。そのためＣＰＩ：ｊ １２を試験モードとしてい
る場合に、常用モードのＣＰＵ １が何らかの不具合で
停止すると、ＣＰＵ１２ｔ−直ちに常用モードとするこ
とはできず、例えばフロッピーディスク、磁気テープな
どを使って、補助記憶装置の内容を復元しなければなら
ない。
九〇ＰＵ １２は、接続された補助記憶装置２２に試験
の過程で必要なデータを格納するため、常用モードのＣ
ＰＵ １に接続された補助記憶装置２の内容とは一致し
ない。そのためＣＰＩ：ｊ １２を試験モードとしてい
る場合に、常用モードのＣＰＵ １が何らかの不具合で
停止すると、ＣＰＵ１２ｔ−直ちに常用モードとするこ
とはできず、例えばフロッピーディスク、磁気テープな
どを使って、補助記憶装置の内容を復元しなければなら
ない。
以上述べたように従来技術によれば、１台のＣＰＵが試
験モードとなっている場合に、常用モードのＣＰＵが停
止すると、長時間にわたりて計算機システムが停止する
という欠点がありた。
験モードとなっている場合に、常用モードのＣＰＵが停
止すると、長時間にわたりて計算機システムが停止する
という欠点がありた。
本発明は上記問題点を解決するためになされたものであ
プ、常用モードのＣＰＵが停止した場合に、試験モード
のＣＰＵが直ちに常用モードに切換夛得る電子計算機シ
ステムを提供することを目的としている。
プ、常用モードのＣＰＵが停止した場合に、試験モード
のＣＰＵが直ちに常用モードに切換夛得る電子計算機シ
ステムを提供することを目的としている。
本発明では計算機システムで常用モードのＣＰＵに接続
されている補助記憶装置の他に予備の補助記憶装置をも
うけて、常用モード側の補助記憶装置と等しいデータが
定周期あるいはイベントの発生の都度書き込まれるよう
にし、常用モードのＣＰＵが何らかの不具合によりて停
止した場合に、試験モードで運転されているＣＰＵを予
備の補助記憶装置を使って常用モードに立上げようとす
るものである。
されている補助記憶装置の他に予備の補助記憶装置をも
うけて、常用モード側の補助記憶装置と等しいデータが
定周期あるいはイベントの発生の都度書き込まれるよう
にし、常用モードのＣＰＵが何らかの不具合によりて停
止した場合に、試験モードで運転されているＣＰＵを予
備の補助記憶装置を使って常用モードに立上げようとす
るものである。
以下図面を参照して実施例を説明する。第１図は本発明
による電子計算機システムの一実施例構成図である。第
１因において第５図と同一部分については同一符号を付
して説明を省略する。
による電子計算機システムの一実施例構成図である。第
１因において第５図と同一部分については同一符号を付
して説明を省略する。
ＣＰＵ １ 、１２は信号伝送路３６と図示しないｐｉ
ｌｏにより相互に接続されておル、ｒ−夕の受は渡しが
可能である。各システム毎の補助記憶装置２．２２は信
号伝送路３，３３によってＣＰＵ １ ｅＣＰＵ １２
に接続されていることは前記従来例の第５図と同様であ
るが、更に信号伝送路３４．３５によｆｉ、ＣＰＵ １
２、ＣＰＵ ｌにも夫々接続されている。２１は予備の
補助記憶装置であシ、信号伝送路３１．３２によシＣＰ
Ｕ １． ＣＰＵ １２のいずれにも接続されている。
ｌｏにより相互に接続されておル、ｒ−夕の受は渡しが
可能である。各システム毎の補助記憶装置２．２２は信
号伝送路３，３３によってＣＰＵ １ ｅＣＰＵ １２
に接続されていることは前記従来例の第５図と同様であ
るが、更に信号伝送路３４．３５によｆｉ、ＣＰＵ １
２、ＣＰＵ ｌにも夫々接続されている。２１は予備の
補助記憶装置であシ、信号伝送路３１．３２によシＣＰ
Ｕ １． ＣＰＵ １２のいずれにも接続されている。
そしてこの予備の補助記憶装置２１には、常用モードの
ＣＰＵに接続されている補助記憶装置と等しいｒ−夕が
定周期あるいはイベントの発生の都度、誉き込まれるよ
うになっている。
ＣＰＵに接続されている補助記憶装置と等しいｒ−夕が
定周期あるいはイベントの発生の都度、誉き込まれるよ
うになっている。
次に本発明の実施例について作用を説明する。
第２図は第１図の計算機システムにおいて、常用モード
の補助記憶装置の内容を予備の補助記憶装置に書き込む
動作を説明するフローチャートである。
の補助記憶装置の内容を予備の補助記憶装置に書き込む
動作を説明するフローチャートである。
ここで２台のＣＰＵ １ 、１２は夫々常用モード、試
験モードあるいは、常用モード、待機モードのいずれか
の組合せで運転しているものとする。又、説明はＣＰＵ
１が常用モードである場合について行なうが、ＣＰＵ
１２が常用モードである場合についても同様な処理が
行なわれる。
験モードあるいは、常用モード、待機モードのいずれか
の組合せで運転しているものとする。又、説明はＣＰＵ
１が常用モードである場合について行なうが、ＣＰＵ
１２が常用モードである場合についても同様な処理が
行なわれる。
先ず、ステ、プＡでは相手側のＣＰＵ １２の運転モー
ドを判定してお、９、ＣＰＵ１２が常用モードであれば
ステップＢへ、又、ＣＰＵ ｌ ２が常用モードでなけ
れば、即ちＣＰＵ １が常用モードであれはステップＧ
へ進む。ステップＢでは自分自身、即ち、ＣＰＵ １が
待機モードであるか否かを判定する。
ドを判定してお、９、ＣＰＵ１２が常用モードであれば
ステップＢへ、又、ＣＰＵ ｌ ２が常用モードでなけ
れば、即ちＣＰＵ １が常用モードであれはステップＧ
へ進む。ステップＢでは自分自身、即ち、ＣＰＵ １が
待機モードであるか否かを判定する。
ＣＰＵ １が待機モードであればステップＣへ、又、Ｃ
ＰＵ １が待機モードでなければ、即ち、試験モードで
あればステップＥへ進む。
ＰＵ １が待機モードでなければ、即ち、試験モードで
あればステップＥへ進む。
以上、Ａ１あるいはＡとＢの各ステップによシ１ＣＰＵ
１の運転モードが判定される。
１の運転モードが判定される。
ステップＣではＣＰＵ １が補助記憶装置２２のＣＰＵ
１２によって更新されたデータエリアを見つけてステ
ップＤへ進む・ ここで、ＣＰＵ ｉは待機モード、ＣＰＵ １２は常用
モードである。又、もし更新されたデータエリアがなけ
ればステップＡへ戻る（図示しない）。ステ、グＤでは
ＣＰＵ １が補助記憶装置２２の更新されたデータエリ
アを信号伝送路３５を通して読み込み、それを信号伝送
路３を通して補助記憶装置２へ書き込む。そしてステッ
プＡへ戻る。ステップＥでは上記ステップＣと同じ処理
であル、ＣＰＵ１が補助記憶装置２２のＣＰＵ １２に
よって更新されたｒ−タエリアを見つけてステップＦへ
進む。
１２によって更新されたデータエリアを見つけてステ
ップＤへ進む・ ここで、ＣＰＵ ｉは待機モード、ＣＰＵ １２は常用
モードである。又、もし更新されたデータエリアがなけ
ればステップＡへ戻る（図示しない）。ステ、グＤでは
ＣＰＵ １が補助記憶装置２２の更新されたデータエリ
アを信号伝送路３５を通して読み込み、それを信号伝送
路３を通して補助記憶装置２へ書き込む。そしてステッ
プＡへ戻る。ステップＥでは上記ステップＣと同じ処理
であル、ＣＰＵ１が補助記憶装置２２のＣＰＵ １２に
よって更新されたｒ−タエリアを見つけてステップＦへ
進む。
ここでＣＰＵ １は試験モード、ＣＰＵ ｌ ２は常用
モードである。又、もし更新されたデータエリアがなけ
ればステップＡへ戻る（図示しない）。ステップＦでは
ＣＰＵ １が補助記憶装置２２の更新されたデータエリ
アを信号伝送路３５ｔ−通して読み込み、それを信号伝
送路３１を通して補助記憶装置２１へ書き込み、そして
ステップＡへ戻る。ステップＧではＣＰＵ １が常用モ
ードであシ、ＣＰＵ １２は待機モードあるいは試験モ
ードである。したがりてＣＰＵ １は補助記憶装置２の
データを更新してステ、グＡへ戻る。このときＣＰＵ
１２はステップＣ，Ｄあるいはステ、プＥ、Ｆと同様な
処理を行なりている。そして以上の各ステップがサイク
リックに実行される。
モードである。又、もし更新されたデータエリアがなけ
ればステップＡへ戻る（図示しない）。ステップＦでは
ＣＰＵ １が補助記憶装置２２の更新されたデータエリ
アを信号伝送路３５ｔ−通して読み込み、それを信号伝
送路３１を通して補助記憶装置２１へ書き込み、そして
ステップＡへ戻る。ステップＧではＣＰＵ １が常用モ
ードであシ、ＣＰＵ １２は待機モードあるいは試験モ
ードである。したがりてＣＰＵ １は補助記憶装置２の
データを更新してステ、グＡへ戻る。このときＣＰＵ
１２はステップＣ，Ｄあるいはステ、プＥ、Ｆと同様な
処理を行なりている。そして以上の各ステップがサイク
リックに実行される。
このようにして、予備の補助記憶装置のデータは、常用
モードに接続されている補助記憶装置のデータと等しく
なる。
モードに接続されている補助記憶装置のデータと等しく
なる。
次に、常用モードのＣＰＵが停止したとき、試験モード
のＣＰＵを常用モードとする手順を説明する。
のＣＰＵを常用モードとする手順を説明する。
第３図はデータの引継ぎの手順を説明するためのフロー
チャートである。
チャートである。
先ず、ステ、ｆＨでは相手のＣＰＵ １２が停止したこ
とがハードウェアによって検出され、信号伝送路３６を
通して図示しないＰ ｘｌｏによシ、ＣＰＵＩに通知さ
れてステップエヘ進む。ステップｌでは自分自身、即ち
、ＣＰＵＩが常用モードであるか否かを判定する。ＣＰ
Ｕ １が常用モードでない場合、即ち、試験モードある
いは待機モードの場合はステ、プＪへ進む。又、ＣＰＵ
Ｉが常用モードの場合Ｆｉ、図示するようにデータ引継
ぎに関する処理は何も行なわない。
とがハードウェアによって検出され、信号伝送路３６を
通して図示しないＰ ｘｌｏによシ、ＣＰＵＩに通知さ
れてステップエヘ進む。ステップｌでは自分自身、即ち
、ＣＰＵＩが常用モードであるか否かを判定する。ＣＰ
Ｕ １が常用モードでない場合、即ち、試験モードある
いは待機モードの場合はステ、プＪへ進む。又、ＣＰＵ
Ｉが常用モードの場合Ｆｉ、図示するようにデータ引継
ぎに関する処理は何も行なわない。
ステップＪではＣＰＵ １が試験モードであるが否かを
判定する。ＣＰＵ １が試験モードであればステ、プに
へ進む。ＣＰＵ １が試験モードでないとき、即ち、待
機モードのときはステップＬへ進む。ステップにではＣ
ＰＵ １が試験モードであるため常用モードとして立上
げるために、試験ｒ−夕の入りた補助記憶装置２の代カ
に、停止したＣＰＵに接続していた補助記憶装置２２と
等しいデータを有する補助記憶装置２１をＣＰＵ１に接
続し、ステ、プＬへ進む。なお、ステップＬではＣＰＵ
１が常用モードとして立上シ、オンライン系統に接続
される。
判定する。ＣＰＵ １が試験モードであればステ、プに
へ進む。ＣＰＵ １が試験モードでないとき、即ち、待
機モードのときはステップＬへ進む。ステップにではＣ
ＰＵ １が試験モードであるため常用モードとして立上
げるために、試験ｒ−夕の入りた補助記憶装置２の代カ
に、停止したＣＰＵに接続していた補助記憶装置２２と
等しいデータを有する補助記憶装置２１をＣＰＵ１に接
続し、ステ、プＬへ進む。なお、ステップＬではＣＰＵ
１が常用モードとして立上シ、オンライン系統に接続
される。
以上説明した各ステップが相手ＣＰＵが停止すると大行
され、したがって仮にＣＰＵ １が試験モード、ＣＰＵ
１２が常用モードで運転されている場合、ＣＰＵ １
２が不具合によ）停止した時、ＣＰＵは試験モードであ
っても、補助記憶装置２１を接続することによシ、常用
モードとして速やかに立ち上ることができる。又、以上
説明した第３図の処理は、図示しないＣＰＵのモード表
示装置に従って、オペレータが手動操作をすることによ
っても可能である。
され、したがって仮にＣＰＵ １が試験モード、ＣＰＵ
１２が常用モードで運転されている場合、ＣＰＵ １
２が不具合によ）停止した時、ＣＰＵは試験モードであ
っても、補助記憶装置２１を接続することによシ、常用
モードとして速やかに立ち上ることができる。又、以上
説明した第３図の処理は、図示しないＣＰＵのモード表
示装置に従って、オペレータが手動操作をすることによ
っても可能である。
要するに、常用モードで運転されていたＣＰＵが停止し
た場合、他方のＣＰＵが試験モードで運転されていても
、直ちに常用モードとして立ち上けることが可能で、シ
ステムの停止時ｒ…を短かくし、計算機システムの信頼
性を向上させることができる。
た場合、他方のＣＰＵが試験モードで運転されていても
、直ちに常用モードとして立ち上けることが可能で、シ
ステムの停止時ｒ…を短かくし、計算機システムの信頼
性を向上させることができる。
第４図は本発明による他の実施例のｒ−夕等価の動作を
示すフローチャートである。
示すフローチャートである。
本実施例では常用モードのＣＰＵが複数の補助記憶装置
にデータを書き込むようにするものである。
にデータを書き込むようにするものである。
ここで各ＣＰＵのモードは前記した実施例の場合と同じ
であシ、説明はＣＰＵ １の常用モードの時に層目して
行なうが、ＣＰＵ １２が常用モードの時においても、
同様な処理が行なわれる。
であシ、説明はＣＰＵ １の常用モードの時に層目して
行なうが、ＣＰＵ １２が常用モードの時においても、
同様な処理が行なわれる。
先ず、ステップ０では相手側ＣＰＵの運転モードを判定
しており、ＣＰＵ １２が常用モードであればステップ
Ｐへ進み、又、ＣＰＵ １２が常用モードでなければス
テップＳへ進ム。
しており、ＣＰＵ １２が常用モードであればステップ
Ｐへ進み、又、ＣＰＵ １２が常用モードでなければス
テップＳへ進ム。
次に、ステップＰでは自分自身、即ち、ＣＰＵＩが待機
モードであるか否かを判定する。
モードであるか否かを判定する。
ＣＰＵ １が待機モードであればステ、プＱへ進み、Ｃ
ＰＵ １が待機モードでないとき、即ち、試験モードの
ときステップ０へ戻る。
ＰＵ １が待機モードでないとき、即ち、試験モードの
ときステップ０へ戻る。
以上０１あるいは０とＰの各ステップによシ、ＣＰＵ
１の運転モードが判定される。
１の運転モードが判定される。
ステップＱではＣＰＵ １が補助記憶装置２２のＣＰＵ
１２によりて更新されたデータエリアを見つけてステ
ラｆＲへ進む。ここでＣＰＵ １は待機モード、ＣＰＵ
１２は常用モードである。もし更新されたデータエリ
アがなければステップＯへ戻る（図示しない）、ステッ
プＲではＣＰＵ １が補助記憶装置２２０更新されたデ
ータエリアを信号伝送路３５を通して読み込み、それを
信号伝送路３を通して補助記憶装置２へ誉き込む。そし
てステップＯへ戻る。
１２によりて更新されたデータエリアを見つけてステ
ラｆＲへ進む。ここでＣＰＵ １は待機モード、ＣＰＵ
１２は常用モードである。もし更新されたデータエリ
アがなければステップＯへ戻る（図示しない）、ステッ
プＲではＣＰＵ １が補助記憶装置２２０更新されたデ
ータエリアを信号伝送路３５を通して読み込み、それを
信号伝送路３を通して補助記憶装置２へ誉き込む。そし
てステップＯへ戻る。
一方、ステ、ｆＳではＣＰＵ １が常用モードであシ、
ＣＰＵ １２は待機モード、あるいは試験モードである
。ここではＣＰＵ ｉは補助記憶装置２および２１のデ
ータの更新を行なっている。そして以上の各ステ、グが
サイクリ、りに実行される。なお本発明は３台以上のＣ
ＰＵから構成される計算機システムにも有効である。
ＣＰＵ １２は待機モード、あるいは試験モードである
。ここではＣＰＵ ｉは補助記憶装置２および２１のデ
ータの更新を行なっている。そして以上の各ステ、グが
サイクリ、りに実行される。なお本発明は３台以上のＣ
ＰＵから構成される計算機システムにも有効である。
以上説明した方法により、予備の補助記憶装置２１は、
常用モードの補助記憶装置と等しいデータを有すること
ができる。又、前記実施例で述べた試験モードのＣＰＵ
を常用モードとする手順を組み合わせ、同様の効果を得
ることができる。
常用モードの補助記憶装置と等しいデータを有すること
ができる。又、前記実施例で述べた試験モードのＣＰＵ
を常用モードとする手順を組み合わせ、同様の効果を得
ることができる。
以上説明した如く、本発明によれば常用モードのＣＰＵ
に接続されている補助記憶装置の他に予備の補助記憶装
置をもうけ、補助記憶装置と等しいデータを定周期ある
いはイベントの発生の都度、書き込むよう構成したので
、何らかの不具合によｆｉ ＣＰＵが停止した場合のシ
ステムの停止時間を短かくすることが可能で、かつシス
テムの信頼性を向上させると七の可能な電子計算機シス
テムを提供できる。
に接続されている補助記憶装置の他に予備の補助記憶装
置をもうけ、補助記憶装置と等しいデータを定周期ある
いはイベントの発生の都度、書き込むよう構成したので
、何らかの不具合によｆｉ ＣＰＵが停止した場合のシ
ステムの停止時間を短かくすることが可能で、かつシス
テムの信頼性を向上させると七の可能な電子計算機シス
テムを提供できる。
ｌｌＸ１図は本発Ｆ！ＡＫよる電子計算機システムを示
す一実施例構成図、＃！２図は第１図の実施例Ｋかいて
データ等価の動作を示すフローチャート、第３図はＩＩ
Ｉ図の実施例においてデータの引継ぎ動作を示すフロー
チャート、第４図は池の実施例のデータ等価の動作を示
すフローチャート、ＩＥ５図は従来の電子計算機システ
ムを示す構成図である。 １．１２・・・ＣＰＵ、 ２．２２−・・補助記
憶装置、２１・・・予備の記憶装置、 ３〜３６・・・
信号伝送路。
す一実施例構成図、＃！２図は第１図の実施例Ｋかいて
データ等価の動作を示すフローチャート、第３図はＩＩ
Ｉ図の実施例においてデータの引継ぎ動作を示すフロー
チャート、第４図は池の実施例のデータ等価の動作を示
すフローチャート、ＩＥ５図は従来の電子計算機システ
ムを示す構成図である。 １．１２・・・ＣＰＵ、 ２．２２−・・補助記
憶装置、２１・・・予備の記憶装置、 ３〜３６・・・
信号伝送路。
Claims (1)
- 中央処理装置とこの中央処理装置に対応してもうけた補
助記憶装置とから構成される計算機システムが、少なく
とも２系列以上を有して多重系を構成する電子計算機シ
ステムにおいて、全ての各中央処理装置からアクセス可
能にもうけた予備の補助記憶装置と、各中央処理装置が
常用モードか試験モードかをチェックする第１の手段と
、各中央処理装置がいずれの補助記憶装置に接続してい
るかをチェックする第２の手段と、常用モードの中央処
理装置が停止した際、試験モードであった中央処理装置
の補助記憶装置を切離して前記予備の補助記憶装置に接
続し、常用モードに立上げる第３の手段とを備えたこと
を特徴とする電子計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269823A JPS61147344A (ja) | 1984-12-21 | 1984-12-21 | 電子計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269823A JPS61147344A (ja) | 1984-12-21 | 1984-12-21 | 電子計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147344A true JPS61147344A (ja) | 1986-07-05 |
Family
ID=17477666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269823A Pending JPS61147344A (ja) | 1984-12-21 | 1984-12-21 | 電子計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252939A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 二重化された処理装置間の同期状態維持方法 |
-
1984
- 1984-12-21 JP JP59269823A patent/JPS61147344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252939A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 二重化された処理装置間の同期状態維持方法 |
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