DE3855232T2

DE3855232T2 - Speichersteuersystem in einem Rechnersystem

Info

Publication number: DE3855232T2
Application number: DE19883855232
Authority: DE
Inventors: Masayuki Eshiiru Nakahar Ikeda; Koichi Mizonokuchi Hausu Ueda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-24
Filing date: 1988-12-21
Publication date: 1996-09-05
Anticipated expiration: 2008-12-22
Also published as: CA1322421C; EP0323123A3; JPH01169557A; AU592722B2; EP0323123B1; DE3855232D1; JP3066753B2; EP0323123A2; AU2748888A

Description

Die vorliegende Erfindung bezieht sich auf ein Speichersteuersystem, das die zuverlässigkeit von Informationen, die in einem Computersystem gespeichert sind, gewährleistet, im besonderen bezieht sie sich auf ein Speichersteuersystem mit doppelten Speichern, einer Vielzahl von Clusters und doppelten globalen Speichereinheiten, um eine zuverlässige und Hochgeschwindigkeitsverarbeitung von Informationen in dem Computersystem zu gewährleisten.
In einem herkömmlichen Computersystem, das wenigstens eine Hauptspeichereinheit (MSU), eine Speichersteuereinheit (MCU) und Prozessoren (CPU's) hat und Informationen von einer externen Stufe in der Hauptspeichereinheit speichert, werden dieselben Informationen in zwei verschiedene Bereiche in der Hauptspeichereinheit geschrieben, um die Zuverlässigkeit der gespeicherten Daten zu gewährleisten und einem zufälligen Fehlerauftritt in dem Speicher vorzubeugen (d. h., Doppelschreiben). In diesem Fall werden die Informationen zuerst in einem Speicher in der Hauptspeichereinheit gespeichert, und dann werden dieselben Informationen in einem anderen Bereich in derselben Hauptspeichereinheit gespeichert. Selbst wenn die zuerst gespeicherten Informationen durch einen zufälligen Fehler zerstört werden, werden deshalb die zweiten gespeicherten Informationen in dem anderen Bereich gehalten, und somit kann die zuverlässigkeit der in dem Speicher gespeicherten Informationen gewährleistet werden.
In dem herkömmlichen Computersystem verdoppelt sich jedoch die Gesamtzeit, die zum Speichern der Informationen in jedem der Speicherbereiche in der Hauptspeichereinheit erforderlich ist, und daher hemmt dieses herkömmliche Verfahren in dem Computersystem eine Hochgeschwindigkeitsverarbeitung.
Es ist ein Computersystem bekannt, das aus einer Vielzahl von Prozessoren gebildet ist (d. h., ein Mehrprozessorsystem), bei dem die Vielzahl von Prozessoren für eine Clustersteuerung in eine Vielzahl von Gruppen unterteilt ist, von denen jede als "Cluster" bezeichnet wird, und die Steuerung eines Zugriffes zwischen Prozessoren für eine Hochgeschwindigkeitsverarbeitung der Informationen erfolgt durch jeden Cluster und die globale Speichereinheit. Daher ist das Mehrprozessorsystem aus einer Vielzahl von Clusters und der globalen Speichereinheit gebildet, und jeder Cluster umfaßt eine lokale Speichereinheit, eine Speichersteuereinheit und, zum Beispiel, vier Prozessoren, die mit der Speichersteuereinheit operativ verbunden sind.
In dem Mehrprozessorsystem muß das Doppelschreiben der Informationen in dem Speicher angewendet werden, um die Zuverlässigkeit der gespeicherten Informationen zu gewährleisten.
Dennoch ist es in dem herkömmlichen Computersystem unmöglich, sowohl eine hohe Zuverlässigkeit als auch eine Hochgeschwindigkeitsverarbeitung der Informationen zu gewährleisten.
JP-A-56 058 200 von NEC Corp. offenbart ein Speichersteuersystem gemäß der Präambel des beiliegenden Anspruches 1.
JP-A-59 003 576 von dem jetzigen Anmelder offenbart ein Mehrprozessorsystem, das aus einer Vielzahl von Systemen mit mehreren Einheiten besteht, von denen jedes individuelle Speicher und jeweilige zentrale Steuereinheiten hat, und aus einem gemeinsamen Speicher und einem Reservespeicher, die beide gemeinsam mit allen zentralen Steuereinheiten der Systeme mit mehreren Einheiten verbunden sind. Der Reservespeicher wird verwendet, um einen Fehler zu überwinden, der in den individuellen Speichern der Systeme mit mehreren Einheiten auftritt.
Gemäß der vorliegenden Erfindung ist ein Speichersteuersystem in einem Computersystem vorgesehen, das wenigstens einen Prozessor, eine Hauptspeichereinheit und eine Speichersteuereinheit hat, welches Speichersteuersystem umfaßt:--
ein Zugriffsmittel, das mit dem Prozessor und der Hauptspeichereinheit operativ verbunden ist, zum Zugreifen auf zwei Speicherbereiche, die in der genannten Hauptspeichereinheit vorgesehen sind, von welchen zwei Speicherbereichen jeder identische Informationen speichern kann; und
ein Doppelschreibmittel, das in der genannten Speichersteuereinheit vorgesehen ist und mit dem Prozessor und dem genannten Zugriffsmittel operativ verbunden ist, und das betriebsfähig ist, um die identischen Informationen unter Verwendung des genannten Zugriffsmittels in jeden der genannten zwei Speicherbereiche zu schreiben, indem ein Zustand von wenigstens einem Doppelschreibbit, das in einer Adressenanweisung von dem Prozessor enthalten ist, bestimmt wird, wobei ein Zustand von "1" des genannten D-Bits einen Doppelschreibmodus darstellt, um die identischen Informatio nen in jeden der genannten zwei Speicherbereiche zu schreiben;
dadurch gekennzeichnet, daß das genannte D-Bit für einen nichtprivilegierten Modus verwendet wird, wobei ein Zustand von "0" des genannten D-Bits einen normalen Schreibmodus darstellt, um Informationen in nur einen der genannten zwei Speicherbereiche zu schreiben;
und daß das genannte Doppelschreibmittel auch betriebsfähig ist, um den Zustand von Speicherkonfigurationsbits zu bestimmen, die in der Speichersteuereinheit gespeichert sind, welche Speicherkonfigurationsbits für einen privilegierten Modus verwendet werden und gemäß vier Permutationen eines F-Bits und eines S-Bits zum Angeben des Doppelschreibmodus vier mögliche Zustände haben.
Eine Ausführungsform der vorliegenden Erfindung kann ein Speichersteuersystem in einem Computersystem vorsehen, das ein Hochgeschwindigkeitsspeichern derselben Schreibdaten in jeden von zwei Bereichen in einer Hauptspeichereinheit ermöglicht, um die Zuverlässigkeit der Informationen zu gewährleisten.
So werden bei der vorliegenden Erfindung sowohl ein D-Bit als auch F/S-Bits verwendet. Das D-Bit wird für einen nichtprivilegierten Modus verwendet und nimmt zwei Zustände an; dabei stellt ein Zustand von "0" einen normalen Schreibmodus zum Schreiben der Informationen in einen der zwei Speicherbereiche dar, und der Zustand von "1" stellt einen Doppelschreibmodus zum Schreiben derselben Informationen in jeden der zwei Speicherbereiche dar.
Die F/S-Bits werden für einen privilegierten Modus verwendet und nehmen gemäß vier Permutationen des F-Bits und des S-Bits vier Zustände an.
Als Beispiel wird Bezug auf die beiliegenden Zeichnungen genommen, in denen:--
Fig. 1 eine Grundstruktur eines Speichersteuersystems gemäß der vorliegenden Erfindung zeigt;
Fig. 2 ein schematisches Blockdiagramm eines Mehrprozessorsystems gemäß einer Ausführungsform der vorliegenden Erfindung ist;
Fig. 3 ein Flußdiagramm eines Doppelschreibprozesses gemäß einer Ausführungsform der vorliegenden Erfindung ist; und
Fig. 4 ein schematisches Blockdiagramm einer Speichersteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung ist.
Fig. 1 zeigt eine Grundstruktur eines Speichersteuersystems gemäß der vorliegenden Erfindung.
In Fig. 1 bezeichnet Bezugszahl 1 eine Hauptspeichereinheit (MSU), die zwei Speicherbereiche 11 und 12 hat, 2 eine Speichersteuereinheit (MCU), die eine Doppelschreibvorrichtung 21 hat, und 3 ein Computersystem, das diese Einheiten enthält. Die Speichersteuereinheit 2 steuert den Empfang von Informationen IFM von der externen Stufe für die Doppelschreibvorrichtung 21. Die Doppelschreibvorrichtung 21 ist zum gleichzeitigen Speichern derselben Informationen IFM in den zwei verschiedenen Bereichen 11, 12 in der Hauptspeichereinheit 1 vorgesehen.
Da gemäß der vorliegenden Erfindung dieselben Informationen in zwei verschiedene Bereiche in der Hauptspeichereinheit geschrieben werden können, ist es möglich, die Schreibzeit zu reduzieren und die Zuverlässigkeit und eine Hochgeschwindigkeitsverarbeitung der Informationen in dem Computersystem zu gewährleisten.
Figur 2 ist ein schematisches Blockdiagramm eines Mehrprozessorsystems gemäß einer Ausführungsform der vorliegenden Erfindung. In Fig. 2 ist das Mehrprozessorsystem aus vierundsechzig Prozessoren gebildet, die in sechzehn Clusters unterteilt sind, die jeweils vier Prozessoren CPU0 bis CPU3 haben. Jeder Cluster umfaßt vier Prozessoren CPU0 bis CPU3, eine lokale Speichereinheit LSU und eine Speichersteuereinheit MCU und ist gemeinsam mit zwei globalen Speichereinheiten GSU0 und GSU1 durch Busleitungen BUS verbunden. Die globale Speichereinheit enthält den Speicherbereich, der der in Fig. 1 gezeigten Hauptspeichereinheit entspricht. Die lokale Speichereinheit LSU umfaßt eine DAT- (Dynamische Adressenumsetzungs-)-Tabelle für eine Adressenkonvertierung. Die DAT-Tabelle wird zum Konvertieren einer virtuellen Adresse in eine reale Adresse verwendet, die jeder globalen Speichereinheit GSU0 bis GSU1 entspricht. Ferner umfaßt die Speichersteuereinheit MCU eine Doppelschreibvorrichtung DWD zum gleichzeitigen Speichern derselben Informationen in jede der globalen Speichereinheiten GSU0 und GSU1 als Reaktion auf eine Anweisung von den Prozessoren CPU0 bis CPU3.
Die Doppelschreibvorrichtung DWD speichert die Informationen nicht immer in zwei globalen Speichereinheiten GSU0 und GSU1; d. h., in einem nichtprivilegierten Modus und in einem Cluster, der unter Verwendung einer virtuellen Adresse ausgeführt wird, kann die Übertragung von Informationen zwischen der globalen Speichereinheit GSU und der DAT- Tabelle, die zu jenem Cluster gehört, gemäß einem Zustand eines D-Bits gesteuert werden, und demzufolge stellt das D- Bit einen Doppelschreibmodus dar. Wenn das D-Bit zum Beispiel "0" ist, wird auf eine globale Speichereinheit (zum Beispiel auf GSU0) zugegriffen, und wenn das D-Bit "1" ist, wird auf zwei globale Speichereinheiten GSU0 und GSU1 gleichzeitig zugegriffen.
In einem privilegierten Modus wird eine Operation durch eine Zugriffsanweisung unter Verwendung der realen Adresse ausgeführt. In diesem Fall wird die DAT-Tabelle nicht verwendet, und die übertragung für das Schreiben wird gemäß dem Zustand von zwei Arten von Speicherkonfigurationsbits (F/S-Bits; ersten und zweiten Bits) gesteuert, die von dem Prozessor erzeugt werden, wie durch eine folgende F/S- Tabelle gezeigt. FIS-Tabelle F-Bit S-Bit Steuerung des Schreibens Schreiben in GSU0 und GSU1 Schreiben nur in GSU0 Schreiben nur in GSU1 Ausnahme der Adressenbezeichnung
Der Ausdruck "Ausnahme der Adressenbezeichnung" bedeutet, daß kein Bereich gefunden werden kann, auf den zuzugreifen ist.
Figur 3 ist ein Flußdiagramm, das eine Operation des Speichersteuersystems gemäß einer Ausführungsform der vorliegenden Erfindung erläutert. Wenn der Prozessor CPU in Fig. 3 eine Anweisung detektiert (Schritt 1), bestimmt der Prozessor CPU, ob die Anweisung die reale Adresse der globalen Speichereinheit GSU bezeichnet oder nicht (Schritt 2). Wenn die Anweisung die reale Adresse bezeichnet (JA), sendet der Prozessor CPU die Anweisung an die Speichersteuereinheit MCU ohne auf die DAT-Tabelle Bezug zu nehmen. Die Speichersteuereinheit MCU bestimmt dann, ob die Anweisung eine Doppelschreibanweisung ist oder nicht, indem auf den Befehl der Anweisung Bezug genommen wird (Schritt 3). Wenn die Anweisung keine Doppelschreibanweisung ist (NEIN), führt die Speichersteuereinheit MCU ein normales Schreiben aus (Schritt 4), und wenn die Anweisung eine Doppelschreibanweisung ist (JA), sendet die Speichersteuereinheit MCU unter Bezugnahme auf die F/S-Tabelle eine Anforderung zum Doppelschreiben an die Doppelschreibvorrichtung DWD (Schritt 5).
Wenn die Anweisung ferner nicht die reale Adresse bezeichnet, wie durch "NEIN" bei Schritt 2 gezeigt, nimmt der Prozessor CPU Bezug auf die DAT-Tabelle, und die Bezeichnung der Adresse wird in die reale Adresse der GSU0 konvertiert (Schritt 6). Die Speichersteuereinheit MCU bestimmt den Zustand des D-Bits, das das Doppelschreiben bezeichnet (Schritt 7), und wenn das D-Bit nicht ansteigt, führt die Speichersteuereinheit MCU ein normales Schreiben aus (Schritt 8). Wenn das D-Bit ansteigt, sendet die Spei chersteuereinheit eine Anforderung zum Doppelschreiben an die Doppelschreibvorrichtung (Schritt 9).
Wenn die Doppelschreibvorrichtung in diesem Fall die Doppelschreibanforderung von der Speichersteuereinheit empfängt, erzeugt sie automatisch die Doppelschreibadresse für eine globale Speichereinheit, die der Schreibadresse für die andere bezeichnete globale Speichereinheit entspricht, und überträgt die Schreibanforderung gleichzeitig zu beiden globalen Speichereinheiten. Gemäß der vorliegenden Erfindung ist es deshalb möglich, die Informationen, die in zwei globale Speichereinheiten zu schreiben sind, auf der Basis einer einmaligen Schreiboperation zu speichern, und somit ist es möglich, eine Hochgeschwindigkeitsverarbeitung der Informationen zu erreichen und die Zuverlässigkeit der gespeicherten Informationen zu gewährleisten.
Figur 4 ist ein schematisches Blockdiagramm der Speichersteuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung. In Fig. 4 sind Adressenumsetzer ADR0 bis ADR3 an entsprechenden Prozessoren CPU0 bis CPU3 vorgesehen, und jeder der Speicher MEM0 und MEM1 ist in der entsprechenden globalen Speichereinheit GSU0 oder GSU1 enthalten. Zum Beispiel ist nämlich der Speicher MEM0 in der globalen Speichereinheit GSU0 enthalten bzw. ist der Speicher MEM1 in der globalen Speichereinheit GSU1 enthalten. Die Speichersteuereinheit umfaßt eine Prioritätsschaltung PRT, Selektoren SEL1 und SEL2, eine Adressenmodifikationsschaltung AMC, einen Datenpuffer DBF, einen Multiplexer MPX und eine F/S- Bit-Tabelle. Die Doppelschreibvorrichtung gemäß der vorliegenden Erfindung entspricht der Adressenmodifikations schaltung AMC und der F/S-Bit-Tabelle.
Bei dieser Struktur wird zum Beispiel die Anweisung von dem Prozessor CPU1 dem Adressenumsetzer ADR1 eingegeben, und wenn die Anweisung die reale Adresse bezeichnet, wird sie ohne Konvertierung der Adresse zu der Prioritätsschaltung PRT gesendet. Wenn die Anweisung die virtuelle Adresse bezeichnet, wird die virtuelle Adresse unter Bezugnahme auf die DAT-Tabelle in die reale Adresse konvertiert. Die Prioritätsschaltung PRT bestimmt die Priorität für die Anweisungen, die von jedem der Adressenumsetzer ADR0 bis ADR3 eingegeben werden, und die Anweisung, die durch die Prioritätsschaltung PRT selektiert wird, wird zu der Adressenmodifikationsschaltung AMC und dem ersten Selektor SEL1 gesendet.
Die Adressenmodifikationsschaltung AMC bestimmt, ob das D-Bit hoch ("1") ist oder nicht, um den Doppelschreibmodus in dem nichtprivilegierten Modus zu detektieren. Wenn das D- Bit niedrig ("0") ist, wird für den Speicher der normale Schreibmodus durch den Multiplexer MPX ausgeführt. In diesem Fall werden die Daten von dem Prozessor durch den Selektor SEL1, den Datenpuffer DBF und den Multiplexer MPX zu dem Speicher übertragen. Wenn das D-Bit hoch ist, wird das Doppeischreiben für zwei Bereiche des Speichers ausgeführt.
Bei dem privilegierten Modus basiert die Bestimmung der Adressenmodifikationsschaltung AMC auf dem Zustand des F/S- Bits. Wie durch die F/S-Tabelle gezeigt, werden die Daten nämlich gemäß der F/S-Tabelle durch den Multiplexer MPX in die GSU0 und/oder GSU1 geschrieben. Das F/S-Bit wird durch den Prozessor bestimmt, der durch die Prioritätsschaltung PRT durch den Selektor SEL3 selektiert wurde. Der Selektor SEL2 ist zum Lesen der Daten aus dem Speicher MEM0 oder MEM1 in den Prozessor vorgesehen.

Claims

1. Ein Speichersteuersystem in einem Computersystem, das wenigstens einen Prozessor (CPU; CPU0, CPU1, ...), eine Hauptspeichereinheit (MSU) und eine Speichersteuereinheit (MCU) hat, welches Speichersteuersystem umfaßt:--

ein Zugriffsmittel, das mit dem Prozessor und der Hauptspeichereinheit operativ verbunden ist, zum Zugreifen auf zwei Speicherbereiche (GSU0, GSU1; MEM0, MEM1), die in der genannten Hauptspeichereinheit vorgesehen sind, von welchen zwei Speicherbereichen jeder identische Informationen speichern kann; und

ein Doppelschreibmittel, das in der genannten Speichersteuereinheit (MCU) vorgesehen ist und mit dem Prozessor und dem genannten Zugriffsmittel operativ verbunden ist, und das betriebsfähig ist, um die identischen Informationen unter Verwendung des genannten Zugriffsmittels in jeden der genannten zwei Speicherbereiche zu schreiben, indem ein Zustand von wenigstens einem Doppelschreibbit (D- Bit), das in einer Adressenanweisung von dem Prozessor enthalten ist, bestimmt wird, wobei ein Zustand von "1" des genannten D-Bits einen Doppelschreibmodus darstellt, um die identischen Informationen in jeden der genannten zwei Speicherbereiche zu schreiben;

dadurch gekennzeichnet, daß das genannte D-Bit für einen nichtprivilegierten Modus verwendet wird, wobei ein Zustand von "0" des genannten D-Bits einen normalen Schreibmodus darstellt, um Informationen in nur einen der genannten zwei Speicherbereiche (GSU0, GSU1) zu schreiben;

und daß das genannte Doppelschreibmittel auch betriebsfähig ist, um den Zustand von Speicherkonfigurationsbits (F-Bit, S-Bit) zu bestimmen, die in der Speichersteuereinheit gespeichert sind, welche Speicherkonfigurationsbits für einen privilegierten Modus verwendet werden und gemäß vier Permutationen eines F-Bits und eines S-Bits zum Angeben des Doppelschreibmodus vier mögliche Zustände haben.

2. Ein Speichersteuersystem nach Anspruch 1, das auf ein Mehrprozessorsystem angewendet ist, das eine Vielzahl von Prozessoren (CPU0, CPU1, ...) hat, die in eine Vielzahl von Clusters (CLUSTER 0, CLUSTER 1, ...) unterteilt sind, und zwei globale Speichereinheiten (GSU0, GSU1) hat, die jeweils einen entsprechenden der genannten zwei Speicherbereiche vorsehen; bei dem jeder genannte Cluster mit einer lokalen Speichereinheit (LSU), einem entsprechenden genannten Zugriffsmittel und einer entsprechenden genannten Speichersteuereinheit (MCU) versehen ist.

3. Ein Speichersteuersystem nach Anspruch 2, das ferner einen dynamischen Adressenumsetzer in jeder genannten lokalen Speichereinheit (LSU) umfaßt, der mit dem genannten Doppelschreibmittel operativ verbunden ist, zum Konvertieren einer virtuellen Adresse in eine reale Adresse.

4. Ein Speichersteuersystem nach Anspruch 2 oder 3, ferner mit:--

einer F/S-Bit-Tabelle in jeder genannten Speichersteuereinheit (MCU), die mit den Prozessoren in dem entsprechenden Cluster (z. B. CPU0 bis CPU3) operativ verbunden ist und durch einen der Prozessoren selektiert wird; und

einer Adressenmodifikationsschaltung (AMC) in jeder genannten Speichersteuereinheit (MCU), die mit der genannten FIS-Bit-Tabelle und den globalen Speichereinheiten (GSU0, GSU1) operativ verbunden ist, zum Bestimmen entweder des normalen Schreibmodus oder des Doppelschreibmodus auf der Basis des Zustandes des D-Bits in dem nichtprivilegierten Modus und auf der Basis der Speicherkonfigurationsbits in dem privilegierten Modus.

5. Ein Speichersteuersystem nach Anspruch 1 oder 2, bei dem ein Adressenmittel (z. B. ADR0 bis ADR3) mit dem oder jedem Prozessor (z. B. CPU0 bis CPU3) operativ verbunden ist, zum Empfangen einer ersten Schreibadresse für Daten, die von dem Prozessor empfangen werden; und bei dem der oder jeder Prozessor betriebsfähig ist, um Steuerdaten vorzusehen, die eine Angabe bezüglich dessen enthalten, ob der nichtprivilegierte Zugriffsmodus verwendet wird, und ein Speicherkonfigurationssignal, das im privilegierten Modus Bereiche des Hauptspeichers angibt, die zu beschreiben sind, welches Doppelschreibmittel eine Adressenmodifikationsschaltung (AMC) enthält, zum Erzeugen einer zweiten Schreibadresse in der Hauptspeichereinheit in Abhängigkeit von der ersten Schreibadresse, die durch das genannte Adressenmittel empfangen wurde, wenn das Doppeischreibsignal angibt, daß die identischen Daten in die mehreren Bereiche als in einen Bereich in der Hauptspeichereinheit (MSU) zu schreiben sind.

6. Ein Speichersteuersystem nach Anspruch 5:--

bei dem die oder jede genannte Speichersteuereinheit (MCU) ferner eine Speicherkonfigurationstabelle umfaßt, die mit dem oder jedem Prozessor operativ verbunden ist, zum Bestimmen der Bereiche der Hauptspeichereinheit (MSU), die durch das Speicherkonfigurationssignal bezeichnet sind; und

bei dem die genannte Adressenmodifikationsschaltung (AMC) die zweite Schreibadresse in dem privilegierten Modus in Abhängigkeit von den Bereichen der Hauptspeichereinheit erzeugt, die durch die genannte Speicherkonfigurationstabelle bestimmt sind.

7. Ein Speichersteuersystem nach Anspruch 6, ferner mit:--

einem Datenpuffer (DBF) zum Empfangen der Daten von dem oder jedem Prozessor (z. B. CPU0 bis CPU3); und

einem Mittel (MPX) zum Zuführen der Daten von dem genannten Datenpuffer zu den Bereichen der Hauptspeichereinheit (MSU) unter Steuerung der genannten Adressenmodifikationsschaltung (AMC).