SU1365087A2 - Устройство дл контрол логических схем - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике, может быть использовано дл  входного и выходного контрол  логических микросхем и  вл етс  усовершенствованием основного изобретени  по а.с. № 1108453.Задача,решаема  изобретением , состоит в обеспечении возможности непосредственного, измерени  динамического параметра (например,времени задержки сигнала) контролируемой логической схемь при одновременном функциональном ее контроле с использованием сигнатурного анализатора . Устройство содержит генератор 1 тактовых сигна юв, первый счетчик 2, сигнатурный анализатор 3,первый, второй и третий регистры 4,5 и 6,первый и второй злементы задержки 7,8, блок формировани  строб-импульса 9, второй счетчик 10, блок 11 сравнени , блок 12 индикации,распределитель 13 импульсов.Сущность работы устройства заключаетс  в том,что,с целью формировани  импульса задаетс  интервал времени (измерительный импульс) между подачей тестового воздействи  на контролируемую логическую схему и фиксацией ее реакции, затем выходна  сл

Description

А$сг

со

О5 О1

о

00

)

моследоиательнпсть гР(1рачиваетс  в сигнатуру. В iipcMiecr.e контрол  автоматически осуществл етс  пос.педова- те.г1Ы1ое уменьшение длительности измерительного импульса с одновременным сравнением сигнатур,сформированных в каждых двух соседних окнах

измерени . Значение дли гсчц. и измерительного импулы-  при несовпадении сигнатур дпух соседних окон измерени   вл етс  временем задержки сигнала контролируемой логической схемы (измеренным динамическим параметром). 1 з.п. ф-лы, 5 ил.

1

Изобретение относитс  к автоматике и вычислительной технике, может быть использовано,например, дл  входного и выходного контрол  логических микросхем и  вл етс  усовершенствованием известного устройства по авт.св. № 1108453.

Цель изобретени  - повышение достоверности контрол  за счет обеспечени  измерени  динамических параметров контролируемых логических схем.

На фиг. 1 приведена функциональна  схема устройства;на фиг. 2 - функциональна  схема блока формировани  стробирующего импульса; на фиг. 3 и А - блок сравнени  и распределитель импульсов соответственно; на фиг. 5 - временные диаграммы, по сн ющие работу устройства.

Устройство дл  контрол  логических схем (фиг. 1) содержит генератор 1 тактовых сигналов (генератор тактов ), первый счетчик 2, сигнатурный анализатор 3 первый А, второй 5 и третий 6 регистры первый 7 и второй 8 элементы задержки,блок 9 формировани  стробирующего импульса,второй счетчик 10, блок 11 сравнени ,блок 12 индикации, распределитель 13 импульсов . Также обозначена контролируема  схема 1А.

Блок 9 (фиг. 2) содержит генератор 15 синхросигналов, счетчик 16, триггер 17 и элемент НЕ 18.

Блок сравнени  (фиг. 3) содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 19.1-19.16,элемент ИЛИ 20, D-триггер 21,триггер 22 и элемент И-НЕ 23.

Распределитель импульсов (фиг. 4) счдсфжит регистр 24 сдвига и элемен- rt.i ПК 25 и 26.

Сигнатурный анализатор 3 может быть любым,собранным по параллельной схеме. При этом блок индикации сигнатуры входит |Дополнительно составной частью в сигнатурный анализатор,представл ет собой сочетание регистра, дешифратора и индикатора и может быть вьтолнен, например, аналогично известному блоку индикации. 0 На временных диаграммах (фиг. 5а, б,в) цифры указывают соответствующие блоки, на выходах которых присутствуют указанные сигналы.

В качестве измер емого динамичес- 5 кого параметра может быть выбрано врем  задержки распространени  сигнала , длительность переходных процессов , программируемый интервал времени и т.д. В качестве измер емого дина- 0 мического параметра рассматриваетс  длительность задержки выходного сигнала .

В режиме измерени  динамических параметров при подаче на вход выбора режима устройства потенциала,разрешающего работу счетчика 10, устройство работает следующим образом.

Перед началом работы в счетчик 10 записываетс  единична  информаци , остальные счетчики,регистры и триггеры , а также сигнатурный ангшизатор 3 устанавливаютс  в нулевое состо ние (соответствующие цепи установки,не показаны). При контроле с помощью 5 предлагаемого устройства конкретной логической схемы 14 ее входы подключаютс  к выходам регистра 4, а выходы - к входам регистра 5. Передний фронт сигнала с выхода генератора 1 тактовых сигналов запускает переключение счетчика 2 и одновременно первый элемент 7 задержки. Частота гене5

0

0

ратора 1 выбираетс ,исход  из условий работы контролируемой схемы 14 и блока 9. Длительность задержки элемента П выбираетс  такой,чтобы перекрыть с некоторым запасом длительность переходных процессов переключени  всех каскадом счетчика 2. При обеспечении указанного перекрыти  стабильность работы элемента 7 задержки значени  не имеет. Выходной сигнал элемента 7 задержки через элемент НЕ 18 (фиг. 2) поступает на вход установки в единицу триггера 17 и устанавливает его в единичное состо ние, перевод  тем самым счетчик 16 из режима параллельной записи в режим счета.До прихода данного сигнала на информационных входах параллельной записи счетчика 16 присутствует единична  информаци  с выходов счетчика 10. Разр дность счетчика 16 (фиг. 2, в качестве примера показан четырехразр дный счетчик) и частота генератора 15 выбираютс ,исход  из нормы длительности задержки выходного сигнала контролируемой логической схемы 14 с учетом известных задержек переключени  регистров 4 и 5 и триггера 17.

Передний фронт измерительного импульса с выхода триггера 17 осуществл ет синхронный прием выходных сигналов счетчика 2 в регистр 4, выходные сигналы которого подаютс  на входы контролируемой логической схемы 14.Длительность измерительного импульса определ етс  количеством импульсов генератора 15,подсчитанных на вычитание счетчиком 16 до его переполнени  (момент перехода через ноль).При по влении сигнала с выхода переполнени  счетчика 16 триггер 17 устанавливаетс  в нулевое состо ние при этом формируетс  задний фронт измерительного импульса, по которому осуществл етс  прием выходных сигналов - реакций контролируемой логической схемы 14 в регистр 5. Исходна  длительность измерительного импульса выбираетс  заведомо .большей нормы длительности задержки выходного сигнала контролируемой логической схемы (т.е. измер емого динамического параметра ) .

Сигналы с выхода регистра 5 подаютс  на информационные входы сигнатурного анализатора 3. Стартстопный вход сигнатурного анализатора 3 управл етс  последним используемым раз-р дом счетчика 2. Синхровход сигнатурного анализатора 3 управл етс 

задним фронтом сигнала генератора 1.

Таким образом, реализуетс  динамический контроль логической схемы 14 при посто нной заданно длительности измерительного импульса в каж- дом такте тестовой процедуры,котора  при заданном переборе состо ний счетчика 2 реализует и заданный функциональный контроль логической схемы. По заданному фронту сигнала стартстоп прекращаетс  формирование сигнатуры в сигнатурном анализаторе 3 и запускаетс  распределитель 13 импульсов , который по трем следующим друг за другом тактам сигнала с выхода генератора 1 вырабатывает последовательно сигналы на первом,втором и третьем своих выходах.

По сигналу с первого выхода осуществл етс  сравнение в блоке 11 сигнатуры ,сформированной в данном окне измерени  с сигнатурой,сформированной в предыдущем окне измерени  и записанной в регистре 6. В первом окне измерени  в регистре 6 записана нулева  информаци , но сигнал несравнени  не по вл етс  на выходе блока 11 сравнени , так как сигнал с первого выхода распределител  13 импульсов поступает на вход установки в единицу триггера

22 (фиг. 3), устанавлива  его в единичное состо ние и,тем самым подготавлива  возможное переключение триггера 21 лишь в следующем окне измерени .

По сигналу с второго выхода распределител  13 импульсов осуществл етс  запись новой сигнатуры из сигнатурного анализатора 3 в регистр 6. По сигналу с третьего выхода распределител  13 импульсов сигнатурный анализатор обнул етс , а на вход вычитани  счетчика 10 поступает счетный импульс и счетчик 10 устанавливаетс  в состо ние 1...10. Это состо ние записываетс  в счетчик 16 и в следующем окне измерени  длитель- ность измерительного импульса на выходе блока 9 уменьшаетс  на единицу (на один такт генератора 15) по сравнению с предыдущим окном измерени .

Если задержка выходного сигнала контролируемой логической схемы 14 меньше длительности измерительного импульса, то в данном окне измерени  формируетс  правильна  сигнатура, совпадающа  с сигнатурой,сформированной в предыдущем окне измерени , и весь процесс повтор етс .

Таким образом, в следующих друг за другом окнах измерени  осуществл етс  постепенное уменьшение длительности измерительного импульса, пока в одном из окон измерени  зта длительность не оказываетс  меньшей фактического значени  задержки выходного сигнала контролируемой логической схемы 14. В этом случае в регистр 5 с выхода схемы 14 прин та неверна  выходна  реакци  и в результате в сигнатурном анализаторе формируетс  неверна  сигнатура, отлична  от той, котора  записана в регистре 6. На одном или нескольких выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 19.1-19.16 (фиг. 3) при этом по вл етс  единичный сигнал, который вызывает по вление единичного сигна- ла на выходе элемента ИЛИ 20. По сигналу с первого выхода распределител  13 импульсов после окончани  окна измерени  потенциал логической 1 записываетс  в триггер 21, с выхода которого поступает на вход записи блока 12 индикации. В блок индикации при этом записываетс  текущее состо ние счетчика 10, которое однозначно определ ет измеренную величину задержки выходного сигнала схемы 14.

Сигнал о несовпадении сигнатур с выхода блока 11 сравнени , кроме того,через элемент 8 задержки поступает на вход параллельной записи счетчика 10 и устанавливает его в единичное состо ние, после чего весь цикл контрол  и измерени  повтор етс  вновь.

Дл  обеспечени  только функционального контрол  логических схем на вход выбора режима устройства поаетс  запрещающий потенциал. При этом длительность измерительного импульса в соседних окнах измерени  не измен етс .

Таким образом, введение указанных элементов и св зей обеспечивает по сравнению с известным устройством возможность не только допускового контрол , но и непосредственного измерени  динамических параметров, благодар  чему увеличиваетс  полнота контрол . При этом функциональный

0

5

0

5

0

контроль логических схем осуществл етс , как и в известном устройстве, путем сравнени  сигнатуры контролируемой схемы с эталонной сигнатурой.

Claims (2)

1.Устройство дл  контрол  логических схем по авт.св. № 1108453, отличающеес  тем,что, с целью повышени  достоверности контрол  за счет обеспечени  измерени  динамических параметров контролируемых логических схем, оно содержит третий регистр, блок сравнени ,второй счетчик,распределитель импульсов , второй элемент задержки и блок индикации,причем выход сигнатурного анализатора соединен с информационным входом третьего регистра и первым информационным входом блока сравнени , второй информационный вход которого подключен к выходу третьего регистра,выход Неравно блока сравнени  соединен с входом записи блока индикации и через второй элемент задержки подключен к входу параллельной записи второго Счетчика,разр дные выходы которого соединены с информационными входами блока формировани  стробирующего импульса и блока индикации, тактовьй вход и вход запуска распределител  импульсов подключены соответственно к выходу генератора тактовых сигналов и выходу старшего разр да первого счетчика, первый,второй и третий выходы распределител  , импульсов соединены соответственно со стробирующим входом блока сравнени , входом записи третьего регистра, входом управлени  вычитани  второго счетчика и входом сброса сигнатурного анализатора,а вход запрета второго счетчика  вл ет с  входом выбора режима устройства.

I

2.Устройство по п. 1, о т л и- чающеес  тем,что блок формировани  стробирующего импульса содержит генератор синхросигнала,счетчик, триггер И элемент НЕ, причем выход генератора синхроимпульсов соединен

с входом управлени  вычитани  счетчика , инверсный выход заема которого с соединен с инверсным входом сброса триггера, инверсный вход установки которого соединен с выходом элемента НЕ, вход которого соединен с входом разрешени  блока, выход которого

5

0

0

0/nffjfo- т 7

7}J

От блока Ю

От длокаЗ

16

K&noKOft

,f

к блока ft

риг.З

Ofn f/rOAO fSfC/npOff)

S)

Фиг.