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Hintergrund
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Technisches Gebiet
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Die
vorliegende Erfindung betrifft im Allgemeinen Halbleiterspeicher
und betrifft insbesondere das Steuern von Wortleitungssignalen.
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Hintergrund der Erfindung
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Mikroprozessoren
werden in vielen Anwendungen eingesetzt, wozu Personalcomputer und
andere elektronische Systeme gehören.
Eine Aufgabe von Mikroprozessoren ist die schnelle Informationsverarbeitung.
Ein Problem besteht in der Übertragungsleitung
zwischen einem Mikroprozessor und einem Hauptspeicher. Die von dem
Mikroprozessor abzuarbeitenden Befehle und die Daten, mit denen durch
die Befehle erzeugte Operationen auszuführen sind, sind in Adressen
innerhalb eines Hauptspeichers abgelegt. Um auf die Befehle und
die Daten zuzugreifen, überträgt der Mikroprozessor
Adressen zum Hauptspeicher. Der Hauptspeicher decodiert die Adresse
und stellt den Inhalt an der angeforderten Adresse für das Lesen
und/oder Schreiben zur Verfügung.
Die Zeitdauer, die der Mikroprozessor benötigt, um eine Adresse zu dem
Hauptspeicher zu senden und den entsprechenden Inhalt von diesem
zu empfangen, kann das Leistungsverhalten des Systems deutlich beschränken.
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Eine
Technik, die zur Steigerung der Geschwindigkeit eingesetzt wird,
mit der der Mikroprozessor Information verarbeitet, besteht darin,
den Mikroprozessor mit einer Architektur zu versehen, die einen
schnellen lokalen Speicher beinhaltet, der als Cache-Speicher bezeichnet
wird.
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Ein
Cache-Speicher ist ein kleiner schneller Speicher, der Kopien von
jüngst
verwendeten Daten oder Befehlen enthält. Wenn diese Elemente erneut verwendet
werden, können
die aus dem Cache-Speicher anstelle des Hauptspeichers abgerufen
werden. Anstatt bei geringeren Zugriffszeiten für den Hauptspeicher zu arbeiten,
kann der Mikroprozessor mit den schnelleren Zugriffszeiten für den Cache-Speicher über einen
großen
Teil der Zeit hinweg arbeiten.
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Um
das Leistungsverhalten weiter zu steigern, wurden den Mikroprozessoren
mehr als ein Cache-Speicher auf dem gleichen Halbleitersubstrat,
in dem der Mikroprozessor ausgebildet ist, hinzugefügt.
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Die
am meisten verwendeten Cache-Speicher besitzen eine statische Speicherschaltung
mit wahlfreiem Zugriff (SRAM), die eine hohe Dichte unter Anwendungen
von Wortleitungen und Bitleitungen zum Zugreifen auf SRAM-Speicherzellen
bietet. Um jedoch möglichst
viel Speicher auf dem Mikroprozessorchip anzuordnen, erfordern SRAM-Schaltungen Architekturen
für minimale
Zellen und Lese/Schreib-Schaltungen. Um die minimalen Architekturen
zu unterstützen,
wird auf eine Speicherzelle zugegriffen, indem eine Reihenwortleitungsleitung
aktiviert und ein ausgewählter
Eingangstransistor der Spalte aktiviert wird, um den Wert aus der
Speicherzelle auszulesen.
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Die
Verwendung von Speicherschaltungen in batteriebetriebenen Geräten und
in anderen Geräten mit
geringen Versorgungsspannung erfordert es, die Speicherschaltungen
mit geringst möglichen
Spannung zu betreiben. Wenn typischerweise Lese- oder Schreiboperationen
in Speicherarrays ausgeführt werden,
wird die Wortleitung auf einen hohen Pegel gesetzt, wobei die Versorgungsspannung
anliegt, während
die in den Speicherzellen gespeicherte Information ausgelesen wird,
indem diese auf Bitleitungen übertragen
wird oder die Information auf den Bitleitungen wird gespeichert,
indem diese in den Speicherzellen abgelegt wird. Für Leseoperationen
werden die Bitleitungen mittels eines Fühlerverstärkers ausgelesen. Fühlerverstärker sind
in allen Speichern vorhanden, unabhängig davon, ob die Speicher
dynamisch, statisch, Flash-Speicher oder andere Arten von Speichern
sind. Bei Schreiboperationen ändert die
Information auf den Bitleitungen die in der Speicherzelle gehaltene
Ladung. Während
die Wortleitung aktiviert ist, wird Leistung verbraucht. Die Wortleitung
bleibt aktiviert während
und nach der gewünschten
Operation, unabhängig
davon, ob eine Lesevorgang oder ein Schreibvorgang ausgeführt wird,
um eine abschließende
Operation zu gewährleisten,
d. h. es wird Leistung verbraucht, selbst wenn dies nicht mehr notwendig
ist.
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Das
Auslesen von zuverlässigen
Ergebnissen aus der Speicherschaltungen, die bei geringen Versorgungsspannungen
arbeiten, wird durch die große
Kapazität
der Wortleitun gen und des Schwellwertabfalls, der durch den Eingangstransistor
hervorgerufen wird, schwieriger gestaltet. Geringe Versorgungsspannungen
reduzieren die Speichergeschwindigkeit und bei sehr geringen Spannungen sinkt
die Zuverlässigkeit
für die
Information ab.
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Um
die Problematik der Zuverlässigkeit
zu handhaben, wurden Speicherschaltungen entwickelt, die eine hochgesetzte
Spannung, die den Wortleitungen zugeführt wird, besitzen. Die Reihenwortleitung wird
auf eine Spannung aufgeladen, die höher ist als die Versorgungsspannung.
Des weiteren wird die Reihenwortleitung vor dem Zugreifen auf die
Speicherstelle aufgeladen, indem der Spalteneingangstransistor geschaltet
wird. Hochsetzschaltungen ermöglichen
einen zuverlässigen
Speicherbetrieb bei geringen Spannungen.
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Ein
Problem bei den Hochsetzschaltungen besteht darin, dass bei hohen
Spannungen die Zugriffsschaltung überlastet wird. Dies begrenzt
das obere Ende des Versorgungsspannungsbereichs eines Speicherbauelements.
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Ein
weiteres Problem besteht darin, dass das Hochsetzen die Leistungsaufnahme
einer Speicherschaltung erhöht.
Bei höheren
Versorgungsspannungen kann der Energieverbrauch akzeptable Pegel überschreiten
und die Speicherschaltung kann auf Grund von Überhitzung ausfallen.
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Das
Einsparen von Leistung ist stets ein wichtiges Kriterium. Da eine
geringe Leistungsaufnahme noch an Bedeutung zunehmen wird, ist es wünschenswert,
ein Verfahren und eine Vorrichtung zum Betreiben eines Speicherbauelements
derart bereitzustellen, dass Leistung eingespart wird. Des weiteren
ist es vorteilhaft, zuverlässige
Lese- und Schreiboperationen bei geringen Spannungen zu ermöglichen.
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Mit
dem Bestreben, die Geschwindigkeit und die Leistungseinsparungen
zu verbessern, wurden Lösungen
für diese
Probleme seit langer Zeit vom Fachmann gesucht.
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Es
sei auf die
EP-A-0 533
096 hingewiesen, die ein Adressierungssystem offenbart,
das eine Adressenpuffereinheit (
11) aufweist, das auf ein
Taktsignal (CLK) mit niedrigem Pegel reagiert, um ein Adressensignal
(A0 bis Ax) zu synchronisieren, das eines der Wortleitungen (WL1
bis WLm) bezeichnet, und zum Beibehalten des Adressensignals, bis
das Taktsignal wieder von einem hohen Pegel zu einem niedrigen Pegel
abgefallen ist. Eine Adressendecodiereinheit (
12) ist mit
der Adressenpuffereinheit zum selektiven Ansteuern von decodierten
Signalleitungen (XS1 bis XSm) verbunden; eine Zeitsteuereinheit (
14),
die von dem Taktsignal angesteuert wird, wird vorgesehen, um ein
phasensynchrones Zeitsteuersignal (TM) zu erzeugen; und eine Ansteuereinheit
(
13) mit mehreren Ansteuerschaltungen (
13i bis
13m),
die entsprechend zwischen den decodierten Signalleitungen und den
mehreren Wortleitungen angeschlossen sind, wobei die mehreren Ansteuerschaltungen
ausgebildet sind, entsprechende Logikpegel auf den zugehörigen decodierten
Signalleitungen zwischenzuspeichern, wenn das phasensynchrone Zeitsteuersignal
von tiefen Pegel auf hohen Pegel gebracht wird, um damit selektiv
die Wortleitungen in den aktiven Bereich anzusteuern, wobei alle
Wortleitungen im inaktiven Pegel gehalten werden, während das
phasensynchrone Zeitsteuersignal auf tiefen Pegel ist, wodurch eine
mehrfache Auswahl der Wortleitungen verhindert wird.
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Es
sei auch auf die
US-A
5 031 141 verwiesen, die eine Schaltung zum Erzeugen von
Zeitsteuersignalen zum Betreiben eines chipinternen Cache-Speichers
offenbart, in welchem Leseoperationen des Cache-Speichers in einer
ersten Phase eines Taktsignals auftreten und Schreiboperationen
in einer zweiten Phase des Taktsignals auftreten, wobei Operationen,
die in der zweiten Phase auszuführen sind,
eine Zeit für
die Ausführung
erfordern, die die Länge
der zweiten Phase übersteigt,
wobei eine Einrichtung zum Erzeugen des Beginnens eines Schreibauswahlsignals
vorgesehen ist, um möglichst bald
nach dem Auftreten eines Schreibpulses und eines Trefferpulses dieses
zu erzeugen, und wobei eine Einrichtung vorgesehen ist, um das Schreibauswahlsignal
nach einer Verzögerung
zu beenden, die durch die zweite Phase des Taktsignals hervorgerufen
wird und nach einer Zeitdauer beendet wird, die ausreichend ist,
um eine Schreibphase zu ermöglichen,
wobei sich die Zeitdauer tatsächlich
in die nächste
Phase des Taktsignals erstreckt.
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Überblick über die Erfindung
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Die
vorliegende Erfindung stellt ein Speichersystem bereit mit:
Speicherzellen
zur Aufnahme von Daten;
Bitleitungen zum Schreiben von Daten
in die Speicherzellen und zum Auslesen von Daten daraus;
Wortleitungen,
um die Bitleitungen zu veranlassen, Daten in die Speicherzelle zu
schreiben in Reaktion auf Wortleitungssignale;
einem Decodierer,
um Adresseninformationen in Reaktion auf ein Taktsignal und ein
Adressensignal zur Auswahl einer Wortleitung für einen Schreibvorgang in eine
Speicherzelle zu empfangen und zu decodieren, wobei der Decodierer
auf das Taktsignal mit ansteigender und abfallender Flanke reagiert,
und wobei der Decodierer auf die ansteigende Flanke reagiert, um
das Decodieren zu beginnen, und auf die abfallende Flanke reagiert,
um das Decodieren zu beenden;
einer Signalspeicherschaltung
die auf das Taktsignal reagiert, um das Wortleitungssignal für die ausgewählte Wortleitung
für das
Schreiben in die Speicherzelle bereitzustellen und das Wortleitungssignal
von der ausgewählten
Wortleitung zu entfernen, wenn der Schreibvorgang für die Speicherzelle
abgeschlossen ist, wobei die Signalspeicherschaltung auf die abfallende
Flanke des Taktsignals und ein Aktivierungssignal reagiert, um das
Wortleitungssignal auf der ausgewählten Wortleitung für das Schreiben
in die Speicherzelle zu speichern, und die Signalspeicherschaltung
auf eine zweite ansteigende Flanke des Taktsignals reagiert, um
das Wortleitungssignal von der ausgewählten Wortleitung zu entkoppeln.
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Das
Speichersystem spart Leistung ein, wobei zuverlässige Lese- und Schreiboperationen
bei geringen Spannungen möglich
sind.
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Die
Erfindung stellt ferner ein Verfahren zum Betreiben eines Speichersystems
bereit mit:
Bereitstellen von Speicherzellen zum Aufbewahren von
Daten;
Schreiben von Daten in die Speicherzellen auf Bitleitungen
und Auslesen von Daten aus den Speicherzellen;
Reagieren auf
Wortleitungssignale auf Wortleitungen, indem die Bitleitungen veranlasst
werden, Daten in die Speicherzellen zu schreiben;
Auswählen einer
Wortleitung für
einen Schreibvorgang in eine Speicherzelle unter Anwendung eines Decodierers
zum Empfangen und Decodieren von Adresseninformationen in Reaktion
auf ein Taktsignal und ein Adressensignal, wobei das Auswählen der Wortleitung
das Reagieren auf eine ansteigende Flanke des Taktsignals durch
den Decodierer zum Starten des Decodierens und auf eine abfallende Flanke
des Taktsignals zum Beenden des Decodierens umfasst;
Halten
eines Wortleitungssignals in Reaktion auf das Taktsignal, indem
das Wortleitungssignal der ausgewählten Wortleitung für den Schreibvorgang
in die Speicherzelle bereitgestellt wird und Abkoppeln des Wortleitungssignals
von der ausgewählten
Wortleitung, wenn der Schreibvorgang in die Speicherzelle abgeschlossen
ist, wobei Halten eines Wortleitungssignals umfasst:
Reagieren
auf die abfallende Flanke des Taktsignals und ein Schreibaktivierungssignal
durch Halten des Wortleitungssignals auf der ausgewählten Wortleitung
zum Beschreiben der Speicherzelle; und
Reagieren auf eine zweite
ansteigende Flanke des Taktsignals durch Abkoppeln des Wortleitungssignals
von der ausgewählten
Wortleitung.
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Gewisse
Ausführungsformen
der Erfindung haben andere Vorteile zusätzlich oder anstelle der zuvor
genannten Vorteile. Der Fachmann erkennt die Vorteile beim Studium
der folgenden detaillierten Beschreibung, wenn diese im Zusammenhang
mit den begleitenden Zeichnungen studiert wird.
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Beste Art zum Ausführen der Erfindung
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Ein
SRAM mit Kerngebieten enthält
typischerweise ein oder mehrere M × N-Arrays aus individuell
adressierbaren im Wesentlichen identischen Speicherzellen. Periphere
Bereiche enthalten typischerweise eine Eingabe/Ausgabe-(I/O) Schaltung und
eine Programmierschaltung zum selektiven Adressieren der einzelnen
Speicherzellen gemäß der vorliegenden
Erfindung. Die Zellenzugriffsschaltung wird teilweise repräsentiert
durch und enthält
einen oder mehreren x-Decodierer und y-Decodierer, die mit der I/O-Schaltung zusammenwirken,
um das Source, das Gate und das Drain von ausgewählten adressierten Speicherzellen
mit vorbestimmten Spannungen oder Impedanzen zu verbinden, um damit
die entsprechenden Operationen an der Speicherzelle in Gang zu setzen,
beispielsweise das Programmieren, das Schreiben, das Auslesen, das
Löschen
und das Erzeugen notwendiger Spannungen, um derartige Operationen
zu bewirken.
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Ein
Zeitablaufdiagramm besitzt eine vertikale Achse für die Spannung
und eine horizontale Zeitachse. Ein Taktsignal ist periodisch und
besitzt zwei Phasen: die Phase A und die Phase B, die von ungefähr der Mitte
der Anstiegs- und Abfallzeiten gemessen sind, so dass das Taktsignal
zu Beginn der Phase A auf einen hohen Pegel entsprechend einer digitalen
1 geht, auf tiefen Pegel entsprechend einer digitalen Null zu Beginn
der Phase B und auf hohen Pegel für eine digitale 1 zu Beginn
der nächsten nachfolgenden
Phase geht. Ein erstes Wortleitungssignal besitzt eine Dauer, während welcher
ein Wortleitungssignal auf hoher Spannung oder hochpegelig bleibt
auf einer Wortleitung für
eine Nur-Lese-Operation. Ein zweites Wortleitungssignal besitzt
eine Dauer, während
welcher ein Wortleitungssignal auf hohem Pegel auf einer Wortleitung
für eine
Lese-Schreib-Operation
gehalten wird, um entsprechend Daten aus einer Speicherzelle auszulesen oder
in diese zu schreiben.
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Es
besteht eine Zeitverzögerung,
da die Wortleitungssignale von dem Beginn des Taktsignals aktiviert
werden, wobei das Erreichen der Wortleitungen unter Verzögerung geschieht,
da das Decodieren und andere Prozesse, die vor dem Anlegen der Wortleitungssignale
an den Wortleitungen erforderlich sind, notwendig sind. Die diversen
Signale überlappen
sich an diversen Zeiten und entsprechend den diversen Spannungen.
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Die
vorliegende Erfindung kann auf Lese-Modifizier-Schreib-Schemata
angewendet werden, in denen Schreiboperationen nach Leseoperationen
ausgeführt
werden. In gewissen Ausführungsformen
können
in der vorliegenden Erfindung Lese- und Schreiboperationen in einem
einzelnen Taktzyklus auftreten. Folglich treten Leseoperationen
in dem M × N-Zellenarray
während
Nur-Lese-Operationen und während
Schreiboperationen auf.
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Bei
einer Nur-Lese-Operation geht das erste Wortleitungssignal idealerweise
zu Beginn der Phase A auf hohen Pegel. Die Leseoperation wird durch eine
abfallende Taktsignalflanke des Taktsignals getriggert. Gemäß der vorliegenden
Erfindung wird das erste Wortleitungssignal möglichst bald nach der Leseoperation
abgeschaltet, um Energie einzusparen, da Energie verbraucht wird,
sobald das Wortleitungssignal bereitsteht.
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Wenn
eine Schreiboperation gewünscht
ist, geht das zweite Wortleitungssignal Idealerweise zu Beginn der
Phase A auf hohen Pegel und verbleibt dort während der Phase B, so dass
die Schreiboperation innerhalb der Phase B von statten gehen kann. Jedoch
wird das zweite Wortleitungssignal abgekoppelt und möglichst
bald nach der Phase B abgeschaltet, um Energie zu sparen.
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Eine
Wortleitungssignalspeicherschaltung gemäß der vorliegenden Erfindung
besitzt einen Taktgenerator, der mit Takteingängen einer Gruppe aus Adressier-Flip-Flops
verbunden ist. Die Gruppe aus Adressier-Flip-Flops enthält ein oder
mehrere Adressier-Flip-Flops
für 1 ...
n Wortleitungen. In einer Ausführungsform
sind die Adressier-Flip-Flops einzeln oder als eine zusammenhängende Sequenz, wobei
jedes einen wahren und einen komplementären Ausgang aufweist.
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Die
Gruppe aus Adressier-Flip-Flops ist mit einem Decodierer verbunden,
der die Zeitverzögerung
hervorruft. Der Decodierer enthält
Decodierschaltungen zum Decodieren von Adresseninformationen. Jede
der Decodierschaltungen enthält
ein Paar aus Nand-Gattern,
die Ausgänge
aufweisen, die entsprechend mit einem Eingang von Und-Gattern verbunden
sind, die jeweilige Ausgänge
aufweisen, die mit einem Eingang von Invertern verbunden sind. Die
Ausgänge
der Inverter sind die Ausgänge des
Decodierers.
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Der
Decodierer kann unterschiedlich aufgebaut sein, etwa ein statischer
Decodierer, ein dynamischer Decodierer oder ein Zwei-Bit-Vor-Decodierer.
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Der
Decodierer ist mit der Signalspeicherschaltung verbunden. Die Signalspeicherschaltung umfasst
eine Gruppe aus OAI-Gattern, die entsprechend mit den Invertern
des Decodierers verbunden sind. Die Anzahl der OAI-Gatter kann in
Abhängigkeit der
speziellen Anwendung variieren, ist aber im Wesentlichen gleich
der Anzahl der Wortleitungen. Beispielsweise sind die OAI-Gatter
entsprechend mit den Wortleitungen verbunden. Der Decodierer decodiert
die Adresseninformation, um Wortleitungen auszuwählen, die aktiviert werden,
wenn sie ausgewählt sind.
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Jedes
der OAI-Gatter enthält
ein Oder-Gatter und ein Und-Gatter. Jeder Ausgang von den Invertern
ist entsprechend mit ersten invertierenden Eingängen des Oder-Gatters verbunden,
und jeder Ausgang des Und-Gatters ist entsprechend mit zweiten invertierenden
Eingängen
des Oder-Gatters verbunden. Die Ausgänge der Oder-Gatter sind der
jeweilige Ausgang der OAI-Gatter der Wortleitungen. Die Ausgänge des
Oder-Gatters sind ebenfalls entsprechend mit ersten Eingängen von
Nand-Gattern verbunden. Die Nand-Gatter besitzen entsprechende Ausgänge, die
mit ersten invertierenden Eingängen des
Und-Gatters verbunden sind. Zweite invertierende Eingänge der
Und-Gatter sind mit dem Taktsignal verbunden.
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Das
Taktsignal ist ferner mit einem Schreibaktivierungs-Flip-Flop verbunden,
das auf ein Schreibfreigabesignal reagiert und einen Ausgang besitzt,
der mit zweiten Eingängen
der Nand-Gatter verbunden ist.
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Die
Wortleitungen sind entsprechend mit einer Gruppe aus Speicherzellen
verbunden. Die Speicherzellen enthalten jeweils zwei Durchlasstransistoren
mit Gates, die jeweils mit den Wortleitungen verbunden sind. Die
beiden Durchlasstransistoren sind jeweils mit zwei Invertern und
zwei Bitleitungen gekoppelt. Zu beachten ist, dass es mehrere Bitleitungen
in dem Zellenarray gibt.
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Die
beiden Bitleitungen sind mit einer Fühlerschaltung, etwa einem Fühlerverstärker verbunden. Der
Fühlerverstärker ist
einer von mehreren Fühlerverstärkern, die über die
je weiligen mehreren Bitleitungen angeschlossen sind. Das Schreibfreigabe-Flip-Flop
ist mit einem ersten invertierenden Eingang eines Lese-Aktivierungs-Und-Gatters
verbunden, und der Ausgang des Lese-Freigabe-Und-Gatters ist mit
dem Fühlerverstärker (und
mit anderen Fühlerverstärkern für andere
Bitleitungen) verbunden. Ein zweiter invertierender Eingang des
Lese-Freigabe-Und-Gatters kann zum Empfang eines Aktivierungssignals
angeschlossen werden.
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Ein
Zeitablaufdiagramm würde
eine vertikale Spannungsachse und eine horizontale Zeitachse für einen
Nur-Lese-Betrieb besitzen. Das Taktsignal mit dem ersten Wortleitungssignal
würde die
Dauer angeben, in der das Wortleitungssignal auf hohem Pegel für die Nur-Lese-Operationen
bleibt. Gemäß der vorliegenden
Erfindung kennzeichnen zwei Bitleitungssignale entsprechende Signale
auf den Bitleitungen. Eine vertikale Linie würden einen ungefähren Triggerpunkt
für den
Fühlerverstärker anzeigen.
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Das
erste Wortleitungssignal steigt kurz nach dem Anstieg des Taktsignals
auf Grund der Zeitverzögerung
an. Wenn das erste Wortleitungssignal hochpegelig wird, ergibt sich
eine Differenzspannung. Das Bitleitungssignal bleibt in der ganzen
Zeit hochpegelig, da es mit einer hohen Spannungsseite der Speicherzelle
verbunden ist. Das Bitleitungssignal fällt langsam ab und ist mit
der Niederspannungsseite der Speicherzelle verbunden; hier liegt
typischerweise eine Spannung von 0 Volt an. Folglich gibt es eine
geringe Spannungsdifferenz zwischen den Bitleitungssignalen, woraus
ein logischer Zustand der Speicherzelle erkennbar ist. Um sicherzustellen,
dass die Gesamtschaltung in korrekter Weise funktioniert, muss die
Differenz so verstärkt
werden, dass das Signal von 0 auf hohen Pegel geht. Der Fühlerverstärker verstärkt die
Differenz derart, dass eine Spannung mit sogenanntem vollen Spannungshub
erhalten wird. Das Bitleitungssignal fällt in der Spannung auf Grund
einer Kapazität
an dem Transistor ab. Die Kapazität des Transistors wird entladen, wobei
ein Absinken der Spannung des Bitleitungssignals hervorgerufen wird.
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Das
Bitleitungssignal steigt erneut an, nachdem das Wortleitungssignal
auf tiefen Pegel geht. Wenn das Wortleitungssignal tiefpegelig wird,
wird das Bitleitungssignal nicht herabgezogen. Somit wird das Bitleitungssignal
wieder auf hohen Pegel aufgeladen. Das Bitleitungssignal wird erneut
aufgeladen, da das Bitleitungssignal stets mit einer Vdd- Spannungsquelle verbunden
ist. Eine vertikale Linie würde einen
ungefähren
Fühlerverstärkeririggerpunkt
des Fühlerverstärkers kennzeichnen.
Dieser Triggerpunkt ist wichtig, wenn die Wortleitungssignalspeicherschaltung
eine synchrone Ausführungsform
ist, wie dies in dieser speziellen Ausführungsform der Fall ist. Auf
Grund der synchronen Ausgestaltung können Ereignisse während der
ansteigenden oder abfallenden Flanke des Taktsignals auftreten,
wodurch sich gewisse Verzögerungen
ergeben, beispielsweise durch die Decodierverzögerung.
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Während eines
Schreibvorgangs wird die Wortleitung unmittelbar nach dem Ende des
Schreibvorgangs tiefpegelig, indem die abfallende Flanke des Taktsignals
verwendet wird, um das Halten des Wortleitungssignals aufzuheben.
Wenn die Wortleitung zu schnell tiefpegelig wird, kann ein Schreibsignal
für die
Bitleitung die Speicherzelle nicht beschreiben, da diese abgeschaltet
wird.
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Ein
Zeitablaufdiagramm besäße eine
vertikale Spannungsachse und eine horizontale Zeitachse für einen
Schreibvorgang. Das Taktsignal und die Bitieitungssignale sind dabei
beteiligt. Während
des Schreibvorgangs in der Phase B wird die Speicherzelle eingeschaltet;
d. h., die Durchlasstransistoren werden eingeschaltet, so dass die
Speicherzelle mit den Bitleitungen verbunden ist. Das erste Wortleitungssignal
besitzt eine Dauer, in der das zweite Wortleitungssignal für die Schreiboperationen
hochpegelig bleibt.
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Im
Folgenden wird die Funktion der Wortleitungssignalspeicherschaltung
beschrieben.
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Die
Adressensignale werden in die Adressen-Flip-Flops eingespeist unter
der zeitlichen Steuerung durch die Taktsignale aus dem Taktsignalgenerator.
Wenn das Taktsignal hochpegelig ist, wird die Gruppe der Adressen-Flip-Flops
getriggert, wodurch eine Gruppe aus Signalen und komplementären Signalen
erzeugt wird, die dem Decodierer zugespeist werden. Die Adressen-Flip-Flops
geben effektiv die Wortleitungen frei oder deaktivieren diese, indem
die ausgewählten
Signale den Gruppen aus sechs Eingängen der Decodierschaltungen
in dem Decodierer zugeführt
werden.
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Das
Folgende ist ein Beispiel der Funktionsweise der Wortleitungssignalspeicherschaltung
für eine
einzelne Wortleitung.
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Für einen
Nur-Lese-Betrieb gibt die Nand-Schaltung einen tiefen Pegel an das
OAI-Gatter aus,
wenn der Decodierer erkennt, dass die Wortleitung ausgewählt ist.
In dem OAI-Gatter wird der invertierende Eingang des Oder-Gatters
auf tiefen Pegel gezogen, wodurch bewirkt wird, dass der Ausgang
des OAI-Gatters ansteigt, wenn das erste Wortleitungssignal ansteigt.
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Das
Schreibfreigabesignal wird auf tiefem Pegel gehalten, so dass der
Ausgang des Schreibfreigabe-Flip-Flops ebenfalls auf tiefen Pegel
beim Triggern durch das Taktsignal aus dem Taktgenerator gezwungen
wird. Dies bewirkt, dass der Ausgang des Nand-Gatters hochpegelig wird, wodurch das Und-Gatter
deaktiviert wird und das OAI-Gatter veranlasst wird, einen hohen
Pegel auf die Wortleitung zu legen. Der hohe Pegel auf der Wortleitung
aktiviert die Speicherzelle, um damit Bitleitungssignale zu platzieren,
die repräsentativ
sind für
zuvor gespeicherte hochpegelige oder tiefpegelige Signale, die auf
die Bitleitungen zu legen sind.
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Wenn
das Taktsignal abfällt,
werden die Ausgänge
der Adressen-Flip-Flops auf tiefen Pegel gezogen, um Energie zu
sparen, wobei aber das erste Wortleitungssignal auf Grund der Zeitverzögerung hochpegelig
bleibt.
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Der
Lesevorgang wird ausgeführt,
während das
erste Wortleitungssignal auf hohem Pegel liegt und nachdem das Taktsignal
seinen tiefen Pegel ungefähr
am Triggerpunkt des Fühlerverstärkers erreicht.
Der Fühlerverstärker wird
durch das Taktsignal und das Freigabesignal über das Lesefreigabe-Und-Gatter
getriggert, um die Bitleitungen in Bezug auf die Bitleitungssignale
auszulesen. Der Fühlerverstärker speichert
die Daten aus dem Bitleitungssignal von der Bitleitung.
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Kurz
nach dem Triggern des Fühlerverstärkers geht
das erste Wortleitungssignal auf tiefen Pegel über.
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Bei
einem Lesevorgang wird durch das wirksame Abschalten der Energieversorgung
für alle Wortleitungen
ungefähr
beim Beginn der abfallenden Flanke des Taktsignals Lei stung eingespart
und das Auslesen ungefähr
am Ende der abfallenden Flanke des Taktsignals stellt die Zuverlässigkeit
des Lesevorgangs sicher.
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Die
Arbeitsweise der Wortleitungssignalspeicherschaltung für die Schreiboperation
ist ähnlich
zu dem Vorgang des Auslesens. Der Hauptunterschied besteht darin,
dass die Wortleitung länger
auf hohem Pegel gehalten wird, aber nicht solange, dass damit der
nächste
Taktzyklus gestört
wird.
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Für einen
Schreibvorgang gibt die Nand-Schaltung einen tiefen Pegel an das
OAI-Gatter aus, wenn der Decodierer bestimmt, dass die Wortleitung
ausgewählt
ist. In dem OAI-Gatter
wird der invertierende Eingang des Oder-Gatters auf tiefen Pegel
gezogen, wodurch bewirkt wird, dass der Ausgang des OAI-Gatters
ansteigt, wenn das zweite Wortleitungssignal ansteigt.
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Das
Schreibfreigabesignal wird auf hohem Pegel gehalten, so dass der
Ausgang des Schreibfreigabe-Flip-Flops ebenfalls auf hohem Pegel
gehalten wird, wenn dieses von dem Taktsignal aus dem Taktsignalgenerator
getriggert wird. Dies zwingt den Ausgang des Nand-Gatters auf tiefen
Pegel, wodurch das Und-Gatter aktiviert wird und bewirkt wird, dass
das OAI-Gatter einen hohen Pegel auf die Wortleitungen legt. Der
hohe Pegel auf der Wortleitung aktiviert die Speicherzelle, um die
Bitleitungssignale, die für
zuvor gespeicherte Signale mit hohem oder tiefem Pegel repräsentativ
sind, auf die Bitleitungen zu legen.
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Wenn
das Taktsignal abfällt,
werden die Ausgänge
der Adressen-Flip-Flops auf tiefen Pegel gelegt, aber das zweite
Wortleitungssignal bleibt hochpegelig, selbst wenn der Decodierer
einen niedrigen Spannungspegel dem OAI-Gatter einspeist. Wenn das
Schreibfreigabe-Flip-Flop ein hochpegeliges Signal bereitstellt
und das OAI-Gatter einen hohen Pegel bereitstellt, dann liefert
das Nand-Gatter einen tiefen Pegel zu dem ersten invertierenden
Eingang des Und-Gatters, während
das Taktsignal einen zweiten tiefen Pegel zu dem zweiten invertierenden
Eingang zuführt.
Folglich liefert das Und-Gatter einen hohen Pegel zu dem Oder-Gatter,
um die Wortleitung auf hohem Pegel zu halten.
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Der
Lesevorgang kann optional während
der Phase A ausgeführt
werden.
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Die
Schreiboperation wird ausgeführt,
während
das zweite Wortleitungssignal weiterhin auf hohem Pegel in der Phase
B ist, wie dies durch den Schreibpuls angegeben ist, der auf die
Bitleitung durch das Bitleitungssignal von der I/O-Schaltung gelegt
wird.
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Die
Kombination des Nand-Gatters und des OAI-Gatters bildet einen Signalspeicher,
der die Wortleitung solange auf hohem Pegel hält, bis das Taktsignal erneut
ansteigt, wodurch das Und-Gatter gezwungen wird, den Ausgang des
OAI-Gatters freizugeben und die Wortleitung zurückzusetzen.
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Beim
einem Schreibvorgang stellt das effektive Abschalten der Energie
für alle
Wortleitungen etwa zu Beginn der ansteigenden Flanke des Taktsignals
sicher, dass ein Lesevorgang im nächsten Taktzyklus zuverlässig ausgeführt werden
kann.
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Ausführungsformen
der vorliegenden Erfindung können
diverse Verwendungszwecke besitzen. In einigen Anwendungen kann
die Wortleitungssignalspeicherschaltung in einem Cache-Speicher
verwendet werden. Typischerweise sind Cache-Speicher aus einem oder
mehreren kleineren Speicherblöcken,
die als Bänke
bezeichnet werden, aufgebaut. Die Wortleitungssignalspeicherschaltung
kann innerhalb der Bänke
eines Cache-Speichers verwendet werden. In anderen Ausführungsformen
kann die Schaltung auch außerhalb
eines Cache-Speichers verwendet werden.
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Bei
Verwendung in einem Mikroprozessor erzeugt dieser beispielsweise
die Speicheradressen, an denen die Daten abgelegt sind. Der Mikroprozessor
kann diverse Speicherschichten aufweisen. Es gibt einen sogenannten
Speicher der Ebene 1 (L1) und der Ebene 2 (L2), und manchmal auch
einen Speicher der Ebene 3 (L3). Es gibt ferner einen Hauptspeicher.
Der Hauptspeicher wird auch als externer Speicher bezeichnet, da
er typischerweise außerhalb
des Mikroprozessors angeordnet ist. Der L1-Speicher ist der einfachste
und der schnellste Speicher im Hinblick auf den Zugriff. Wenn der
Mikroprozessor nach Daten sucht, beginnt er typischerweise mit dem
L1-Speicher, geht dann zum L2-Speicher, dem L3-Speicher und schließlich zum
Hauptspeicher.
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Wenn
der Mikroprozessor Daten aus dem Hauptspeicher abruft, kann dies
bis zu ungefähr
100 bis 150 Taktzyklen für
das Abholen benötigen.
Dies ist langsam im Vergleich zu einem bis zwei Taktzyklen, die
für das
Datenabrufen aus dem Cache-Speicher erforderlich sind. Somit gibt
es triftige Gründe, um
Daten im Chip selbst zu speichern.
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Obwohl
die Erfindung in Verbindung mit einem speziellen besten Modus beschrieben
ist, ist zu beachten, dass viele Alternativen, Modifizierungen und
Variationen sich für
den Fachmann angesichts der vorhergehenden Beschreibung ergeben.
Es ist daher beabsichtigt, alle derartigen Alternativen, Modifizierungen
und Variationen mit einzubeziehen, die innerhalb des Schutzbereichs
der angefügten
Patentansprüche
liegen. Der gesamte hierin offenbarte Gegenstand oder in den begleitenden
Zeichnungen dargestellte Gegenstand ist in anschaulicher und nicht beschränkender
Weise zu verstehen.