CN100476990C - 内存系统和内存系统作业的方法 - Google Patents

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Abstract

本发明提供一种内存系统及其作业方法，该内存系统具有：若干存储单元(432)，用以存放数据；若干位线(442)(444)，用以将数据写入该等存储单元(432)，并自该等存储单元(432)读取数据；以及连接到该等存储单元(432)的若干字线(422)，用以响应字线信号而使该等位线(442)(444)将数据写入该等存储单元(432)。一译码器(406)系连接到该等字线(422)，以便响应一时钟信号及一地址信号而接收地址信息，并将地址信息译码，而选择一用来写入一存储单元(432)的字线(422)。锁存电路(418)系连接到该译码器(406)及该等字线(422)。该锁存电路(418)系响应该时钟信号，以便将该字线信号提供给所选择的字线(422)，以便写入该存储单(432)元，并于完成写入该存储单元(432)时，自该所选择的字线(422)撤除该字线信号。

Description

内存系统和内存系统作业的方法
技术领域
本发明大致有关半导体内存，尤其有关字线信号的控制。
背景技术
微处理器应用于包括个人计算机及其它电子系统的许多应用中。任何微处理器的一个目标是迅速地处理信息。一个问题是，微处理器与主存储器间的通讯速率。将微处理器所要执行的指令、与要执行的指令所要进行的作业所用到的数据储存在主存储器内的一些地址中。为了要存取指令及数据，微处理器将一些地址传送到主存储器。主存储器将该等地址译码，并使在所要求地址上的内容可被读取及(或)写入。微处理器将一地址传送到主存储器以及自主存储器接收各别内容所需的时间可能会严重地限制了系统的效能。
用来增加微处理器处理信息的速度的一种技术是将其中包含称的为高速缓存的快速区域内存的架构提供给微处理器。
高速缓存是一种小容量的快速内存，保存了最近使用的数据或指令的拷贝。当再使用这些项目时，并非自主存储器存取这些项目，而是可自高速缓存存取这些项目。微处理器在大部分的时间中并非在较慢的主存储器存取速度下工作，而是在较快的高速缓存存取速度下工作。
为了进一步提高效能，微处理器在与该微处理器相同的半导体基材中包含了一个以上的高速缓存。
最常使用的高速缓存是使用静态随机存取内存(Static RandomAccess Memory；简称SRAM)电路，SRAM使用字线及位线来存取SRAM存储单元，而提供了高储存密度。然而，为了将所能达到的最大内存容量放置在微处理器晶粒中，SRAM电路需要最小的存储单元及读取/写入电路架构。为了支持最小的架构，系起动一列字线接线，并使所选择的一行选通晶体管自一存储单元读取储存值，而存取该存储单元。储单元。
在电池供电的装置及其它低电压装置中使用内存电路时，需要在可能达到的最低电压下操作内存电路。通常当在存储单元数组中执行读取或写入作业时，系施加电源而将字线设定为高电平，同时将存储单元中储存的信息转移到位线，而读取该信息，或者将位线上的信息储存在存储单元，而写入该信息。对于读取作业而言，然后以一感测放大器读取位线。不论内存是动态随机存取内存、静态机存取内存、闪存、或其它类型的内存，感测放大器都是所有这些内存共同的组件。对于写入作业而言，位线上的信息改变了存储单元中保有的电荷。当字线保持导通时，系一直消耗电力。不论所需的作业是读取或写入作业，在该所需作业期间或之后，字线都保持导通，以便确保该作业的完成；亦即，纵使不再需要时，也是在消耗电力。
字线的大电容值、及选通晶体管所产生的临界电压降(thresholddrop)，使得在一低电源供应电压下工作的内存电路读取可靠的结果变得复杂。低电源供应电压将降低内存速度，且在极低的电压下，信息的可靠性将降低。
为了解决可靠性的问题，已开发出具有施加到字线的一靴带式升高电压(bootsrapped boost voltage)的内存电路。系将列字线充电到高于电源供应线路电压的一电压。此外，在存取存储位置之前，先将行选通晶体管导通，而使列字线充电。升压电路提供了低电压时的可靠的内存作业。
升压电路产生的其中一个问题是在高电压时存取电路会受到过度的应力。此种情形限制了一内存装置的电源供应电压工作范围的上限。
另一问题在于升压作用会增加一内存电路的电力消耗。在高供应电压下，功率耗散可能会超过容忍的程度，且内存电路可能因过热而故障。
电力节约是一项持续的需求。因为低电力消耗已变得愈来愈重要，所以目前需要提供一种以节约电力的方式操作一内存装置的方法及装置。此外，也需要实现在低电压下可靠的读取及写入作业。
由提高速度及节约电力的迫切性，熟习此项技术者长久以来都在寻求这些问题的解决方案，但长久以来尚未找到解决方案。
发明内容
本发明提供了一种内存系统及其作业方法，该内存系统具有：若干存储单元，用以存放数据；若干位线，用以将数据写入该等存储单元，并自该等存储单元读取数据；以及连接到该等存储单元的若干字线，用以响应字线信号而使该等位线将数据写入该等存储单元。一译码器系连接到该等字线，以便响应一时钟信号及一地址信号而接收地址信息，并将地址信息译码，而选择一用来写入一存储单元的字线。锁存电路系连接到该译码器及该等字线。该锁存电路系响应该时钟信号，以便将该字线信号提供给所选择的字线，以便写入该存储单元，并于完成写入该存储单元时，自该所选择的字线撤除该字线信号。该内存系统节约电力，同时可在低电压下执行可靠的读取及写入作业。
本发明的某些实施例除了具有前文所述那些优点之外，尚具有其它的优点，或者具有可替代前文所述那些优点的其它优点。若参阅下文中的详细说明，并配合各附图，熟习此项技术者将可易于了解该等优点。
附图说明
第1图是根据本发明的一SRAM的方块图；
第2图是根据本发明的作业信号的时序图；
第3图是根据本发明的一内存电路的示意图；
第4图是根据本发明的一只读作业的时序图；以及
第5图是根据本发明的一读取-写入作业的时序图。
具体实施方式
现在请参阅第1图，图中示出一RAM(100)的方块图，其中各核心区域通常包含由若干可个别寻址的大致相同的存储单元构成的一个或多个MxN数组(104)。各周边部分通常包含输入/输出(I/O)电路及烧录电路，用以根据本发明而选择性地寻址到个别的存储单元。存储单元存取电路由下列电路部份地代表，系包含一个或多个x译码器(108)及y译码器(110)，而该等一个或多个x译码器(108)及y译码器(110)配合I/O电路(106)，而将所选择的被寻址的各存储单元的源极、闸极、及汲极连接到预定的电压或阻抗，以便完成诸如烧录、写入、读取、抹除等与存储单元有关的指定作业，并取得所需的电压以完成这些作业。
现在请参阅第2图，图中示出一具有垂直电压轴及水平时间轴的时序图(300)。根据本发明而示出一时钟信号(310)、以及两个字线信号(312)及(314)。该时钟信号(310)是周期性的，且图中示出一完整的周期及一后续周期的一部分。时钟信号(310)亦有两个阶段，亦即自上升及下降时间的大约中点量起的阶段A及阶段B，因而该时钟信号(310)于阶段A开始时，进入一高电平而成为数字一，且于阶段B开始时，进入一低电平而成为数字零，并且于次一后续阶段开始时，又进入一高电平而成为数字一。该字线信号(312)示出一字线信号在一字线上保持在高电压或高电平的持续时间，以便进行一只读作业。该字线信号(314)示出一字线信号在一字线上保持在锁存的高电平的持续时间，以便进行读取-写入作业，而分别自一存储单元读取数据并将数据写入该存储单元。
图中示出一时间延迟(316)，这是因为时钟信号(310)的开始时触发了字线信号(312)及(314)，但是在可将字线信号(312)及(314)施加到字线之前，因译码及其它所需的程序而使字线信号(312)及(314)延迟到达该等字线。各种信号在各不同时间及电压上有部分重叠，但是为了顾及图式的清晰，第2图中系以偏移的方式示出该等信号。此种方式同样适用于本说明书中的所有时序图。
可将本发明应用于在读取作业之后执行写入作业的读取-修改-写入(read-modify-write)架构。在本发明的某些实施例中，可在单一时钟周期中进行读取及写入作业。因此，系在只读作业及写入作业期间进行对第1图所示MxN数组(104)的读取作业。
对于一只读作业而言，字线信号理想上是如字线信号(312)所示的在阶段A开始时进入高电平。时钟信号(310)的一下降时钟缘触发了读取作业。根据本发明，在读取作业之后会尽速关闭字线信号(312)，以便节约电力，这是因为在提供字线信号时会消耗电力。
如果需要一写入作业，则字线信号理想上是如字线信号(314)所示的在阶段A开始时进入高电平，且该高电平延伸到整个阶段B，使该写入作业可在阶段B内进行。然而，并未锁存字线信号(314)，且在阶段B之后尽速关闭字线信号(314)，以便节约电力。
现在请参阅第3图，图中示出根据本发明的一字线锁存内存电路(400)的一示意图。一时钟产生器(401)系连接到一组地址正反器(402)的时钟输入端。该组地址正反器(402)包含1...n条字线的一个或多个地址正反器(402(1...n))。在一实施例中，该等地址正反器(402(1...n))是单调的或呈现连续的顺序，且每一地址正反器提供真值及互补值输出。
该组地址正反器(402)系连接到一译码器(406)，译码器(406)产生第2图所示的时间延迟(316)。译码器(406)包含用来将地址信息译码的译码电路(408(1...n))。每一译码电路(408(1...n))包含一对”反及”闸(410(1...n))及(412(1...n))，该等”反及”闸的输出系分别耦合到”及”闸(414(1...n))的一输入，而该等”及”闸的各别输出系连接到反相器(416(1...n))的一输入。反相器(416(1...n))的输出即是译码器(406)的输出。
译码器(406)可以是诸如静态译码器(如第3图所示)、动态译码器、或两位前置译码器等的数种类型的译码器。
译码器(406)系连接到锁存电路(418)。锁存电路(418)包含一组OAI闸(420(1...n))，OAI闸(420(1...n))系分别连接到译码器(406)的反相器(416(1...n))。OAI闸(420(1...n))的数目可随着特定的应用而变，但通常是等于字线的数目。例如，OAI闸(420(1...n))系分别连接到字线(422(1...n))。译码器(406)将地址信息译码，以便选择字线(422(1...n))，而当选择了字线(422(1...n))时，该等字线将会被激活。
每一OAI闸(420(1...n))包含一”或”闸(424(1...n))及一”及”闸(426(1...n))。反相器(416(1...n))的每一输出系分别连接到”或”闸(424(1...n))的第一反相输入端，且”及”闸(426(1...n))的每一输出系分别连接到”或”闸(424(1...n))的第二反相输入端。″或”闸(424(1...n))的输出即是OAI闸(420(1...n))分别对字线(422(1...n))的输出。″或”闸(424(1...n))的输出亦系分别连接到”反及”闸(428(1...n))的第一输入端。″反及”闸(428(1...n))具有连接到”及”闸(426(1...n))的第一反相输入端的各别输出端。″及”闸(426(1...n))的第二反相输入端系连接到时钟产生器(401)。
时钟产生器(401)亦连接到一写入起动正反器(430)，该写入起动正反器(430)响应一写入起动信号(531)，且具有连接到”反及”闸(428(1...n))的第二输入端的一输出端。
字线(422(1...n))系分别连接到具有存储单元(432(1...n))的一组存储单元(432)。存储单元(432(1...n))分别包含两个传输晶体管(434(1...n))及(436(1...n))，该等传输晶体管具有分别由字线(422(1...n))连接的闸极。该等两个传输晶体管(434(1...n))及(436(1...n))系分别耦合到两个反相器(438(1...n))及(440(1...n))、以及两条位线(442)及(444)。我们当了解，存储单元数组(104)中有复数条位线，但图中只示出两条位线。
该两条位线(442)及(444)系连接到诸如一感测放大器(450)等的感测电路。感测放大器(450)是连接到个别的复数条位线的复数个感测放大器中的一感测放大器。写入起动正反器(430)系连接到一读取起动”及”闸(452)的第一反相输入端，且读取起动”及”闸(452)的输出端系连接到感测放大器(450)(且系连接到其它位线的其它感测放大器)。可连接读取起动”及”闸(452)的第二反相输入端，以便接收一起动信号(454)。
现在请参阅第4图，图中示出具有垂直电压轴及水平时间轴的一时序图(500)。该时序图(500)系用于只读作业。图中示出时钟信号(310)及字线信号(312)，时钟信号(310)代表在该只读作业中一字线信号保持高电平的持续时间。根据本发明，图中示出了两个位线信号(502)及(504)。位线信号(502)及(504)分别代表诸如第3图所示位((442)及(444)上的信号。一垂直线(506)代表感测放大器(450)的大致触发点。
由于时间延迟(316)，字线信号(312)在时钟信号(310)上升之后不久才上升。当字线信号(312)进入高电平时，发生了差异。位线信号(502)在所有的时间中都保持高电平，这是因为位线信号(502)系连接到第3图所示存储单元(432(1))的高电压端。位线信号(504)缓慢地下降，且位线信号(504)系连接到存储单元(432)的低电压端；在该点上通常是一个0的电压。因此，位线信号(502)与(504)之间有一小的电压差，而指示了存储单元(432(1))的一逻辑状态。为了使整体电路正确地工作，必须放大该电压差，使信号自零进入高电平。感测放大器(450)放大该电压差，以便提供所谓的全摆动电压。由于第3图所示晶体管(436(1))上的一电容，所以位线信号(504)的电压会降低。第3图所示晶体管(436(1))具有电容切换放电，而使位线信号(504)的电压降低。
在字线信号(312)信号进入低电平之后，位线信号(504)再度开始上升。当字线信号(312)进入低电平时，位线信号(504)并未被拉下。因而位线信号(504)被充电回去。因为位线信号(504)系固定地连接到一Vdd电压源(图中未示出)，所以位线信号(504)被充电回去。一垂直线代表感测放大器(450)的一大致感测放大器触发点(506)。当该字线锁存电路如同该特定实施例所示而为一同步设计时，该触发点是重要的。因为是同步的设计，所以事件发生在时钟周期的下降缘或上升缘，但是会有某些延迟，例如译码器的延迟。
在一写入作业中，利用时钟信号(310)的下降缘解除字线信号(314)的锁存，而可在该写入作业完成之后使字线(422(1))立即进入低电平。如果字线(422(1))太快进入低电平，则位线(442)及(444)的一写入信号(603)将无法写入存储单元(432(1))，这是因为该写入信号(603)将会被关闭。
现在请参阅第5图，图中示出具有垂直电压轴及水平时间轴的一时序图(600)。该时序图(600)系用于写入作业。系根据本发明而示出时钟信号(310)、以及位线信号(602)及(604)。在该写入作业的阶段B中，存储单元(432(1))被导通，亦即，各传输晶体管被导通，而将存储单元连接到该等位线。字线信号(314)示出在写入作业中字线信号(314)保持在高电平的持续时间。
后文中将参照第3至5图而说明字线锁存内存电路(400)的作业。
各地址信号在来自时钟产生器(401)的时钟信号(310)触发时进入地址正反器(402(1...n))。当时钟产生器(401)发出高电平时钟信号时，该组地址正反器(402)即被触发，而产生要被传送到译码器(406)的一组真值及互补值信号。地址正反器(402(1...n))将所选择的信号提供给译码器(406)中各译码电路(408(1...n))的若干组的六个输入端，而选择性地起动或抑制字线(422(1...n))。
下文是字线锁存内存电路(400)在单一字线时的作业例子。
对于只读作业而言，当译码器(406)决定已选择了字线(422(1))时，译码电路(408(1))将一低电平输出到OAI闸(420(1))。在OAI闸(420(1))中，″或”闸(424(1))的反相输入被拉到低电平，而如字线信号(312)所示的使OAI闸(420(1))的输出电平上升。
写入起动信号(431)保持在低电平，因而在被来自时钟产生器(401)的时钟信号(310)触发时，写入起动正反器(430)的输出也被强制到低电平。因而强制”反及”闸(428(1))的输出成为高电平，而有效地抑制”及”闸(426(1))，并使OAI闸(420(1))将一高电平提供给字线(422(1))。字线(422(1))上的高电平激活存储单元(432(1))，而将代表先前所储存的所要传送的高电平或低电平信号的位线信号(502)及(504)放置到位线(442)及(444)。
当时钟信号(310)下降时，地址正反器(402(1...n))的输出被强制到低电平，以便节约电力，但是字线信号(312)因时间延迟(316)而保持在高电平。
当字线信号(312)处于高电平，且在时钟信号(310)于大致感测放大器触发点(506)时到达其低电平之后，即执行读取作业。时钟信号(310)及经由读取起动”及”闸(452)的起动信号(454)触发感测放大器(450)，而读取位线(442)及(444)上的位线信号(502)及(504)。感测放大器(450)锁存位线(444)上的位线信号(504)的数据。
在感测放大器(450)触发之后不久，字线信号(312)即下降到其低电平。
对于一读取作业而言，大约在时钟信号(310)的下降缘开始时切断提供给所有字线的有效电力，而可节约电力，且大约在时钟信号(310)的下降缘终止时进行读取，而可保证读取作业的安全性。
在写入作业中，字线锁存内存电路(400)的作业系类似于读取作业中的情形。主要差异的处在于：字线系在较长的一段时间中保持在高电平，但这段时间不会长到将干扰到次一时钟周期。
对于一写入作业而言，当译码器(406)决定已选择了字线(422(1))时，译码电路(408(1))将一低电平输出到OAI闸(420(1))。在OAI闸(420(1))中，″或”闸(424(1))的反相输入被拉到低电平，而如字线信号(314)所示的使OAI闸(420(1))的输出电平上升。
写入起动信号(431)保持在高电平，因而在被来自时钟产生器(401)的时钟信号(310)触发时，写入起动正反器(430)的输出也被强制到高电平。因而强制”反及”闸(428(1))的输出成为低电平，而起动”及”闸(426(1))，并使OAI闸(420(1))将一高电平提供给字线(422(1))。字线(422(1))上的高电平激活存储单元(432(1))，而将代表先前所储存的高电平或低电平信号的位线信号(502)及(504)放置到位线(442)及(444)。
当时钟信号(310)下降时，将强制地址正反器(402(1...n))的输出，但是纵使当译码器(406)将一低电平提供给OAI闸(420(1))时，字线信号(314)仍然保持在高电平。当写入起动正反器(430)提供一高电平，且OAI闸(420(1))提供一高电平时，″反及”闸(428(1))将一低电平提供给”及”闸(426(1))的第一反相输入端，而时钟产生器(401)将第二低电平提供给第二反相输入端。因此，″及”闸(426(1))将一高电平提供给”或”闸(424(1)，以便将字线(422(1))锁定在高电平。
有可能在阶段A期间执行读取作业。
如由来自第1图的I/O电路(106)的位线信号(602)放置在位线(442)上的写入脉波所示，系于阶段B中字线信号(314)仍然处于高电平时，执行写入作业。
“反及”闸(428(1))及OAI闸(420(1))的组合构成了一锁存器，该锁存器将字线(422(1))保持在高电平，直到时钟信号(310)再度开始上升，而使”及”闸(426(1))解除对OAI闸(420(1))输出的锁存且停止触发字线(422(1))为止。
对于一写入作业而言，大约在时钟信号(310)的上升缘开始时切断提供给所有字线的有效电力，而可保证在次一周期中成功的读取作业。
本发明的各实施例可以有数种应用。在某些应用中，可将该字线锁存电路用于高速缓存。通常系以称的为存储库(bank)的一个或多个较小的存储区块来建构高速缓存。可在高速缓存的该等存储库之内使用该字线锁存电路。在其它的实施例中，亦可在高速缓存之外使用该字线锁存电路。
当用于诸如一微处理器时，该微处理器产生数据存放所在的内存地址。该微处理器可以有数个阶层的内存。有所谓的第1阶(L1)内存及第2阶(L2)内存，有时还有第3阶(L3)内存。也有一主存储器。该主存储器也被称为外部内存，这是因为该主存储器通常是在该微处理器的外部。L1内存是最容易存取且最快速存取的内存。当该微处理器寻找数据时，通常系自L1内存开始寻找，然后将寻找L2内存，然后再寻找L3内存，最后才寻找主存储器。
如果微处理器自主存储器提取数据，则提取的时间将耗用大约100至150个时钟周期。与自高速缓存提取数据所需的1至2个时钟周期相比时，自主存储器提取数据是较慢的。因此，有不得不如此的理由将数据储存在微处理器芯片本身。
虽然已参照一特定的最佳模式而说明了本发明，但是我们当了解，熟习此项技术者在参阅前文的说明之后，将可作出许多替代、修改、及变化。因此，本发明将包含在所加入的申请专利范围的精神及范围内的所有此种替代、修改、及变化。在本说明书此处及前文所述及的或在各附图标出的所有内容将被视为举例说明，而非对本发明加以限制。

Claims (6)

1.一种内存系统作业的方法，包括下列步骤：
提供用来存放数据的若干存储单元(432)；
经由若干位线而将数据写入所述存储单元(432)，并经由所述位线(44 2)(444)而自所述存储单元(432)读取数据；
响应若干字线(422)上的字线信号，而使所述位线(442)(444)将数据写入所述存储单元(432)；
使用一译码器(406)响应一时钟信号及一地址信号，而接收地址信息，并将地址信息译码，因而选择一用来写入一存储单元(432)的字线(422)，其中选择该字线(422)的该步骤包含下列步骤：该译码器(406)响应该时钟信号的一上升缘，而开始译码，并响应该时钟信号的一下降缘，而停止译码；以及
响应该时钟信号而锁存一字线信号，而将该字线信号提供给所选择的字线(422)，以便写入该存储单元(432)，并于完成写入该存储单元(432)时，自该所选择的字线(422)解除该字线信号的锁存，其中锁存一字线信号的该步骤包含下列步骤：
响应该时钟信号的该下降缘及一写入起动信号，而在所选择的字线(422)上锁存该字线信号，以便写入该存储单元(432)；以及
响应该时钟信号的一第二上升缘，而自该所选择的字线(422)解除该字线信号的锁存。
2.一种内存系统作业的方法，包括下列步骤：
提供用来存放数据的若干存储单元(432)；
经由若干位线而将数据写入所述存储单元(432)，并经由所述位线(442)(444)而自所述存储单元(432)读取数据；
响应若干字线(422)上的字线信号，而使所述位线(442)(444)将数据写入所述存储单元(432)；
使用一译码器(406)响应一时钟信号及一地址信号，而接收地址信息，并将地址信息译码，因而选择一用来写入一存储单元(432)的字线(422)，其中选择该字线(422)的该步骤包含下列步骤：该译码器(406)响应该时钟信号的一上升缘，以便开始译码，并响应该时钟信号的一下降缘，而停止译码；
响应该时钟信号而锁存一字线信号，而将该字线信号提供给所选择的字线(422)，以便写入该存储单元(432)，并于完成写入该存储单元(432)时，自该所选择的字线(422)解除该字线信号的锁存；以及感测电路(450)响应该时钟信号的该下降缘及一读取起动信号(454)，而自所述存储单元(432)读取数据。
3.一种内存系统作业的方法，包含下列步骤：
提供用来存放数据的若干存储单元(432)；
经由若干位线而将数据写入所述存储单元(432)，并经由所述位线(442)(444)而自所述存储单元(432)读取数据；
响应若干字线(422)上的字线信号，而使所述位线(442)(444)将数据写入所述存储单元(432)；
使用一译码器(406)响应一时钟信号及一地址信号，而接收地址信息，并将地址信息译码，因而选择一用来写入一存储单元(432)的字线(422)；
响应该时钟信号而锁存一字线信号，而将该字线信号提供给所选择的字线(422)，以便写入该存储单元(432)，并于完成写入该存储单元(432)时，自该所选择的字线(422)解除该字线信号的锁存；以及
提供具有上升缘及下降缘的时钟信号，且该步骤包含下列步骤：
该译码器(406)响应该上升缘的中点，而开始译码，并响应该下降缘的中点，而停止译码；以及响应该下降缘的中点及一写入起动信号，而锁存所选择字线(422)上的字线信号，以便写入该存储单元(432)，并响应第二上升缘的中点，而自该所选择的字线(422)解除该字线信号的锁存。
4.一种内存系统，包括：
用来存放数据的若干存储单元(432)；
若干位线(442)(444)，用以将数据写入所述存储单元(432)，并自所述存储单元读取数据；
若干字线(422)，用以响应若干字线信号，而使所述位线(442)(444)将数据写入所述存储单元(432)；
一译码器(406)，用以响应一时钟信号及一地址信号，而接收地址信息，并将地址信息译码，以便选择一用来写入一存储单元(432)的字线(422)，该译码器(406)响应具有上升缘及下降缘的时钟信号，因而该译码器(406)响应该上升缘，而开始译码，并响应该下降缘，而停止译码；以及
锁存电路(418)，用以响应该时钟信号而将该字线信号提供给所选择的字线(422)，以便写入该存储单元(432)，并于完成写入该存储单元(432)时，自该所选择的字线(422)撤除该字线信号，该锁存电路(418)响应该下降缘及一写入起动信号，而在所选择的字线(422)上锁存该字线信号，以便写入该存储单元(432)，且该锁存电路(418)响应第二上升缘，而自该所选择的字线(422)解除该字线信号的锁存。
5.一种内存系统，包括：
用来存放数据的若干存储单元(432)；
若干位线(442)(444)，用以将数据写入所述存储单元(432)，并自所述存储单元读取数据；
若干字线(422)，用以响应若干字线信号，而使所述位线(442)(444)将数据写入所述存储单元(432)；
一译码器(406)，用以响应一时钟信号及一地址信号，而接收地址信息，并将地址信息译码，以便选择一用来写入一存储单元(432)的字线(422)，该译码器(406)响应具有上升缘及下降缘的时钟信号，因而该译码器(406)响应该上升缘，而开始译码，并响应该下降缘，而停止译码；
锁存电路(418)，用以响应该时钟信号而将该字线信号提供给所选择的字线(422)，以便写入该存储单元(432)，并于完成写入该存储单元(432)时，自该所选择的字线(422)撤除该字线信号；以及
连接到所述位线(422)(444)的感测电路(450)，用以响应该下降缘及一读取起动信号(454)，而自所述存储单元(432)读取数据。
6.一种内存系统，包含：
用来存放数据的若干存储单元(432)；
若干位线(442)(444)，用以将数据写入所述存储单元(432)，并自所述存储单元读取数据；
若干字线(422)，用以响应若干字线信号，而使所述位线(442)(444)将数据写入所述存储单元(432)；
一译码器(406)，用以响应一时钟信号及一地址信号，而接收地址信息，并将地址信息译码，以便选择一用来写入一存储单元(432)的字线(422)；
锁存电路(418)，用以响应该时钟信号而将该字线信号提供给所选择的字线(422)，以便写入该存储单元(432)，并于完成写入该存储单元(432)时，自该所选择的字线(422)撤除该字线信号；以及
一时钟产生器(401)，用以提供时钟信号，该时钟信号具有上升缘及下降缘，其中：
该译码器(406)响应该上升缘的开始，而开始译码，并响应该下降缘的开始，而停止译码；以及
该锁存电路(418)响应该下降缘的中点及一写入起动信号，而锁存所选择字线(422)上的字线信号，以便写入该存储单元(432)，且该锁存电路(418)响应一第二上升缘的中点，而自该所选择的字线(422)解除该字线信号的锁存。
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