JP2005532653A5

JP2005532653A5 -

Info

Publication number: JP2005532653A5
Application number: JP2004519785A
Authority: JP
Filing date: 2003-07-02
Publication date: 2007-02-22
Anticipated expiration: 2023-07-02

Claims

データを収容するためのメモリセルと、
前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出すビット線と、
ワード線信号に応答し、前記ビット線に前記メモリセルへのデータの書き込みを行わせる、前記メモリセルと結合したワード線と、
クロック信号とアドレス信号に応答してアドレス情報を受信及びデコードし、メモリセルへの書き込みのためにワード線を選択する、前記ワード線と結合したデコーダと、
前記クロック信号に応答してワード線信号を送信する第１ゲートと、ライト−イネーブル信号および前記ワード線信号に応答して前記第１ゲートに信号を送信する、前記第１ゲートおよび前記ワード線と結合した第２ゲートと、前記デコーダおよび前記ワード線に結合したラッチ回路とを備える、メモリシステム。
前記第１ゲートは、ＯＡＩ（OR-AND-Invert）ゲートであり、前記第２ゲートは、ＮＡＮＤゲートである、請求項１記載のメモリシステム。
前記クロック信号および書き込み開始信号を受信して、前記クロック信号に応答して前記ライト−イネーブル信号を送信するように結合したライトイネーブル回路を備える、請求項１記載のメモリシステム。
リード−イネーブル信号に応答して前記メモリセルからのデータを読み出す、前記ビット線と結合した検出回路と、
前記クロック信号を受信して、読み出し開始信号および前記クロック信号に応答して前記リード−イネーブル信号を送信する、前記検出回路と結合したリード−イネーブル回路とを備える、請求項１記載のメモリシステム。
前記クロック信号を送信するクロックを含み、前記クロック信号は、各周期毎に立ち上がり及び立ち下がりエッジを有する周期信号である、請求項１記載のメモリシステム。
データを収容するためのメモリセルと、
前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出すビット線と、
ワード線信号に応答し、前記ビット線に前記メモリセルへのデータの書き込みを行わせるワード線と、
クロック信号とアドレス信号に応答してアドレス情報を受信及びデコードし、メモリセルへの書き込みのためにワード線を選択するデコーダと、
前記クロック信号に応答して前記メモリセルへの前記書き込みのために前記ワード線信号を前記選択されたワード線に送信し、且つ前記メモリセルへの書き込み完了時に前記ワード線信号を前記選択されたワード線から除去するラッチ回路とを備えるメモリシステム。
前記デコーダは立ち上がり及び立ち下がりエッジを有した前記クロック信号に応答し、
前記デコーダは前記立ち上がりエッジに応答してデコードを開始し、前記立ち下がりエッジに応答してデコードを停止し、
前記ラッチ回路は前記立ち下がりエッジとライト−イネーブル信号に応答し、前記メモリセルへの前記書き込みのために前記選択されたワード線上に前記ワード線信号をラッチし、前記ラッチ回路は前記選択されたワード線から前記ワード線信号をアンラッチするために前記第２立ち上がりエッジに応答する、請求項６記載のメモリシステム。
前記デコーダは立ち上がり及び立ち下がりエッジを有した前記クロック信号に応答し、前記デコーダは前記立ち上がりエッジに応答して前記デコードを開始し、且つ前記立ち下がりエッジに応答して前記デコードを停止し、
前記ビット線と結合され、前記メモリセルからのデータを読み出すために前記立ち下がりエッジとリード−イネーブル信号に応答する検出回路を含む、請求項６記載のメモリシステム。
クロック信号を送信するクロックを含み、立ち上がり及び立ち下がりエッジを有した前記クロック信号は、
デコーダが前記立ち上がりエッジの開始時に応答しデコードを開始し、前記立ち下がりエッジの開始時に応答しデコードを停止し、
前記ラッチ回路は前記立ち下がりエッジの中心とライトイネーブル信号に応答し、前記メモリセルへの書き込みのために前記選択されたワード線上にワード線信号をラッチし、前記ラッチ回路は前記第２立ち上がりエッジの中心に応答し、前記選択されたワード線から前記ワード線信号をアンラッチする、請求項６記載のメモリシステム。
前記ラッチ回路は、前記メモリセルの読み出しのために前記ワード線信号を前記選択されたワード線へ送信し、且つ前記メモリセルの読み出し完了時に前記ワード線信号を前記選択されたワード線から除去する回路を含む、請求項６ないし９のいずれかの項記載のメモリシステム。
データを収容するためのメモリセルを提供する段階と、
前記ビット線上の前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す段階と、
前記ビット線に前記メモリセルへのデータの書き込みを行わせることにより前記ワード線上のワード線信号に応答する段階と、
デコーダを用いてクロック信号およびアドレス信号に応答してアドレス情報を受信およびデコードするため、メモリセルへの書き込みのためのワード線を選択する段階と、
第１ゲートを用いて前記クロック信号に応答してワード線信号を送信するワード線を選択する段階と、
第２ゲートを用いてライト−イネーブル信号および前記ワード線信号に応答して前記第１ゲートにラッチ信号を送信する段階とを含む、メモリシステムの動作方法。
前記クロック信号に応答してワード線信号を送信するワード線を選択する段階は、ＯＡＩ（OR-AND-Invert）ゲートを備える前記第１ゲートを用いており、
前記ライト−イネーブル信号および前記ワード線信号に応答する段階は、ＮＡＮＤゲートを備える前記第２ゲートを用いる、請求項１１記載のメモリシステムの動作方法。
前記ライト−イネーブル信号に応答する段階は、前記クロック信号および書き込み開始信号を受信して前記ライト−イネーブル信号を送信するライトイネーブル回路を用いる、請求項１１記載のメモリシステムの動作方法。
前記ビット線と結合した検出回路を用いてリード−イネーブル信号に応答して前記メモリセルからのデータを読み出す段階と、
前記検出回路と結合したリード−イネーブル回路を用いて前記クロック信号および読み出し開始信号を受信して、前記リード−イネーブル信号を送信する段階とを含む、請求項１１記載のメモリシステムの動作方法。
各周期毎に立ち上がり及び立ち下がりエッジを有する周期信号を送信する前記クロック信号を送信する段階を含む、請求項１１記載のメモリシステムの動作方法。
データを収容するためのメモリセルを提供する段階と、
ビット線上の前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す段階と、
前記ビット線に前記メモリセルへのデータ書き込みを行わせることによりワード線上のワード線信号に応答する段階と、
デコーダを用いてクロック信号およびアドレス信号に応答してアドレス情報を受信およびデコードするため、メモリセルへの書き込みのためのワード線を選択する段階と、
前記クロック信号に応答して前記メモリセルへの前記書き込みのための前記ワード線信号を前記選択されたワード線へ送信しワード線信号をラッチする段階と、
前記メモリセルへの前記書き込み完了時に前記選択されたワード線から前記ワード線信号をアンラッチする段階とを含む、メモリシステムの動作方法。
前記ワード線を選択する段階は前記デコーダにより前記クロック信号の立ち上がりエッジに応答しデコードを開始する段階と前記クロック信号の立ち下がりエッジに応答してデコードを停止する段階を含み、
前記ワード線信号をラッチする段階は、
前記メモリセルに書き込むために選択されたワード線上にワード線信号をラッチすることによりライトイネーブル信号と立ち下がりエッジに応答する段階と、
前記ワード線信号を前記選択されたワード線からアンラッチすることにより第２立ち上がりエッジに応答する段階とを含む、請求項１６記載のメモリシステムの動作方法。
前記ワード線を選択する段階は立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、前記立ち上がりエッジ上にデコードを開始し、前記立ち下がりエッジ上にデコードを停止する段階を含み、さらに
前記メモリセルから検出回路によりデータを読み出すためにリードイネーブル信号と前記立ち下がりエッジに応答する段階を含む、請求項１６記載のメモリシステムの動作方法。
立ち上がり及び立ち下がりエッジを有する前記クロック信号を送信する段階は、
デコーダにより、デコードを開始するために前記立ち上がりエッジの中心に応答する段階とデコードを停止するために前記立ち下がりエッジの中心に応答する段階と、
前記メモリセルへの書き込みのために前記選択されたワード線上にワード線信号をラッチするために前記立ち下がりエッジに中心とライト−イネーブル信号に応答する段階と、
前記ワード線信号を前記選択されたワード線からアンラッチするため、前記第２立ち上がりエッジの中心に応答する段階とを含む、請求項１６記載のメモリシステムの動作方法。
前記メモリセルを読み出すために前記ワード線信号を前記選択されたワード線へ送信し、前記メモリセルの読み出し完了時に前記ワード線信号を前記選択されたワード線から除去する段階を含む、請求項１６ないし１９のいずれかの項記載のメモリシステムの動作方法。