JP4338418B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に外部からのリフレッシュ要求が不要な半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体記憶装置は、リーク電流によりデータの蓄積電荷が徐々に失われるため、一定時間ごとに同一データを繰り返し書き込むリフレッシュ動作が必要となる。
【０００３】
このような半導体記憶装置にセルフリフレッシュ機能を具備するものがある。半導体記憶装置は、外部からのリード／ライト要求が連続して行われないとわかっているときに、セルフリフレッシュモードにエントリして消費電力を低減している。セルフリフレッシュは、リフレッシュが繰り返して行われるとき、ロウブロックのＢＴ（ビット線トランスファ）ゲートやサブワード線のアドレスを変更させる必要がないことに着目し、ＢＴゲートの接続切替えやサブワード線のアドレスリセットを行わないようにして消費電力を低減している。（例えば、特許文献１、特許文献２参照）。
【０００４】
図１６は、従来の半導体記憶装置の概略ブロック図である。図に示す半導体記憶装置は、セルアレイ５１ａ，５１ｂ，…、センスアンプ５２ａ，５２ｂ，…、及びＢＴゲート制御回路５４ａ，５４ｂ，…を有している。
【０００５】
セルアレイ５１ａ，５１ｂ，…は、メモリセルが所定の行ごとにブロック化されたセルアレイである。
センスアンプ５２ａは、センス回路５３ａ、トランジスタＭ１１ａ，１１ｂ，１１ｃ，…、及びトランジスタＭ１２ａ，１２ｂ，１２ｃ，…を有している。センスアンプ５２ｂは、センス回路５３ｂ、トランジスタＭ１３ａ，１３ｂ，１３ｃ，…を有している。センスアンプ５２ａ，５２ｂ，…は、ＢＴゲート制御回路５４ａ，５４ｂによって、セルアレイ５１ａ，５１ｂ，…のビット線と接続及び切離しがされ、セルアレイ５１ａ，５１ｂ，…のデータを検出、増幅する。
【０００６】
ＢＴゲート制御回路５４ａ，５４ｂ，…は、トランジスタＭ１１ａ，１１ｂ，１１ｃ，…、Ｍ１２ａ，１２ｂ，１２ｃ，…、Ｍ１３ａ，１３ｂ，１３ｃ，…をオン・オフし、セルアレイ５１ａ，５１ｂ，…のビット線とセンス回路５３ａ，５３ｂ，…を接続し及び切離す。
【０００７】
ＢＴゲート制御回路５４ａ，５４ｂ，…は、トランジスタをオン・オフして、リフレッシュ対象となっているセルアレイ１１ａ，１１ｂ，…のビット線をセンスアンプ５２ａ，５２ｂ，…に接続する。ＢＴゲート制御回路５４ａ，５４ｂは、１ワード線のリフレッシュが終了するたびに、リフレッシュ対象外となっているセルアレイ５１ａ，５１ｂ，…をセンスアンプ５２ａ，５２ｂ，…に接続し、その後切離す。
【０００８】
セルフリフレッシュ機能を有するＤＲＡＭなどの半導体記憶装置では、上述したように、外部からのリード／ライト要求が連続して行われないとわかっているとき、リフレッシュの終了のたびに接続及び切離しを行わないようにして、ＢＴゲート制御回路５４のトランジスタを駆動する消費電力を低減しているものがある。
【０００９】
【特許文献１】
特開平９−１６１４７７号公報（第１０頁、第１４，１５図）
【特許文献２】
特開平１０−２２２９７７号公報（第３−５頁、第１，２図）
【００１０】
【発明が解決しようとする課題】
しかしながら、擬似ＳＲＡＭなどの半導体装置では、外部からのデータのリード／ライト要求と内部でのリフレッシュ要求とが随意のタイミングで行われるため、セルフリフレッシュモードという機能がない。そのため、外部からのデータのリード／ライト要求のない非活性化時において、リフレッシュが終了するたびにセルアレイのビット線とセンスアンプの接続及び切離しが行われ、この接続及び切離しによって電力が消費されているという問題点があった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、セルアレイのビット線とセンスアンプの接続状態を固定したままリフレッシュを行い、消費電力を低減した半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明では上記課題を解決するために、外部からのリフレッシュ要求が不要な半導体記憶装置において、メモリセルを所定の行ごとにブロック化したセルアレイと、前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、を備え、前記制御回路は、外部から前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定し、前記チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれ、前記セルアレイの非活性化を示す前記チップイネーブル信号を入力してラッチし、外部から入力される外部入力信号が入力されたとき、ラッチを解除するラッチ回路を有し、前記ラッチ回路は、前記外部入力信号の入力を検出するしきい値電圧が前記チップイネーブル信号の入力を検出するしきい値電圧より低いこと、を特徴とする半導体記憶装置が提供される。
【００１３】
このような半導体記憶装置によれば、センスアンプに共有される一方のセルアレイのリフレッシュが連続して行われる場合、他方のセルアレイとセンスアンプとの接続を切離した状態に固定する。また、チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれる。また、低電力モードからのイクジット動作を高速化するとともに、リーク電流を増加させないようにする。
また、本発明では上記課題を解決するために、外部からのリフレッシュ要求が不要な半導体記憶装置において、メモリセルを所定の行ごとにブロック化したセルアレイと、前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定し、外部から前記セルアレイの非活性化を示すとともにリフレッシュの開始を示す信号に同期して内部に取り込まれるチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、前記チップイネーブル信号を検出するチップイネーブル検出回路と、を備え、前記チップイネーブル検出回路は、リフレッシュが行われているときにワード線が活性化されるタイミングを示す信号と非活性化された前記チップイネーブル信号とに基づいて低電力モードにエントリするための信号を出力し、活性化された前記チップイネーブル信号又はリード又はアクセス要求に基づいて低電力モードからイクジットするための信号を出力することを特徴とする半導体記憶装置が提供される。
このような半導体装置によれば、リフレッシュが行われているときにワード線が活性化されるタイミングを示す信号と非活性化されたチップイネーブル信号とに基づいて低電力モードにエントリするための信号を出力し、活性化されたチップイネーブル信号又はリード又はアクセス要求に基づいて低電力モードからイクジットするための信号を出力する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の半導体記憶装置の原理を説明する原理図である。図に示すように半導体記憶装置は、セルアレイ１ａ，１ｂ，…、センスアンプ２ａ，２ｂ，…、及び制御回路３を有している。半導体記憶装置は、外部からのリフレッシュ要求を必要とせずにリフレッシュを行う例えば、擬似ＳＲＡＭである。
【００１５】
セルアレイ１ａ，１ｂ，…は、メモリセルを所定の行ごとにブロック化したセルアレイである。
センスアンプ２ａ，２ｂ，…は、ブロック化された２つのセルアレイ１ａ，１ｂ，…で共有され、セルアレイ１ａ，１ｂ，…の両方及び一方のビット線と接続及び切離しを行う。例えば、図１において、センスアンプ２ｂは、セルアレイ１ａ，１ｂと共有され、セルアレイ１ａ，１ｂの両方のビット線及び一方のビット線と接続及び切離しを行う。
【００１６】
制御回路３は、外部からセルアレイ１ａ，１ｂ，…の活性化、非活性化を示すチップイネーブル信号／ＣＥが入力される。制御回路３は、非活性化を示すチップイネーブル信号／ＣＥが入力され、センスアンプ２ａ，２ｂ，…に共有される一方のセルアレイ１ａ，１ｂ，…のリフレッシュが連続して行われる場合、他方のリフレッシュが行われないセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…との接続を切離した状態に固定する。
【００１７】
図１において、制御回路３に非活性化を示すＨ状態のチップイネーブル信号／ＣＥが入力されたとする。制御回路３は、センスアンプ２ａ，２ｂ，…に共有される一方のセルアレイ１ａ，１ｂ，…のリフレッシュが連続して行われる場合、他方のリフレッシュが行われないセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…との接続を切離した状態に固定する。すなわち、リフレッシュ対象外となっているセルアレイ１ａ，１ｂ，…のビット線とセンスアンプ２ａ，２ｂは、非活性化時において、リフレッシュが終了するたびに接続、切離しが行われない。
【００１８】
このように、センスアンプ２ａ，２ｂ，…に共有される一方のセルアレイ１ａ，１ｂ，…のリフレッシュが連続して行われる場合、他方のセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…との接続を切離した状態に固定するようにした。よって、他方のセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…は、リフレッシュが終了するたびに接続及び切離しが行われず、接続及び切離しに要する消費電力を低減することができる。
【００１９】
次に、本発明の第１の実施の形態について説明する。図２は、第１の実施の形態に係る半導体記憶装置の概略ブロック図である。図に示す半導体記憶装置は、外部からのリフレッシュ要求が不要で、外部からのデータのリード／ライト要求とリフレッシュ要求とが随意のタイミングで行われる、例えば擬似ＳＲＡＭである。半導体記憶装置は、セルアレイ１１ａ，１１ｂ，…、センスアンプ１２ａ，１２ｂ，…、及び制御回路１３を有している。
【００２０】
セルアレイ１１ａ，１１ｂ，…は、メモリセルを所定の行ごとにブロック化したメモリセルアレイである。センスアンプ１２ａ，１２ｂ，…は、セルアレイ１１ａ，１１ｂ，…から出力されるデータを検出、増幅し、また、リフレッシュするための電圧をセルアレイ１１ａ，１１ｂ，…に出力する。センスアンプ１２ａ，１２ｂ，…は、シェアード方式により、２つのセルアレイ１１ａ，１１ｂ，…に共有されている。制御回路１３は、セルアレイ１１ａ，１１ｂ，…、センスアンプ１２ａ，１２ｂ，…のデータのリード／ライト及びリフレッシュを制御する。制御回路１３は、データをリード／ライトするセルアレイ１１ａ，１１ｂ，…を選択し、センスアンプ１２ａ，１２ｂ，…と接続する。また、制御回路１３は、リフレッシュするセルアレイ１１ａ，１１ｂ，…を選択し、センスアンプ１２ａ，１２ｂ，…と接続する。
【００２１】
制御回路１３は、半導体記憶装置の外部から、セルアレイ１１ａ，１１ｂ，…を活性化、非活性化（スタンバイ状態）するためのチップイネーブル信号／ＣＥ１、アドレス信号Ａｄｄ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥが入力される。制御回路１３は、チップイネーブル信号／ＣＥ１が非活性化を示している間は、センスアンプ１２ａ，１２ｂ，…とセルアレイ１１ａ，１１ｂ，…のビット線の接続及び切離しを固定する。また、制御回路１３は、セルアレイ１１ａ，１１ｂ，…のサブワード線の切替え、及びリフレッシュするセルアレイ１１ａ，１１ｂ，…の選択の切替えを行わないようにする。以下、制御回路１３内の詳細な回路を図面を用いて説明する。
【００２２】
図３は、チップイネーブル検出回路の一例を示した回路図である。図に示すように、チップイネーブル検出回路は、バッファフィルタ２１，２３，２４、バッファ２２、低電力モードエントリトリガ生成回路２５、外部入力遷移検出回路２６、リフレッシュ要求生成回路２７、制御回路２８、ＮＡＮＤ回路Ｚ１，Ｚ２，Ｚ８、インバータ回路Ｚ３，Ｚ６，Ｚ７，Ｚ９、及びＮＯＲ回路Ｚ４，Ｚ５を有している。
【００２３】
バッファフィルタ２１は、外部からのセルアレイを活性化、非活性化するためのチップイネーブル信号／ＣＥ１が入力される。バッファフィルタ２１は、チップイネーブル信号／ＣＥ１のノイズを低減して増幅し、外部入力遷移検出回路２６に出力する。また、バッファフィルタ２１は、チップイネーブル信号／ＣＥ１のノイズを低減して増幅し、内部チップイネーブル信号ｃｂｚとして低電力モードエントリトリガ生成回路２５に出力する。
【００２４】
バッファ２２は、外部からのアドレス信号Ａｄｄが入力される。バッファ２２は、アドレス信号Ａｄｄを増幅して外部入力遷移検出回路２６に出力する。
バッファフィルタ２３は、外部からのデータの読み出し要求を示すアウトプットイネーブル信号／ＯＥが入力される。バッファフィルタ２３は、アウトプットイネーブル信号／ＯＥのノイズを低減して増幅し、外部入力遷移検出回路２６に出力する。
【００２５】
バッファフィルタ２４は、外部からのデータの書き込み要求を示すライトイネーブル信号／ＷＥが入力される。バッファフィルタ２４は、ライトイネーブル信号／ＷＥのノイズを低減して増幅し、外部入力遷移検出回路２６に出力する。なお、バッファフィルタには、外部入力として、データのバイト制御要求を示すバイト制御信号が入力されるものがある。
【００２６】
低電力モードエントリトリガ生成回路２５は、半導体記憶装置内の周辺回路から出力される、例えば、メモリセルのリフレッシュ開始を示す信号に同期して、Ｈ状態の内部チップイネーブル信号ｃｂｚを取り込んでエントリトリガ信号ｅｎｔｐｘとして出力する。エントリトリガ信号ｅｎｔｐｘを、メモリセルのメモリセルのリフレッシュ開始を示す信号に同期して出力させるのは、チップイネーブル信号／ＣＥ１は、外部から随意に入力されるためである。リフレッシュ動作中にＬ状態からＨ状態に遷移するチップイネーブル信号／ＣＥ１が入力され、後述する低電力モードにエントリして、リフレッシュ時のリセットが不完全な状態で終了するのを防止するためである。
【００２７】
図４は、図３の低電力モードエントリトリガ生成回路の一例を示した回路図である。図に示すように、低電力モードエントリトリガ生成回路は、インバータ回路Ｚ１０、ＮＡＮＤ回路Ｚ１１から構成されている。ＮＡＮＤ回路Ｚ１１は、内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、及びインバータ回路Ｚ１０を介してワード線セットタイミング信号ｗｌｓｐｘが入力される。
【００２８】
ワード線セットタイミング信号ｗｌｓｐｘは、リフレッシュ又はデータのリード／ライトのときに、ワード線を活性化するタイミングを示す信号である。ワード線セットタイミング信号ｗｌｓｐｘは、半導体記憶装置内の周辺回路から出力される。ワード線セットタイミング信号ｗｌｓｐｘは、Ｌ状態のときワード線を活性化するタイミングを示しているとする。
【００２９】
リフレッシュ状態信号ｒｅｆｚは、現在セルアレイがリフレッシュ状態にあるか、又はリフレッシュ状態にないかの状態を示す信号である。リフレッシュ状態信号ｒｅｆｚは、半導体記憶装置内の周辺回路から出力される。リフレッシュ状態信号ｒｅｆｚは、Ｈ状態のときセルアレイがリフレッシュ状態にあるとする。
【００３０】
すなわち、ＮＡＮＤ回路Ｚ１１は、セルアレイがリフレッシュ状態にあり、内部チップイネーブル信号ｃｂｚがセルアレイの非活性化を示し（Ｈ状態）、かつワード線がセットされたとき、エントリトリガ信号ｅｎｔｐｘを出力する。
【００３１】
図５は、図３の低電力モードエントリトリガ生成回路の他の例を示した回路図である。図に示すように、ＮＡＮＤ回路Ｚ１２は、内部チップイネーブル信号ｃｂｚとリフレッシュ開始信号ｒｅｆｐｚが入力されている。
【００３２】
リフレッシュ開始信号ｒｅｆｐｚは、セルアレイのリフレッシュの開始を示すパルス信号である。リフレッシュ開始信号ｒｅｆｐｚは、半導体記憶装置内の周辺回路で生成され出力される。リフレッシュ開始信号ｒｅｆｐｚは、Ｈ状態のときセルアレイのリフレッシュ開始を示しているとする。
【００３３】
すなわち、ＮＡＮＤ回路Ｚ１１は、セルアレイのリフレッシュが開始され、内部チップイネーブル信号ｃｂｚが半導体記憶装置の非活性化状態を示しているときエントリトリガ信号ｅｎｔｐｘを出力する。
【００３４】
図３の説明に戻る。外部入力遷移検出回路２６は、バッファフィルタ２１を介して外部からのチップイネーブル信号／ＣＥ１が入力される。外部入力遷移検出回路２６は、バッファ２２を介して外部からのアドレス信号Ａｄｄが入力される。外部入力遷移検出回路２６は、バッファフィルタ２３を介して外部からのアウトプットネーブル信号／ＯＥが入力される。外部入力遷移検出回路２６は、バッファフィルタ２４を介して外部からのライトイネーブル信号／ＷＥが入力される。
【００３５】
外部入力遷移検出回路２６は、活性化を示すＬ状態のチップイネーブル信号／ＣＥ１が入力されたとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。また、外部入力遷移検出回路２６は、アドレス信号Ａｄｄが遷移したとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。また、外部入力遷移検出回路２６は、Ｌ状態のアウトプットイネーブル信号／ＯＥが入力されたとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。また、外部入力遷移検出回路２６は、Ｌ状態のライトイネーブル信号／ＷＥが入力されたとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。
【００３６】
すなわち、外部入力遷移検出回路２６は、活性化を示すチップイネーブル信号／ＣＥ１が入力されたとき、又は、外部からのデータのリード／ライト要求に関する信号が入力されるとコマンドラッチ信号ｃｍｄｌｐｚを出力する。外部入力遷移検出回路２６は、外部からの信号の遷移検出を示す外部遷移検出信号ＡＴＤを生成しており、コマンドラッチ信号ｃｍｄｌｐｚのかわりに外部遷移検出信号ＡＴＤをＮＯＲ回路Ｚ５に出力するようにしてもよい。
【００３７】
ＮＯＲ回路Ｚ５は、外部入力遷移検出回路Ｚ２６から出力されるコマンドラッチ信号ｃｍｄｌｐｚと、インバータ回路Ｚ６を介して初期化信号ｃｌｒｘが入力される。ＮＯＲ回路Ｚ５は、コマンドラッチ信号ｃｍｄｌｐｚをＮＡＮＤ回路Ｚ２に出力するが、初期化信号ｃｌｒｘが入力されたときは、初期化信号ｃｌｒｘをＮＡＮＤ回路Ｚ２に出力する。ＮＯＲ回路Ｚ５に初期化信号ｃｌｒｘが入力されたときは、後述する低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚは初期化され、低電力モードをイクジットする。
【００３８】
リフレッシュ要求生成回路２７は、セルアレイのリフレッシュ要求を示すリフレッシュ要求信号ｓｒｔｚを出力する。制御回路２８は、外部入力遷移検出回路２６から出力されるコマンドラッチ信号ｃｍｄｌｐｚ、リフレッシュ要求生成回路２７から出力されるリフレッシュ要求信号ｓｒｔｚが入力される。制御回路２８は、リフレッシュ要求信号ｓｒｔｚがリフレッシュ要求を示している場合、セルアレイをリフレッシュするためのリフレッシュ信号ＲＥＦを出力する。また、制御回路２８は、リフレッシュ要求信号ｓｒｔｚがリフレッシュ要求を示していない場合、コマンドラッチ信号ｃｍｄｌｐｚとコマンドデコーダ出力に応じて、半導体記憶装置内の周辺回路にリード信号ＲＤ、ライト信号ＷＲを出力する。
【００３９】
制御回路２８から出力されるリード信号ＲＤ、ライト信号ＷＲ及びリフレッシュ信号ＲＥＦは、外部入力遷移検出回路２６からのコマンドラッチ信号ｃｍｄｌｐｚの出力から遅延されて出力される。これは、後述する低電力モードをイクジットする前に、データのリード／ライト動作が行われるのを防止するためである。
【００４０】
ＮＡＮＤ回路Ｚ１，Ｚ２は、ラッチ回路を構成している。ＮＡＮＤ回路Ｚ１は、低電力モードエントリトリガ生成回路２５から出力されるエントリトリガ信号ｅｎｔｐｘが入力される。ＮＡＮＤ回路Ｚ２は、ＮＯＲ回路Ｚ５から出力されるイグジットトリガ信号ｅｘｉｔｐｘが入力される。
【００４１】
ＮＡＮＤ回路Ｚ１は、低電力モードエントリトリガ生成回路２５からエントリトリガ信号ｅｎｔｐｘをラッチしインバータ回路Ｚ３に出力する。ＮＡＮＤ回路Ｚ２は、イグジットトリガ信号ｅｘｉｔｐｘが入力されると、ＮＡＮＤ回路Ｚ１の出力をリセットする。
【００４２】
インバータ回路Ｚ３は、ＮＡＮＤ回路Ｚ１から出力されるエントリトリガ信号ｅｎｔｐｘを反転しＮＯＲ回路Ｚ４に出力する。ＮＯＲ回路Ｚ４は、ＮＡＮＤ回路Ｚ１から出力されるエントリトリガ信号ｅｎｔｐｘ、ＮＡＮＤ回路Ｚ２から出力されるイグジットトリガ信号ｅｘｉｔｐｘのＮＯＲ演算をとり、低電力モードエントリプリ信号ｐｎｏｒｓｔｚを出力する。
【００４３】
インバータ回路Ｚ７は、リフレッシュカウンタ信号ｓｒｔｘｚが入力される。リフレッシュカウンタ信号ｓｒｔｘｚは、リフレッシュされているワード線（階層化ワード線方式の場合はメインワード線）のアドレスが、リフレッシュ対象となっているセルアレイでの最後のアドレスになったときに出力される信号である。リフレッシュカウンタ信号ｓｒｔｘｚは、バイナリカウンタ、シフトレジスタ等で出力させることができる。
【００４４】
ＮＡＮＤ回路Ｚ８は、ＮＯＲ回路Ｚ４から出力される低電力モードエントリプリ信号ｐｎｏｒｓｔｚと、インバータ回路Ｚ７を介してリフレッシュカウンタ信号ｓｒｔｘｚが入力され、インバータ回路Ｚ９を介して低電力モードエントリ信号ｎｏｒｓｔｚを出力する。低電力モードエントリ信号ｎｏｒｓｔｚは、リフレッシュされているワード線（階層化ワード線方式の場合はメインワード線）のアドレスが、リフレッシュ対象となっているセルアレイでの最後のアドレスになったときにリセットされる。
【００４５】
すなわち、図３のチップイネーブル検出回路は、非活性化を示すＨ状態のチップイネーブル信号／ＣＥ１が入力されると、低電力モードエントリトリガ生成回路２５によって、エントリトリガ信号ｅｎｔｐｘが出力される。そして、低電力モードにエントリするための低電力モードエントリプリ信号ｐｎｏｒｓｔｚ及び低電力モードエントリ信号ｎｏｒｓｔｚを出力する。また、チップイネーブル検出回路は、活性化を示すＬ状態のチップイネーブル信号／ＣＥ１、又は外部からデータのリード／ライト要求の信号が入力されると、外部入力遷移検出回路２６によって、コマンドラッチ信号ｃｍｄｌｐｚが出力される。そして、低電力モードからイクジットするための低電力モードエントリプリ信号ｐｎｏｒｓｔｚ及び低電力モードエントリ信号ｎｏｒｓｔｚを出力する。
【００４６】
ところで、図３のＮＡＮＤ回路Ｚ１，Ｚ２にエントリトリガ信号ｅｎｔｐｘとイグジットトリガ信号ｅｘｉｔｐｘが同時に入力されると、ＮＡＮＤ回路Ｚ１，Ｚ２の出力は不定となる。そこで、ＮＡＮＤ回路Ｚ２の入力電圧の閾値を下げ、ＮＡＮＤ回路Ｚ１，Ｚ２の出力の不定期間を短くするようにする。ＮＡＮＤ回路Ｚ２側の入力電圧のしきい値を下げているのは、イグジットトリガ信号ｅｘｉｔｐｘをエントリトリガ信号ｅｎｔｐｘより早く受付けるようにし、イクジット動作を高速化する目的と、スタンバイ時（外部からリード／ライト要求が入力されない状態）にエントリ状態が続いた場合、ＮＡＮＤ回路Ｚ１の出力、すなわち、ＮＡＮＤ回路Ｚ２の入力がＨ状態になるため、その状態のリーク電流を増加させないようにする目的の、２つの目的のためである。
【００４７】
図６は、イグジットトリガ信号が入力されるＮＡＮＤ回路の一例を示した回路図である。図に示すように、ＮＡＮＤ回路は、トランジスタＭ１〜Ｍ４から構成されている。トランジスタＭ１，Ｍ４は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ２，Ｍ３は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ２，Ｍ３のしきい値は、図３のＮＡＮＤ回路Ｚ１を構成するトランジスタを含め、他のトランジスタより低くなっている。
【００４８】
トランジスタＭ１のソースは電源Ｖｉｉに接続されている。トランジスタＭ１，Ｍ２のゲートは接続されている。トランジスタＭ１，Ｍ２のゲートをノードＮ１とする。ノードＮ１は、図３のＮＡＮＤ回路Ｚ１の出力に接続される。トランジスタＭ１，Ｍ２のドレインは接続されている。トランジスタＭ１，Ｍ２のドレインをノードＮ２とする。ノードＮ２は、図３のＮＡＮＤ回路Ｚ１の入力に接続されている。
【００４９】
トランジスタＭ３のソースはグランドと接続されている。トランジスタＭ３のドレインはトランジスタＭ２のソースと接続されている。トランジスタＭ３のゲートにはイクジットトリガ信号ｅｘｉｔｐｘが入力される。
【００５０】
トランジスタＭ４のソースは電源Ｖｉｉと接続されている。トランジスタＭ４のドレインはトランジスタＭ１，Ｍ２のドレインと接続されている。トランジスタＭ４のゲートにはイクジットトリガ信号ｅｘｉｔｐｘが入力される。
【００５１】
トランジスタＭ２，Ｍ３のしきい値は他のトランジスタのしきい値より低いので、エントリトリガ信号ｅｎｔｐｘとイグジットトリガ信号ｅｘｉｔｐｘが同時にＮＡＮＤ回路Ｚ１，Ｚ２に入力された場合、ＮＡＮＤ回路Ｚ１，Ｚ２の出力の不定期間を短くすることができる。
【００５２】
また、低電力モード時（スタンバイ時）は、トランジスタＭ２，Ｍ３は、イグジットトリガ信号ｅｘｉｔｐｘの入力を待つことになるが、しきい値の低いトランジスタＭ２，Ｍ３は、オン状態となるので、リーク電流は問題とならず消費電力を低減することができる。
【００５３】
次に、センスアンプとセルアレイの接続を制御するＢＴゲート制御回路について説明する。図７は、ＢＴゲート制御回路の一例を示した回路図である。図に示すように、ＢＴゲート制御回路は、インバータ回路Ｚ１３〜Ｚ１６、ＮＯＲ回路Ｚ１７、トランジスタＭ５〜Ｍ７を有している。
【００５４】
トランジスタＭ５は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ５のソースはグランドに接続されている。トランジスタＭ５のドレインは、インバータ回路Ｚ１５と接続されている。トランジスタＭ５のゲートには、Ｒｏｗ活性化信号ｒｒｓｐｚが入力される。
【００５５】
ＮＯＲ回路Ｚ１７は、ＢＴリセットタイミング信号ｂｌｔｒｘ、図３の低電力モードエントリ信号ｎｏｒｓｔｚが入力され、ＮＯＲ演算をしてトランジスタＭ７のゲートに出力する。
【００５６】
トランジスタＭ７は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ７のソースは、グランドに接続されている。トランジスタＭ７のドレインは、ラッチ回路を構成するインバータ回路Ｚ１３，Ｚ１４と接続されている。
【００５７】
トランジスタＭ６は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ６のソースは、グランドに接続されている。トランジスタＭ６のドレインは、ラッチ回路を構成するインバータ回路Ｚ１３，Ｚ１４と接続されている。
【００５８】
インバータ回路Ｚ１３，Ｚ１４は、トランジスタＭ５，Ｍ６，Ｍ７がオン・オフすることによって生じる電圧をラッチする。ラッチされた電圧は、インバータ回路Ｚ１５，Ｚ１６を介して、ＢＴゲート制御メイン信号ｍｂｌｔｘとして出力される。
【００５９】
インバータ回路Ｚ１６から出力されるＢＴゲート制御メイン信号ｍｂｌｔｘは、セルアレイとセンスアンプを接続及び切離しをするための信号である。ＢＴゲート制御メイン信号ｍｂｌｔｘがＬ状態のとき、セルアレイとセンスアンプの接続が切離されるとする。なお、ここではＢＴゲート制御メイン信号ｍｂｌｔｘは、リフレッシュ対象となっていないセルアレイとセンスアンプの接続を制御しているとする。
【００６０】
Ｒｏｗ活性化信号ｒｒｓｐｚは、セルアレイとセンスアンプを接続及び切離しを指示する信号である。Ｒｏｗ活性化信号ｒｒｓｐｚがＨ状態のときセルアレイとセンスアンプの切離しを指示するとする。Ｈ状態のＲｏｗ活性化信号ｒｒｓｐｚがトランジスタＭ５のゲートに入力されるとＬ状態のＢＴゲート制御メイン信号ｍｂｌｔｘが出力され、セルアレイとセンスアンプの接続は切離される。
【００６１】
ＢＴリセットタイミング信号ｂｌｔｒｘは、リフレッシュが終了するたびにセルアレイとセンスアンプを接続するよう指示する信号である。ＢＴリセットタイミング信号ｂｌｔｒｘがＬ状態のときセルアレイとセンスアンプの接続を指示するとする。
【００６２】
低電力モードエントリ信号ｎｏｒｓｔｚは、Ｈ状態のとき低電力モードにエントリしていることを示すとする。
ところで、チップイネーブル信号／ＣＥ１が非活性を示しているとき、リフレッシュが終了されるたびにセルアレイとセンスアンプを切離す必要はない。ＮＯＲ回路Ｚ１７は、低電力モードエントリ信号ｎｏｒｓｔｚ（Ｈ状態）が入力されている間は、ＢＴリセットタイミング信号ｂｌｔｒｘを受付けない。すなわち、チップイネーブル信号／ＣＥ１が非活性のとき、リフレッシュ対象外のセルアレイとセンスアンプは常に切離される。よって、セルアレイとセンスアンプの接続及び切離しによる消費電力を低減することができる。
【００６３】
次に、セルアレイのサブワード線の接続を制御するサブワード線選択アドレス制御回路について説明する。図８は、サブワード線選択アドレス制御回路の一例を示した回路図である。図に示すように、サブワード線選択アドレス制御回路は、インバータ回路Ｚ１８，Ｚ２０，Ｚ２２、ＮＡＮＤ回路Ｚ１９、ＮＡＮＤ回路Ｚ２１を有している。
【００６４】
インバータ回路Ｚ１８は、図３の低電力モードエントリ信号ｎｏｒｓｔｚが入力される。インバータ回路Ｚ１８は、低電力モードエントリ信号ｎｏｒｓｔｚを反転しＮＡＮＤ回路Ｚ１９に出力する。
【００６５】
ＮＯＲ回路Ｚ１９は、サブワード線活性化状態信号ｐｗｌｓｘと、インバータ回路Ｚ１８を介して低電力モードエントリ信号ｎｏｒｓｔｚが入力される。サブワード線活性化状態信号ｐｗｌｓｘは、サブワード線が活性化されることを示す信号である。サブワード線活性化状態信号ｐｗｌｓｘは、Ｌ状態のときサブワード線が活性化されることを示すとする。従って、ＮＡＮＤ回路Ｚ１９は、低電力モードを示すＨ状態の低電力モードエントリ信号ｎｏｒｓｔｚがインバータ回路Ｚ１８を介して入力されているときは、常時、ワード線が活性化されること示すサブワード線活性化状態信号ｐｗｌｓｘが入力されたのと同様にＬ状態の信号を出力する。
【００６６】
ＮＡＮＤ回路Ｚ２１は、インバータ回路Ｚ２０を介してＮＡＮＤ回路Ｚ１９の出力、活性化アレイ選択信号ｒｃａｚ、及びサブワード線選択アドレス信号ｒａｏｚが入力される。ＮＡＮＤ回路Ｚ２１は、インバータ回路Ｚ２０を介して反転されたワード線が活性化されること示すサブワード線活性化状態信号ｐｗｌｓｘが入力されているとき、活性化アレイ選択信号ｒｃａｚ、サブワード線選択アドレス信号ｒａｏｚをデコードしてサブワード線選択メイン信号ｍｗｄｚを出力する。サブワード線選択メイン信号ｍｗｄｚは、セルアレイのリフレッシュするサブワード線を選択する信号である。
【００６７】
すなわち、サブワード線選択アドレス制御回路は、低電力モードにあるときは、サブワード線活性化状態信号ｐｗｌｓｘが、サブワード線を非活性化することを示すＨ状態であっても、活性化アレイ選択信号ｒｃａｚ、サブワード線選択アドレス信号ｒａｏｚをデコードしてサブワード線選択メイン信号ｍｗｄｚを出力する。よって、低電力モード時には、リフレッシュ対象となっているセルアレイのサブワード線は切替わることがなく、サブワード線の選択切替えによる消費電力を低減することができる。
【００６８】
次に、セルアレイを選択するアレイ選択アドレス制御回路について説明する。図９は、アレイ選択アドレス制御回路の一例を示した回路図である。図１０は、アレイ選択アドレス制御回路によって選択されるセルアレイの一例を示す。
【００６９】
図９に示すアレイ選択アドレス制御回路は、リフレッシュ状態信号ｒｅｆｚが出力されている場合には、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。アレイ選択アドレス制御回路は、リフレッシュ状態信号ｒｅｆｚが出力されてない場合には、選択アドレスｃａｘに応じて、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。アレイ選択アドレス制御回路は、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚが出力されている場合は、リフレッシュ状態信号ｒｅｆｚの状態にかかわらず、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。
【００７０】
図１０に示すセルアレイ３１ａは、図９に示した活性化アレイ選択信号ｒｃａｚ１ｌによって活性化される。セルアレイ３１ｂは、活性化アレイ選択信号ｒｃａｚ０ｌによって活性化される。セルアレイ３１ｃは、活性化アレイ選択信号ｒｃａｚ０ｒによって活性化される。セルアレイ３１ｄは、活性化アレイ選択信号ｒｃａｚ１ｒによって活性化される。なお、セルアレイ３１ａ，３１ｂで１ブロックのセルアレイを構成している。セルアレイ３１ｃ，３１ｄで１ブロックのセルアレイを構成している。
【００７１】
図９に示すように、アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３，Ｚ３１〜Ｚ３８、インバータ回路Ｚ２４，Ｚ２５，Ｚ２７，Ｚ２９，Ｚ３０，Ｚ３９〜Ｚ４２、ＮＡＮＤ回路Ｚ２６，Ｚ２８を有している。
【００７２】
ＮＯＲ回路Ｚ２３は、低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、リフレッシュ状態信号ｒｅｆｚが入力される。ＮＯＲ回路Ｚ２３は、電力モードを示すＨ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚが入力された場合は、リフレッシュ状態信号ｒｅｆｚの状態にかかわらず、Ｌ状態の信号を出力する。
【００７３】
ＮＡＮＤ回路Ｚ２６は、インバータ回路Ｚ２４を介して、ＮＯＲ回路Ｚ２３から出力される信号が入力される。また、ＮＡＮＤ回路Ｚ２６は、リフレッシュ時選択アドレスｒｅｆｌｚが入力される。ＮＡＮＤ回路Ｚ２６から出力される信号は、インバータ回路Ｚ２７を介してＮＯＲ回路Ｚ３３，Ｚ３４，Ｚ３５，Ｚ３６に出力される。
【００７４】
ＮＡＮＤ回路Ｚ２８は、インバータ回路Ｚ２４を介して、ＮＯＲ回路Ｚ２３から出力される信号が入力される。また、ＮＡＮＤ回路Ｚ２８は、インバータ回路Ｚ２５を介して、リフレッシュ時選択アドレスｒｅｆｌｚが入力される。ＮＡＮＤ回路Ｚ２８から出力される信号は、インバータ回路Ｚ２９を介してＮＯＲ回路Ｚ３１，Ｚ３２，Ｚ３７，Ｚ３８に出力される。
【００７５】
ＮＯＲ回路Ｚ３１，Ｚ３３は、選択アドレスｃａｘが入力される。ＮＯＲ回路Ｚ３２，Ｚ３４は、インバータ回路Ｚ３０を介して、選択アドレスｃａｘが入力される。
【００７６】
ＮＯＲ回路Ｚ３５〜Ｚ３８から出力される信号は、インバータ回路Ｚ３９〜Ｚ４２を介し、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒとして出力される。
【００７７】
アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３にリフレッシュ状態を示すＨ状態のリフレッシュ状態信号ｒｅｆｚが出力されているとき、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ、又は活性化アレイ信号ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。すなわち、リフレッシュ状態を示すリフレッシュ状態信号が出力されているときは、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、セルアレイ３０ａ，３０ｂ、又はセルアレイ３０ｃ，３０ｄが活性化される。
【００７８】
アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３にリフレッシュ状態を示してないＬ状態のリフレッシュ状態信号ｒｅｆｚが出力されているとき、選択アドレスｃａｘに応じて、活性化アレイ信号ｒｃａｚ０ｌ，ｒｃａｚ０ｒ、又は活性化アレイ信号ｒｃａｚ１ｌ，ｒｃａｚ１ｒを出力する。すなわち、リフレッシュ状態を示すリフレッシュ状態信号が出力されたときは、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、セルアレイ３０ａ，３０ｄ、又はセルアレイ３０ｂ，３０ｃが活性化される。
【００７９】
アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３にリフレッシュ状態を示すＨ状態のリフレッシュ状態信号が出力されないときでも、低電力モードを示すＨ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚが出力されている場合は、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ、又は活性化アレイ信号ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。すなわち、リフレッシュ状態を示すリフレッシュ状態信号が出力されたときは、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、セルアレイ３０ａ，３０ｂ、又はセルアレイ３０ｃ，３０ｄが活性化される。
【００８０】
これにより、低電力モード時は、リフレッシュ動作が終了し、リフレッシュ状態信号がリフレッシュ状態を示さなくなっても、常にセルアレイ３０ａ，３０ｂ、又はセルアレイ３０ｃ，３０ｄが活性化される。
【００８１】
また、１ブロックのセルアレイを分割して活性化することにより、リフレッシュ時の消費電力を低減することができる。
なお、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒは、図８の活性化アレイ選択信号ｒｃａｚに対応し、ＮＡＮＤ回路Ｚ２７に入力される。
【００８２】
以下、図３のチップイネーブル検出回路、図７のＢＴゲート制御回路、図８のアレイ選択アドレス制御回路及び図９のアレイ選択アドレス制御回路の動作についてタイムチャートを用いて説明する。
【００８３】
図１１は、回路動作を説明するタイミングチャートである。まず、図３に示すチップイネーブル検出回路において、初期化信号ｃｌｒｘをＬ状態とし、低電力モードをイグジットした状態で初期化を行う。初期化後、セルアレイは、リフレッシュ要求生成回路２７から出力されるリフレッシュ要求信号ｓｒｔｚに応じてリフレッシュされる。なお、図に示す内部ＲＡＳ信号ｒａｓｚは、セルアレイが活性化状態にあることを示す信号である。
【００８４】
ここで、チップイネーブル信号／ＣＥ１が、非活性化を示すＨ状態、リフレッシュ状態信号ｒｅｆｚが、現在セルアレイがリフレッシュ状態にあること示すＨ状態のとき、図３，４で示した低電力モードエントリトリガ生成回路２５は、リフレッシュ時のワード線を活性化するワード線セットタイミング信号ｗｌｓｐｘがＬ状態となるタイミングでＬ状態のエントリトリガ信号ｅｎｔｐｘを出力する。これによって、チップイネーブル検出回路からは、Ｈ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。
【００８５】
これを受けて、リフレッシュ動作が終了し（リフレッシュ状態信号ｒｅｆｚがＬ状態になり）、リフレッシュ対象外のセルアレイをセンスアンプに接続しようとするＢＴリセットタイミング信号ｂｌｔｒｘが、図７に示すＢＴゲート制御回路に入力されても、セルアレイとセンスアンプを接続するＢＴゲート制御メイン信号ｍｂｌｔｘは切離しを指示するＬ状態が常に出力される。すなわち、半導体記憶装置が非活性で低電力モードにあるときは、リフレッシュ動作が終了するたびに、リフレッシュ対象外のセルアレイとセンスアンプは接続されることはない。
【００８６】
また、図９に示すアレイ選択アドレス制御回路から出力される活性化アレイ選択信号ｒｃａｚ（ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒ）は、常に所定状態で出力される。また、図８に示すサブワード線選択アドレス制御回路から出力される、セルアレイのリフレッシュするサブワード線を選択するサブワード線選択メイン信号ｍｗｄｚは、常に（Ｈ状態が）出力された状態となる。すなわち、半導体記憶装置が非活性で低電力モードにあるときは、リフレッシュ動作が終了するたびに、リフレッシュ対象となっているサブワード線が切替えられることはない。
【００８７】
チップイネーブル信号／ＣＥ１が、活性化を示すＬ状態となり、アドレス信号Ａｄｄ、アウトプットイネーブル信号／ＯＥ、又はライトイネーブル信号／ＷＥが図３に示す外部入力遷移検出回路２６に入力されると、Ｈ状態のコマンドラッチ信号ｃｍｄｌｐｚが出力される。これによって、チップイネーブル検出回路からは、Ｌ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。すなわち、低電力モードが解除される。
【００８８】
これを受けて、ＢＴゲート制御メイン信号ｍｂｌｔｘは、セルアレイとセンスアンプの接続を指示するＨ状態となる。また、サブワード線選択メイン信号ｍｗｄｚは、外部のデータのリード／ライト要求のアクセスに応じた状態の信号を出力する。さらに、ワード線を活性化するワード線セットタイミング信号ｗｌｓｐｘがＬ状態となり、セルアレイから所望のデータが出力される。
【００８９】
チップイネーブル信号／ＣＥ１が、活性化を示すＬ状態のときで、リフレッシュの要求を示すＨ状態のリフレッシュ要求信号ｓｒｔｚが出力された場合、通常動作が終了した後、リフレッシュ動作を開始する。このとき、チップイネーブル信号／ＣＥ１は、非活性化を示すＨ状態となっているので、リフレッシュ時のワード線を活性化するワード線セットタイミング信号ｗｌｓｐｘがＬ状態となるタイミングでＬ状態のエントリトリガ信号ｅｎｔｐｘを出力され、Ｈ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。
【００９０】
リフレッシュ動作を複数回行って、リフレッシュされているセルアレイのワード線のアドレスが最後のアドレスになったとき、Ｈ状態のリフレッシュカウンタ信号ｓｒｔｘｚが図３のインバータ回路Ｚ７に出力される。これを受けて、チップイネーブル検出回路からは、Ｌ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。すなわち、リフレッシュ対象となっているセルアレイの全領域においてリフレッシュが行われると、低電力モードは解除される。なお、ＢＴゲート制御メイン信号ｍｂｌｔｘはＨ状態となる。また、サブワード線選択メイン信号ｍｗｄｚはＬ状態となる。
【００９１】
このように、非活性を示すチップイネーブル信号が入力されると、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚをＢＴゲート制御回路に出力し、センスアンプとセルアレイの接続、切離しを固定する。また、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚをサブワード線選択アドレス制御回路、アレイ選択アドレス制御回路に出力し、サブワード線が切替えられないようにした。これにより、センスアンプとセルアレイの接続、切離しによる消費電力、サブワード線の切替えによる消費電力を低減することができる。
【００９２】
なお、図３に示すリフレッシュカウンタ信号を、インバータ回路Ｚ７に入力してエントリトリガ信号ｅｎｔｐｘとＡＮＤ演算をしなくてもよい。この場合、低電力モードにおいて、リフレッシュ動作がセルアレイの全領域において終了してもセンスアンプとセルアレイは接続されず、サブワード線も切替わらない。
【００９３】
次に第２の実施の形態について説明する。データのリード／ライトが連続して行われる例えばバーストモードなどでは、連続的にセルアレイは活性化される。ここで、例えば、データのセルアレイへの書き込みが終了していないにもかかわらず非活性化を示すＨ状態のチップイネーブル信号／ＣＥ１が入力され、低電力モードにエントリしたとすると、センスアンプとセルアレイの接続が固定され、データのセルアレイへの書き込みに不具合が生じる。第２の実施の形態では、データのリード／ライトが連続して行われる場合においても動作可能となる。
【００９４】
図１２は、第２の実施の形態に係る半導体装置のチップイネーブル検出回路の一例を示した回路図である。図１２において、図３のチップイネーブル検出回路と同じものには同じ符号を付し、その説明は省略する。また、第２の実施の形態におけるＢＴゲート制御回路、サブワード線選択アドレス制御回路、及びアレイ選択アドレス制御回路は、第１の実施の形態と同様であり、その説明を省略する。
【００９５】
図１２に示すモード選択回路４１は、外部からデータのリード／ライトが連続して要求されるモードを指定するための信号が入力され、その旨を示す信号を同期モード用論理回路４３に出力する。外部からデータのリード／ライトが連続して要求されるモードとは、例えば、バーストモードがある。以下、バースモードにおいて説明する。
【００９６】
バッファ４２は、バーストモードによってリード／ライトされるデータの同期するクロックＣＬＫが入力される。バッファ４２は、クロックＣＬＫを増幅して同期モード用論理回路４３に出力する。
【００９７】
同期モード用論理回路４３は、モード選択回路４１からバーストモードを指定する旨の信号が出力され、セルアレイをプリチャージするプリチャージ信号が出力されたとき、次にリフレッシュを行うことが分かっている場合に再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。なお、プリチャージ信号は、クロックＣＬＫに同期して生成される。なお、クロックＣＬＫに同期させず、内部で生成することも可能である。
【００９８】
また、同期モード用論理回路４３は、モード選択回路４１からバーストモードを指定する旨の信号が出力され、データの書き残しがある場合に再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。また、同期モード用論理回路４３は、モード選択回路４１からバーストモードを指定する旨の信号が出力され、バースト動作が続けられる場合、再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。再活性化フラグ信号ｗｌｃｈｃｔｌｚは、リフレッシュ終了後に出力が停止される。
【００９９】
低電力モードエントリトリガ生成回路４４は、同期モード用論理回路４３から再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されていない場合に、半導体記憶装置内部の周辺回路から出力される、例えばメモリセルのリフレッシュ開始を示す信号に同期して、内部チップイネーブル信号ｃｂｚをエントリトリガ信号ｅｎｔｐｘとして出力する。すなわち、低電力モードエントリトリガ生成回路４４は、同期モード用論理回路４３から再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されている場合、低電力モードにエントリするためのエントリトリガ信号ｅｎｔｐｘを出力しない。
【０１００】
図１３は、図１２の低電力モードエントリトリガ生成回路の一例を示した回路図である。
図に示す低電力モードエントリトリガ生成回路は、インバータ回路Ｚ４３，Ｚ４４、ＮＡＮＤ回路Ｚ４５から構成されている。ＮＡＮＤ回路Ｚ４５は、内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、インバータ回路Ｚ４３を介してワード線セットタイミング信号ｗｌｓｐｘ、及びインバータ回路Ｚ４４を介して再活性化フラグ信号ｗｌｃｈｃｔｌｚが入力される。内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、及びワード線セットタイミング信号ｗｌｓｐｘは、図４の各信号と同様でありその説明を省略する。
【０１０１】
図４に示した低電力モードエントリトリガ生成回路では、内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、及びワード線セットタイミング信号ｗｌｓｐｘのＡＮＤ演算結果が出力されていたが、図１３の低電力モードエントリトリガ生成回路では、さらに、インバータ回路Ｚ４４で反転された再活性化フラグ信号ｗｌｃｈｃｔｌｚとＡＮＤ演算がとられる。
【０１０２】
同期モード用論理回路４３から、データがバーストリード／ライトされることを示すＨ状態のワード線セットタイミング信号ｗｌｓｐｘがインバータ回路Ｚ４４に出力されている場合、ＮＡＮＤ回路Ｚ４５からは、エントリトリガ信号ｅｎｔｐｘが出力されない。すなわち、データがバーストリード／ライトされるときは、低電力モードエントリトリガ生成回路からは、エントリトリガ信号ｅｎｔｐｘは出力されない。
【０１０３】
図１４は、図１２の低電力モードエントリトリガ生成回路の他の例を示した回路図である。図に示すように、ＮＡＮＤ回路Ｚ４８は、内部チップイネーブル信号ｃｂｚ、リフレッシュ開始信号ｒｅｆｐｚ、及びインバータ回路Ｚ４７を介して再活性化フラグ信号ｗｌｃｈｃｔｌｚが入力されている。内部チップイネーブル信号ｃｂｚ、リフレッシュ開始信号ｒｅｆｐｚは、図５の各信号と同じでありその説明を省略する。
【０１０４】
図５に示した低電力モードエントリトリガ生成回路では、内部チップイネーブル信号ｃｂｚ、リフレッシュ開始信号ｒｅｆｐｚのＡＮＤ演算結果が出力されていたが、図１４の低電力モードエントリトリガ生成回路では、さらに、インバータ回路Ｚ４４で反転された再活性化フラグ信号ｗｌｃｈｃｔｌｚとＡＮＤ演算がとられる。
【０１０５】
同期モード用論理回路４３から、データがバーストリード／ライトされることを示すＨ状態のワード線セットタイミング信号ｗｌｓｐｘがインバータ回路Ｚ４７に出力されている場合、ＮＡＮＤ回路Ｚ４５からは、エントリトリガ信号ｅｎｔｐｘが出力されない。すなわち、データがバーストリード／ライトされるときは、低電力モードエントリトリガ生成回路からは、エントリトリガ信号ｅｎｔｐｘは出力されない。
【０１０６】
このように、モード選択回路４１に、バーストモードを指定する信号が入力されると、非活性化を示すチップイネーブル信号／ＣＥ１が出力されても、チップイネーブル検出回路からは、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力されない。よって、データのバーストリード／ライトが可能となる。
【０１０７】
以下、動作について説明する。図１５は、回路動作を説明するタイミングチャートである。図１５において、Ｌ状態のチップイネーブル信号／ＣＥ１が２回入力された後、Ｈ状態の再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されている。その後、セルアレイの活性化を連続して行っている。前記以外は、図１１と同様であり、その説明を省略する。
【０１０８】
図１２に示すモード選択回路４１にバーストモードを指定する信号が入力されると、同期モード用論理回路４３は、Ｈ状態の再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。
【０１０９】
Ｈ状態の再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されているとき、リフレッシュ状態信号ｒｅｆｚが、現在セルアレイがリフレッシュ状態にあること示すＨ状態となり、ワード線セットタイミング信号ｗｌｓｐｘがＬ状態となっても、矢印Ａに示すように、Ｈ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚは出力されない。
【０１１０】
再活性化フラグ信号ｗｌｃｈｃｔｌｚがＬ状態となり、リフレッシュ状態信号ｒｅｆｚが、現在セルアレイがリフレッシュ状態にあること示すＨ状態となり、ワード線セットタイミング信号ｗｌｓｐｘがＬ状態となったときに、低電力モードを示すＨ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。これを受けて、セルアレイとセンスアンプを接続するＢＴゲート制御メイン信号ｍｂｌｔｘは切離しを指示するＬ状態が常に出力され、セルアレイとセンスアンプの接続、切離しが固定される。
【０１１１】
このように、データがクロックに同期して連続してリード／ライトされる場合、データのリード／ライトが終了した後、センスアンプとセルアレイの接続、切離しを固定するようにしたので、不具合なくデータのセルアレイへの書き込みを行うことができる。
【０１１２】
（付記１） 外部からのリフレッシュ要求が不要な半導体記憶装置において、
メモリセルを所定の行ごとにブロック化したセルアレイと、
前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、
前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、
を有することを特徴とする半導体記憶装置。
【０１１３】
（付記２） 前記制御回路は、外部から前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定することを特徴とする付記１記載の半導体記憶装置。
【０１１４】
（付記３） 前記チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれることを特徴とする付記２記載の半導体記憶装置。
（付記４） 前記制御回路は、外部から入力される外部入力信号が遷移したとき、前記切離した状態の固定を解除することを特徴とする付記１記載の半導体記憶装置。
【０１１５】
（付記５） 前記制御回路は、前記セルアレイの非活性化を示す前記チップイネーブル信号を入力してラッチし、外部から入力される外部入力信号が入力されたとき、ラッチを解除するラッチ回路を有し、
前記ラッチ回路は、前記外部入力信号の入力を検出するしきい値電圧が前記チップイネーブル信号の入力を検出するしきい値電圧より低いことを特徴とする付記１記載の半導体記憶装置。
【０１１６】
（付記６） 前記制御回路は、前記セルアレイのデータのリード／ライトが行われる前に前記切離しの状態の固定を解除することを特徴とする付記１記載の半導体記憶装置。
【０１１７】
（付記７） 前記制御回路は、前記セルアレイのリフレッシュが行われているワード線アドレスが所定アドレスになったとき、前記切離し状態の固定を解除することを特徴とする付記１記載の半導体記憶装置。
【０１１８】
（付記８） 前記所定アドレスは、前記セルアレイの最後のワード線アドレスであることを特徴とする付記７記載の半導体記憶装置。
（付記９） 前記セルアレイのワード線は、メインワード線とサブワード線とに階層化されており、前記制御回路は、前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、前記サブワード線を選択する選択信号を非活性化しないことを特徴とする付記１記載の半導体記憶装置。
【０１１９】
（付記１０） データのリード／ライトが行われる前記セルアレイの活性化領域とリフレッシュが行われる前記セルアレイの活性化領域は異なっており、前記制御回路は、前記チップイネーブル信号が非活性化状態を示している間、前記リフレッシュが行われるセルアレイを常に活性化することを特徴とする付記１記載の半導体記憶装置。
【０１２０】
（付記１１） データがクロックに同期して連続してリード／ライトされる場合、前記制御回路は、前記データのリード／ライトが終了した後、前記切離し状態に固定することを特徴とする請求項１記載の半導体記憶装置。
【０１２１】
【発明の効果】
以上説明したように本発明では、センスアンプに共有される一方のセルアレイのリフレッシュが連続して行われる場合、他方のセルアレイとセンスアンプとの接続を切離した状態に固定するようにした。よって、他方のセルアレイとセンスアンプは、リフレッシュが終了するたびに接続、切離しが行われず、接続、切離しに要する消費電力を低減することができる。
また、チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれるので、リフレッシュ動作のリセット動作によって回路内が不安定になることを防止することができる。
また、低電力モードからのイクジット動作を高速化するとともに、リーク電流を増加させないようにすることができる。
また、本発明では、リフレッシュが行われているときにワード線が活性化されるタイミングを示す信号と非活性化されたチップイネーブル信号とに基づいて低電力モードにエントリするための信号を出力し、活性化されたチップイネーブル信号又はリード又はアクセス要求に基づいて低電力モードからイクジットするための信号を出力する。よって、他方のセルアレイとセンスアンプは、リフレッシュが終了するたびに接続、切離しが行われず、接続、切離しに要する消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の原理を説明する原理図である。
【図２】第１の実施の形態に係る半導体記憶装置の概略ブロック図である。
【図３】チップイネーブル検出回路の一例を示した回路図である。
【図４】図３の低電力モードエントリトリガ生成回路の一例を示した回路図である。
【図５】図３の低電力モードエントリトリガ生成回路の他の例を示した回路図である。
【図６】イグジットトリガ信号が入力されるＮＡＮＤ回路の一例を示した回路図である。
【図７】ＢＴゲート制御回路の一例を示した回路図である。
【図８】サブワード線選択アドレス制御回路の一例を示した回路図である。
【図９】アレイ選択アドレス制御回路の一例を示した回路図である。
【図１０】アレイ選択アドレス制御回路によって選択されるセルアレイの一例を示す。
【図１１】回路動作を説明するタイミングチャートである。
【図１２】第２の実施の形態に係る半導体装置のチップイネーブル検出回路の一例を示した回路図である。
【図１３】図１２の低電力モードエントリトリガ生成回路の一例を示した回路図である。
【図１４】図１２の低電力モードエントリトリガ生成回路の他の例を示した回路図である。
【図１５】回路動作を説明するタイミングチャートである。
【図１６】従来の半導体記憶装置の概略ブロック図である。
【符号の説明】
１ａ，１ｂ，１１ａ，１１ｂ，３１ａ〜３１ｄ セルアレイ
２ａ，２ｂ，１２ａ，１２ｂ センスアンプ
３，１３ 制御回路
２５ 低電力モードエントリトリガ生成回路
２６ 外部入力遷移検出回路
２７ リフレッシュ要求生成回路
２８ 制御回路
４１ モード選択回路
４３ 同期モード用論理回路
４４ 低電力モードエントリトリガ生成回路
Ｚ１０，Ｚ１３〜Ｚ１６，Ｚ１８，Ｚ２０，Ｚ２２，Ｚ２４，Ｚ２５，Ｚ２７，Ｚ２９，Ｚ３０，Ｚ３９〜Ｚ４４，Ｚ４７ インバータ回路
Ｚ１，Ｚ２，Ｚ１１，Ｚ１２，Ｚ２１，Ｚ２６，Ｚ２８，Ｚ４５，Ｚ４６ ＮＡＮＤ回路
Ｚ１７，Ｚ１９，Ｚ２３，Ｚ３１〜Ｚ３８ ＮＯＲ回路
Ｍ１〜Ｍ７ トランジスタ
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に外部からのリフレッシュ要求が不要な半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体記憶装置は、リーク電流によりデータの蓄積電荷が徐々に失われるため、一定時間ごとに同一データを繰り返し書き込むリフレッシュ動作が必要となる。
【０００３】
このような半導体記憶装置にセルフリフレッシュ機能を具備するものがある。半導体記憶装置は、外部からのリード／ライト要求が連続して行われないとわかっているときに、セルフリフレッシュモードにエントリして消費電力を低減している。セルフリフレッシュは、リフレッシュが繰り返して行われるとき、ロウブロックのＢＴ（ビット線トランスファ）ゲートやサブワード線のアドレスを変更させる必要がないことに着目し、ＢＴゲートの接続切替えやサブワード線のアドレスリセットを行わないようにして消費電力を低減している。（例えば、特許文献１、特許文献２参照）。
【０００４】
図１６は、従来の半導体記憶装置の概略ブロック図である。図に示す半導体記憶装置は、セルアレイ５１ａ，５１ｂ，…、センスアンプ５２ａ，５２ｂ，…、及びＢＴゲート制御回路５４ａ，５４ｂ，…を有している。
【０００５】
セルアレイ５１ａ，５１ｂ，…は、メモリセルが所定の行ごとにブロック化されたセルアレイである。
センスアンプ５２ａは、センス回路５３ａ、トランジスタＭ１１ａ，１１ｂ，１１ｃ，…、及びトランジスタＭ１２ａ，１２ｂ，１２ｃ，…を有している。センスアンプ５２ｂは、センス回路５３ｂ、トランジスタＭ１３ａ，１３ｂ，１３ｃ，…を有している。センスアンプ５２ａ，５２ｂ，…は、ＢＴゲート制御回路５４ａ，５４ｂによって、セルアレイ５１ａ，５１ｂ，…のビット線と接続及び切離しがされ、セルアレイ５１ａ，５１ｂ，…のデータを検出、増幅する。
【０００６】
ＢＴゲート制御回路５４ａ，５４ｂ，…は、トランジスタＭ１１ａ，１１ｂ，１１ｃ，…、Ｍ１２ａ，１２ｂ，１２ｃ，…、Ｍ１３ａ，１３ｂ，１３ｃ，…をオン・オフし、セルアレイ５１ａ，５１ｂ，…のビット線とセンス回路５３ａ，５３ｂ，…を接続し及び切離す。
【０００７】
ＢＴゲート制御回路５４ａ，５４ｂ，…は、トランジスタをオン・オフして、リフレッシュ対象となっているセルアレイ１１ａ，１１ｂ，…のビット線をセンスアンプ５２ａ，５２ｂ，…に接続する。ＢＴゲート制御回路５４ａ，５４ｂは、１ワード線のリフレッシュが終了するたびに、リフレッシュ対象外となっているセルアレイ５１ａ，５１ｂ，…をセンスアンプ５２ａ，５２ｂ，…に接続し、その後切離す。
【０００８】
セルフリフレッシュ機能を有するＤＲＡＭなどの半導体記憶装置では、上述したように、外部からのリード／ライト要求が連続して行われないとわかっているとき、リフレッシュの終了のたびに接続及び切離しを行わないようにして、ＢＴゲート制御回路５４のトランジスタを駆動する消費電力を低減しているものがある。
【０００９】
【特許文献１】
特開平９−１６１４７７号公報（第１０頁、第１４，１５図）
【特許文献２】
特開平１０−２２２９７７号公報（第３−５頁、第１，２図）
【００１０】
【発明が解決しようとする課題】
しかしながら、擬似ＳＲＡＭなどの半導体装置では、外部からのデータのリード／ライト要求と内部でのリフレッシュ要求とが随意のタイミングで行われるため、セルフリフレッシュモードという機能がない。そのため、外部からのデータのリード／ライト要求のない非活性化時において、リフレッシュが終了するたびにセルアレイのビット線とセンスアンプの接続及び切離しが行われ、この接続及び切離しによって電力が消費されているという問題点があった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、セルアレイのビット線とセンスアンプの接続状態を固定したままリフレッシュを行い、消費電力を低減した半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明では上記課題を解決するために、外部からのリフレッシュ要求が不要な半導体記憶装置において、メモリセルを所定の行ごとにブロック化したセルアレイと、前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、を備え、前記制御回路は、外部から前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定し、前記チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれ、前記セルアレイの非活性化を示す前記チップイネーブル信号を入力してラッチし、外部から入力される外部入力信号が入力されたとき、ラッチを解除するラッチ回路を有し、前記ラッチ回路は、前記外部入力信号の入力を検出するしきい値電圧が前記チップイネーブル信号の入力を検出するしきい値電圧より低いこと、を特徴とする半導体記憶装置が提供される。
【００１３】
このような半導体記憶装置によれば、センスアンプに共有される一方のセルアレイのリフレッシュが連続して行われる場合、他方のセルアレイとセンスアンプとの接続を切離した状態に固定する。また、チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれる。また、低電力モードからのイクジット動作を高速化するとともに、リーク電流を増加させないようにする。
また、本発明では上記課題を解決するために、外部からのリフレッシュ要求が不要な半導体記憶装置において、メモリセルを所定の行ごとにブロック化したセルアレイと、前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定し、外部から前記セルアレイの非活性化を示すとともにリフレッシュの開始を示す信号に同期して内部に取り込まれるチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、前記チップイネーブル信号を検出するチップイネーブル検出回路と、を備え、前記チップイネーブル検出回路は、リフレッシュが行われているときにワード線が活性化されるタイミングを示す信号と非活性化された前記チップイネーブル信号とに基づいて低電力モードにエントリするための信号を出力し、活性化された前記チップイネーブル信号又はリード又はアクセス要求に基づいて低電力モードからイクジットするための信号を出力することを特徴とする半導体記憶装置が提供される。
このような半導体装置によれば、リフレッシュが行われているときにワード線が活性化されるタイミングを示す信号と非活性化されたチップイネーブル信号とに基づいて低電力モードにエントリするための信号を出力し、活性化されたチップイネーブル信号又はリード又はアクセス要求に基づいて低電力モードからイクジットするための信号を出力する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の半導体記憶装置の原理を説明する原理図である。図に示すように半導体記憶装置は、セルアレイ１ａ，１ｂ，…、センスアンプ２ａ，２ｂ，…、及び制御回路３を有している。半導体記憶装置は、外部からのリフレッシュ要求を必要とせずにリフレッシュを行う例えば、擬似ＳＲＡＭである。
【００１５】
セルアレイ１ａ，１ｂ，…は、メモリセルを所定の行ごとにブロック化したセルアレイである。
センスアンプ２ａ，２ｂ，…は、ブロック化された２つのセルアレイ１ａ，１ｂ，…で共有され、セルアレイ１ａ，１ｂ，…の両方及び一方のビット線と接続及び切離しを行う。例えば、図１において、センスアンプ２ｂは、セルアレイ１ａ，１ｂと共有され、セルアレイ１ａ，１ｂの両方のビット線及び一方のビット線と接続及び切離しを行う。
【００１６】
制御回路３は、外部からセルアレイ１ａ，１ｂ，…の活性化、非活性化を示すチップイネーブル信号／ＣＥが入力される。制御回路３は、非活性化を示すチップイネーブル信号／ＣＥが入力され、センスアンプ２ａ，２ｂ，…に共有される一方のセルアレイ１ａ，１ｂ，…のリフレッシュが連続して行われる場合、他方のリフレッシュが行われないセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…との接続を切離した状態に固定する。
【００１７】
図１において、制御回路３に非活性化を示すＨ状態のチップイネーブル信号／ＣＥが入力されたとする。制御回路３は、センスアンプ２ａ，２ｂ，…に共有される一方のセルアレイ１ａ，１ｂ，…のリフレッシュが連続して行われる場合、他方のリフレッシュが行われないセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…との接続を切離した状態に固定する。すなわち、リフレッシュ対象外となっているセルアレイ１ａ，１ｂ，…のビット線とセンスアンプ２ａ，２ｂは、非活性化時において、リフレッシュが終了するたびに接続、切離しが行われない。
【００１８】
このように、センスアンプ２ａ，２ｂ，…に共有される一方のセルアレイ１ａ，１ｂ，…のリフレッシュが連続して行われる場合、他方のセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…との接続を切離した状態に固定するようにした。よって、他方のセルアレイ１ａ，１ｂ…とセンスアンプ２ａ，２ｂ…は、リフレッシュが終了するたびに接続及び切離しが行われず、接続及び切離しに要する消費電力を低減することができる。
【００１９】
次に、本発明の第１の実施の形態について説明する。図２は、第１の実施の形態に係る半導体記憶装置の概略ブロック図である。図に示す半導体記憶装置は、外部からのリフレッシュ要求が不要で、外部からのデータのリード／ライト要求とリフレッシュ要求とが随意のタイミングで行われる、例えば擬似ＳＲＡＭである。半導体記憶装置は、セルアレイ１１ａ，１１ｂ，…、センスアンプ１２ａ，１２ｂ，…、及び制御回路１３を有している。
【００２０】
セルアレイ１１ａ，１１ｂ，…は、メモリセルを所定の行ごとにブロック化したメモリセルアレイである。センスアンプ１２ａ，１２ｂ，…は、セルアレイ１１ａ，１１ｂ，…から出力されるデータを検出、増幅し、また、リフレッシュするための電圧をセルアレイ１１ａ，１１ｂ，…に出力する。センスアンプ１２ａ，１２ｂ，…は、シェアード方式により、２つのセルアレイ１１ａ，１１ｂ，…に共有されている。制御回路１３は、セルアレイ１１ａ，１１ｂ，…、センスアンプ１２ａ，１２ｂ，…のデータのリード／ライト及びリフレッシュを制御する。制御回路１３は、データをリード／ライトするセルアレイ１１ａ，１１ｂ，…を選択し、センスアンプ１２ａ，１２ｂ，…と接続する。また、制御回路１３は、リフレッシュするセルアレイ１１ａ，１１ｂ，…を選択し、センスアンプ１２ａ，１２ｂ，…と接続する。
【００２１】
制御回路１３は、半導体記憶装置の外部から、セルアレイ１１ａ，１１ｂ，…を活性化、非活性化（スタンバイ状態）するためのチップイネーブル信号／ＣＥ１、アドレス信号Ａｄｄ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥが入力される。制御回路１３は、チップイネーブル信号／ＣＥ１が非活性化を示している間は、センスアンプ１２ａ，１２ｂ，…とセルアレイ１１ａ，１１ｂ，…のビット線の接続及び切離しを固定する。また、制御回路１３は、セルアレイ１１ａ，１１ｂ，…のサブワード線の切替え、及びリフレッシュするセルアレイ１１ａ，１１ｂ，…の選択の切替えを行わないようにする。以下、制御回路１３内の詳細な回路を図面を用いて説明する。
【００２２】
図３は、チップイネーブル検出回路の一例を示した回路図である。図に示すように、チップイネーブル検出回路は、バッファフィルタ２１，２３，２４、バッファ２２、低電力モードエントリトリガ生成回路２５、外部入力遷移検出回路２６、リフレッシュ要求生成回路２７、制御回路２８、ＮＡＮＤ回路Ｚ１，Ｚ２，Ｚ８、インバータ回路Ｚ３，Ｚ６，Ｚ７，Ｚ９、及びＮＯＲ回路Ｚ４，Ｚ５を有している。
【００２３】
バッファフィルタ２１は、外部からのセルアレイを活性化、非活性化するためのチップイネーブル信号／ＣＥ１が入力される。バッファフィルタ２１は、チップイネーブル信号／ＣＥ１のノイズを低減して増幅し、外部入力遷移検出回路２６に出力する。また、バッファフィルタ２１は、チップイネーブル信号／ＣＥ１のノイズを低減して増幅し、内部チップイネーブル信号ｃｂｚとして低電力モードエントリトリガ生成回路２５に出力する。
【００２４】
バッファ２２は、外部からのアドレス信号Ａｄｄが入力される。バッファ２２は、アドレス信号Ａｄｄを増幅して外部入力遷移検出回路２６に出力する。
バッファフィルタ２３は、外部からのデータの読み出し要求を示すアウトプットイネーブル信号／ＯＥが入力される。バッファフィルタ２３は、アウトプットイネーブル信号／ＯＥのノイズを低減して増幅し、外部入力遷移検出回路２６に出力する。
【００２５】
バッファフィルタ２４は、外部からのデータの書き込み要求を示すライトイネーブル信号／ＷＥが入力される。バッファフィルタ２４は、ライトイネーブル信号／ＷＥのノイズを低減して増幅し、外部入力遷移検出回路２６に出力する。なお、バッファフィルタには、外部入力として、データのバイト制御要求を示すバイト制御信号が入力されるものがある。
【００２６】
低電力モードエントリトリガ生成回路２５は、半導体記憶装置内の周辺回路から出力される、例えば、メモリセルのリフレッシュ開始を示す信号に同期して、Ｈ状態の内部チップイネーブル信号ｃｂｚを取り込んでエントリトリガ信号ｅｎｔｐｘとして出力する。エントリトリガ信号ｅｎｔｐｘを、メモリセルのメモリセルのリフレッシュ開始を示す信号に同期して出力させるのは、チップイネーブル信号／ＣＥ１は、外部から随意に入力されるためである。リフレッシュ動作中にＬ状態からＨ状態に遷移するチップイネーブル信号／ＣＥ１が入力され、後述する低電力モードにエントリして、リフレッシュ時のリセットが不完全な状態で終了するのを防止するためである。
【００２７】
図４は、図３の低電力モードエントリトリガ生成回路の一例を示した回路図である。図に示すように、低電力モードエントリトリガ生成回路は、インバータ回路Ｚ１０、ＮＡＮＤ回路Ｚ１１から構成されている。ＮＡＮＤ回路Ｚ１１は、内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、及びインバータ回路Ｚ１０を介してワード線セットタイミング信号ｗｌｓｐｘが入力される。
【００２８】
ワード線セットタイミング信号ｗｌｓｐｘは、リフレッシュ又はデータのリード／ライトのときに、ワード線を活性化するタイミングを示す信号である。ワード線セットタイミング信号ｗｌｓｐｘは、半導体記憶装置内の周辺回路から出力される。ワード線セットタイミング信号ｗｌｓｐｘは、Ｌ状態のときワード線を活性化するタイミングを示しているとする。
【００２９】
リフレッシュ状態信号ｒｅｆｚは、現在セルアレイがリフレッシュ状態にあるか、又はリフレッシュ状態にないかの状態を示す信号である。リフレッシュ状態信号ｒｅｆｚは、半導体記憶装置内の周辺回路から出力される。リフレッシュ状態信号ｒｅｆｚは、Ｈ状態のときセルアレイがリフレッシュ状態にあるとする。
【００３０】
すなわち、ＮＡＮＤ回路Ｚ１１は、セルアレイがリフレッシュ状態にあり、内部チップイネーブル信号ｃｂｚがセルアレイの非活性化を示し（Ｈ状態）、かつワード線がセットされたとき、エントリトリガ信号ｅｎｔｐｘを出力する。
【００３１】
図５は、図３の低電力モードエントリトリガ生成回路の他の例を示した回路図である。図に示すように、ＮＡＮＤ回路Ｚ１２は、内部チップイネーブル信号ｃｂｚとリフレッシュ開始信号ｒｅｆｐｚが入力されている。
【００３２】
リフレッシュ開始信号ｒｅｆｐｚは、セルアレイのリフレッシュの開始を示すパルス信号である。リフレッシュ開始信号ｒｅｆｐｚは、半導体記憶装置内の周辺回路で生成され出力される。リフレッシュ開始信号ｒｅｆｐｚは、Ｈ状態のときセルアレイのリフレッシュ開始を示しているとする。
【００３３】
すなわち、ＮＡＮＤ回路Ｚ１１は、セルアレイのリフレッシュが開始され、内部チップイネーブル信号ｃｂｚが半導体記憶装置の非活性化状態を示しているときエントリトリガ信号ｅｎｔｐｘを出力する。
【００３４】
図３の説明に戻る。外部入力遷移検出回路２６は、バッファフィルタ２１を介して外部からのチップイネーブル信号／ＣＥ１が入力される。外部入力遷移検出回路２６は、バッファ２２を介して外部からのアドレス信号Ａｄｄが入力される。外部入力遷移検出回路２６は、バッファフィルタ２３を介して外部からのアウトプットネーブル信号／ＯＥが入力される。外部入力遷移検出回路２６は、バッファフィルタ２４を介して外部からのライトイネーブル信号／ＷＥが入力される。
【００３５】
外部入力遷移検出回路２６は、活性化を示すＬ状態のチップイネーブル信号／ＣＥ１が入力されたとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。また、外部入力遷移検出回路２６は、アドレス信号Ａｄｄが遷移したとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。また、外部入力遷移検出回路２６は、Ｌ状態のアウトプットイネーブル信号／ＯＥが入力されたとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。また、外部入力遷移検出回路２６は、Ｌ状態のライトイネーブル信号／ＷＥが入力されたとき、コマンドラッチ信号ｃｍｄｌｐｚを出力する。
【００３６】
すなわち、外部入力遷移検出回路２６は、活性化を示すチップイネーブル信号／ＣＥ１が入力されたとき、又は、外部からのデータのリード／ライト要求に関する信号が入力されるとコマンドラッチ信号ｃｍｄｌｐｚを出力する。外部入力遷移検出回路２６は、外部からの信号の遷移検出を示す外部遷移検出信号ＡＴＤを生成しており、コマンドラッチ信号ｃｍｄｌｐｚのかわりに外部遷移検出信号ＡＴＤをＮＯＲ回路Ｚ５に出力するようにしてもよい。
【００３７】
ＮＯＲ回路Ｚ５は、外部入力遷移検出回路Ｚ２６から出力されるコマンドラッチ信号ｃｍｄｌｐｚと、インバータ回路Ｚ６を介して初期化信号ｃｌｒｘが入力される。ＮＯＲ回路Ｚ５は、コマンドラッチ信号ｃｍｄｌｐｚをＮＡＮＤ回路Ｚ２に出力するが、初期化信号ｃｌｒｘが入力されたときは、初期化信号ｃｌｒｘをＮＡＮＤ回路Ｚ２に出力する。ＮＯＲ回路Ｚ５に初期化信号ｃｌｒｘが入力されたときは、後述する低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚは初期化され、低電力モードをイクジットする。
【００３８】
リフレッシュ要求生成回路２７は、セルアレイのリフレッシュ要求を示すリフレッシュ要求信号ｓｒｔｚを出力する。制御回路２８は、外部入力遷移検出回路２６から出力されるコマンドラッチ信号ｃｍｄｌｐｚ、リフレッシュ要求生成回路２７から出力されるリフレッシュ要求信号ｓｒｔｚが入力される。制御回路２８は、リフレッシュ要求信号ｓｒｔｚがリフレッシュ要求を示している場合、セルアレイをリフレッシュするためのリフレッシュ信号ＲＥＦを出力する。また、制御回路２８は、リフレッシュ要求信号ｓｒｔｚがリフレッシュ要求を示していない場合、コマンドラッチ信号ｃｍｄｌｐｚとコマンドデコーダ出力に応じて、半導体記憶装置内の周辺回路にリード信号ＲＤ、ライト信号ＷＲを出力する。
【００３９】
制御回路２８から出力されるリード信号ＲＤ、ライト信号ＷＲ及びリフレッシュ信号ＲＥＦは、外部入力遷移検出回路２６からのコマンドラッチ信号ｃｍｄｌｐｚの出力から遅延されて出力される。これは、後述する低電力モードをイクジットする前に、データのリード／ライト動作が行われるのを防止するためである。
【００４０】
ＮＡＮＤ回路Ｚ１，Ｚ２は、ラッチ回路を構成している。ＮＡＮＤ回路Ｚ１は、低電力モードエントリトリガ生成回路２５から出力されるエントリトリガ信号ｅｎｔｐｘが入力される。ＮＡＮＤ回路Ｚ２は、ＮＯＲ回路Ｚ５から出力されるイグジットトリガ信号ｅｘｉｔｐｘが入力される。
【００４１】
ＮＡＮＤ回路Ｚ１は、低電力モードエントリトリガ生成回路２５からエントリトリガ信号ｅｎｔｐｘをラッチしインバータ回路Ｚ３に出力する。ＮＡＮＤ回路Ｚ２は、イグジットトリガ信号ｅｘｉｔｐｘが入力されると、ＮＡＮＤ回路Ｚ１の出力をリセットする。
【００４２】
インバータ回路Ｚ３は、ＮＡＮＤ回路Ｚ１から出力されるエントリトリガ信号ｅｎｔｐｘを反転しＮＯＲ回路Ｚ４に出力する。ＮＯＲ回路Ｚ４は、ＮＡＮＤ回路Ｚ１から出力されるエントリトリガ信号ｅｎｔｐｘ、ＮＡＮＤ回路Ｚ２から出力されるイグジットトリガ信号ｅｘｉｔｐｘのＮＯＲ演算をとり、低電力モードエントリプリ信号ｐｎｏｒｓｔｚを出力する。
【００４３】
インバータ回路Ｚ７は、リフレッシュカウンタ信号ｓｒｔｘｚが入力される。リフレッシュカウンタ信号ｓｒｔｘｚは、リフレッシュされているワード線（階層化ワード線方式の場合はメインワード線）のアドレスが、リフレッシュ対象となっているセルアレイでの最後のアドレスになったときに出力される信号である。リフレッシュカウンタ信号ｓｒｔｘｚは、バイナリカウンタ、シフトレジスタ等で出力させることができる。
【００４４】
ＮＡＮＤ回路Ｚ８は、ＮＯＲ回路Ｚ４から出力される低電力モードエントリプリ信号ｐｎｏｒｓｔｚと、インバータ回路Ｚ７を介してリフレッシュカウンタ信号ｓｒｔｘｚが入力され、インバータ回路Ｚ９を介して低電力モードエントリ信号ｎｏｒｓｔｚを出力する。低電力モードエントリ信号ｎｏｒｓｔｚは、リフレッシュされているワード線（階層化ワード線方式の場合はメインワード線）のアドレスが、リフレッシュ対象となっているセルアレイでの最後のアドレスになったときにリセットされる。
【００４５】
すなわち、図３のチップイネーブル検出回路は、非活性化を示すＨ状態のチップイネーブル信号／ＣＥ１が入力されると、低電力モードエントリトリガ生成回路２５によって、エントリトリガ信号ｅｎｔｐｘが出力される。そして、低電力モードにエントリするための低電力モードエントリプリ信号ｐｎｏｒｓｔｚ及び低電力モードエントリ信号ｎｏｒｓｔｚを出力する。また、チップイネーブル検出回路は、活性化を示すＬ状態のチップイネーブル信号／ＣＥ１、又は外部からデータのリード／ライト要求の信号が入力されると、外部入力遷移検出回路２６によって、コマンドラッチ信号ｃｍｄｌｐｚが出力される。そして、低電力モードからイクジットするための低電力モードエントリプリ信号ｐｎｏｒｓｔｚ及び低電力モードエントリ信号ｎｏｒｓｔｚを出力する。
【００４６】
ところで、図３のＮＡＮＤ回路Ｚ１，Ｚ２にエントリトリガ信号ｅｎｔｐｘとイグジットトリガ信号ｅｘｉｔｐｘが同時に入力されると、ＮＡＮＤ回路Ｚ１，Ｚ２の出力は不定となる。そこで、ＮＡＮＤ回路Ｚ２の入力電圧の閾値を下げ、ＮＡＮＤ回路Ｚ１，Ｚ２の出力の不定期間を短くするようにする。ＮＡＮＤ回路Ｚ２側の入力電圧のしきい値を下げているのは、イグジットトリガ信号ｅｘｉｔｐｘをエントリトリガ信号ｅｎｔｐｘより早く受付けるようにし、イクジット動作を高速化する目的と、スタンバイ時（外部からリード／ライト要求が入力されない状態）にエントリ状態が続いた場合、ＮＡＮＤ回路Ｚ１の出力、すなわち、ＮＡＮＤ回路Ｚ２の入力がＨ状態になるため、その状態のリーク電流を増加させないようにする目的の、２つの目的のためである。
【００４７】
図６は、イグジットトリガ信号が入力されるＮＡＮＤ回路の一例を示した回路図である。図に示すように、ＮＡＮＤ回路は、トランジスタＭ１〜Ｍ４から構成されている。トランジスタＭ１，Ｍ４は、ｐチャネルのＭＯＳトランジスタである。トランジスタＭ２，Ｍ３は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ２，Ｍ３のしきい値は、図３のＮＡＮＤ回路Ｚ１を構成するトランジスタを含め、他のトランジスタより低くなっている。
【００４８】
トランジスタＭ１のソースは電源Ｖｉｉに接続されている。トランジスタＭ１，Ｍ２のゲートは接続されている。トランジスタＭ１，Ｍ２のゲートをノードＮ１とする。ノードＮ１は、図３のＮＡＮＤ回路Ｚ１の出力に接続される。トランジスタＭ１，Ｍ２のドレインは接続されている。トランジスタＭ１，Ｍ２のドレインをノードＮ２とする。ノードＮ２は、図３のＮＡＮＤ回路Ｚ１の入力に接続されている。
【００４９】
トランジスタＭ３のソースはグランドと接続されている。トランジスタＭ３のドレインはトランジスタＭ２のソースと接続されている。トランジスタＭ３のゲートにはイクジットトリガ信号ｅｘｉｔｐｘが入力される。
【００５０】
トランジスタＭ４のソースは電源Ｖｉｉと接続されている。トランジスタＭ４のドレインはトランジスタＭ１，Ｍ２のドレインと接続されている。トランジスタＭ４のゲートにはイクジットトリガ信号ｅｘｉｔｐｘが入力される。
【００５１】
トランジスタＭ２，Ｍ３のしきい値は他のトランジスタのしきい値より低いので、エントリトリガ信号ｅｎｔｐｘとイグジットトリガ信号ｅｘｉｔｐｘが同時にＮＡＮＤ回路Ｚ１，Ｚ２に入力された場合、ＮＡＮＤ回路Ｚ１，Ｚ２の出力の不定期間を短くすることができる。
【００５２】
また、低電力モード時（スタンバイ時）は、トランジスタＭ２，Ｍ３は、イグジットトリガ信号ｅｘｉｔｐｘの入力を待つことになるが、しきい値の低いトランジスタＭ２，Ｍ３は、オン状態となるので、リーク電流は問題とならず消費電力を低減することができる。
【００５３】
次に、センスアンプとセルアレイの接続を制御するＢＴゲート制御回路について説明する。図７は、ＢＴゲート制御回路の一例を示した回路図である。図に示すように、ＢＴゲート制御回路は、インバータ回路Ｚ１３〜Ｚ１６、ＮＯＲ回路Ｚ１７、トランジスタＭ５〜Ｍ７を有している。
【００５４】
トランジスタＭ５は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ５のソースはグランドに接続されている。トランジスタＭ５のドレインは、インバータ回路Ｚ１５と接続されている。トランジスタＭ５のゲートには、Ｒｏｗ活性化信号ｒｒｓｐｚが入力される。
【００５５】
ＮＯＲ回路Ｚ１７は、ＢＴリセットタイミング信号ｂｌｔｒｘ、図３の低電力モードエントリ信号ｎｏｒｓｔｚが入力され、ＮＯＲ演算をしてトランジスタＭ７のゲートに出力する。
【００５６】
トランジスタＭ７は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ７のソースは、グランドに接続されている。トランジスタＭ７のドレインは、ラッチ回路を構成するインバータ回路Ｚ１３，Ｚ１４と接続されている。
【００５７】
トランジスタＭ６は、ｎチャネルのＭＯＳトランジスタである。トランジスタＭ６のソースは、グランドに接続されている。トランジスタＭ６のドレインは、ラッチ回路を構成するインバータ回路Ｚ１３，Ｚ１４と接続されている。
【００５８】
インバータ回路Ｚ１３，Ｚ１４は、トランジスタＭ５，Ｍ６，Ｍ７がオン・オフすることによって生じる電圧をラッチする。ラッチされた電圧は、インバータ回路Ｚ１５，Ｚ１６を介して、ＢＴゲート制御メイン信号ｍｂｌｔｘとして出力される。
【００５９】
インバータ回路Ｚ１６から出力されるＢＴゲート制御メイン信号ｍｂｌｔｘは、セルアレイとセンスアンプを接続及び切離しをするための信号である。ＢＴゲート制御メイン信号ｍｂｌｔｘがＬ状態のとき、セルアレイとセンスアンプの接続が切離されるとする。なお、ここではＢＴゲート制御メイン信号ｍｂｌｔｘは、リフレッシュ対象となっていないセルアレイとセンスアンプの接続を制御しているとする。
【００６０】
Ｒｏｗ活性化信号ｒｒｓｐｚは、セルアレイとセンスアンプを接続及び切離しを指示する信号である。Ｒｏｗ活性化信号ｒｒｓｐｚがＨ状態のときセルアレイとセンスアンプの切離しを指示するとする。Ｈ状態のＲｏｗ活性化信号ｒｒｓｐｚがトランジスタＭ５のゲートに入力されるとＬ状態のＢＴゲート制御メイン信号ｍｂｌｔｘが出力され、セルアレイとセンスアンプの接続は切離される。
【００６１】
ＢＴリセットタイミング信号ｂｌｔｒｘは、リフレッシュが終了するたびにセルアレイとセンスアンプを接続するよう指示する信号である。ＢＴリセットタイミング信号ｂｌｔｒｘがＬ状態のときセルアレイとセンスアンプの接続を指示するとする。
【００６２】
低電力モードエントリ信号ｎｏｒｓｔｚは、Ｈ状態のとき低電力モードにエントリしていることを示すとする。
ところで、チップイネーブル信号／ＣＥ１が非活性を示しているとき、リフレッシュが終了されるたびにセルアレイとセンスアンプを切離す必要はない。ＮＯＲ回路Ｚ１７は、低電力モードエントリ信号ｎｏｒｓｔｚ（Ｈ状態）が入力されている間は、ＢＴリセットタイミング信号ｂｌｔｒｘを受付けない。すなわち、チップイネーブル信号／ＣＥ１が非活性のとき、リフレッシュ対象外のセルアレイとセンスアンプは常に切離される。よって、セルアレイとセンスアンプの接続及び切離しによる消費電力を低減することができる。
【００６３】
次に、セルアレイのサブワード線の接続を制御するサブワード線選択アドレス制御回路について説明する。図８は、サブワード線選択アドレス制御回路の一例を示した回路図である。図に示すように、サブワード線選択アドレス制御回路は、インバータ回路Ｚ１８，Ｚ２０，Ｚ２２、ＮＡＮＤ回路Ｚ１９、ＮＡＮＤ回路Ｚ２１を有している。
【００６４】
インバータ回路Ｚ１８は、図３の低電力モードエントリ信号ｎｏｒｓｔｚが入力される。インバータ回路Ｚ１８は、低電力モードエントリ信号ｎｏｒｓｔｚを反転しＮＡＮＤ回路Ｚ１９に出力する。
【００６５】
ＮＯＲ回路Ｚ１９は、サブワード線活性化状態信号ｐｗｌｓｘと、インバータ回路Ｚ１８を介して低電力モードエントリ信号ｎｏｒｓｔｚが入力される。サブワード線活性化状態信号ｐｗｌｓｘは、サブワード線が活性化されることを示す信号である。サブワード線活性化状態信号ｐｗｌｓｘは、Ｌ状態のときサブワード線が活性化されることを示すとする。従って、ＮＡＮＤ回路Ｚ１９は、低電力モードを示すＨ状態の低電力モードエントリ信号ｎｏｒｓｔｚがインバータ回路Ｚ１８を介して入力されているときは、常時、ワード線が活性化されること示すサブワード線活性化状態信号ｐｗｌｓｘが入力されたのと同様にＬ状態の信号を出力する。
【００６６】
ＮＡＮＤ回路Ｚ２１は、インバータ回路Ｚ２０を介してＮＡＮＤ回路Ｚ１９の出力、活性化アレイ選択信号ｒｃａｚ、及びサブワード線選択アドレス信号ｒａｏｚが入力される。ＮＡＮＤ回路Ｚ２１は、インバータ回路Ｚ２０を介して反転されたワード線が活性化されること示すサブワード線活性化状態信号ｐｗｌｓｘが入力されているとき、活性化アレイ選択信号ｒｃａｚ、サブワード線選択アドレス信号ｒａｏｚをデコードしてサブワード線選択メイン信号ｍｗｄｚを出力する。サブワード線選択メイン信号ｍｗｄｚは、セルアレイのリフレッシュするサブワード線を選択する信号である。
【００６７】
すなわち、サブワード線選択アドレス制御回路は、低電力モードにあるときは、サブワード線活性化状態信号ｐｗｌｓｘが、サブワード線を非活性化することを示すＨ状態であっても、活性化アレイ選択信号ｒｃａｚ、サブワード線選択アドレス信号ｒａｏｚをデコードしてサブワード線選択メイン信号ｍｗｄｚを出力する。よって、低電力モード時には、リフレッシュ対象となっているセルアレイのサブワード線は切替わることがなく、サブワード線の選択切替えによる消費電力を低減することができる。
【００６８】
次に、セルアレイを選択するアレイ選択アドレス制御回路について説明する。図９は、アレイ選択アドレス制御回路の一例を示した回路図である。図１０は、アレイ選択アドレス制御回路によって選択されるセルアレイの一例を示す。
【００６９】
図９に示すアレイ選択アドレス制御回路は、リフレッシュ状態信号ｒｅｆｚが出力されている場合には、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。アレイ選択アドレス制御回路は、リフレッシュ状態信号ｒｅｆｚが出力されてない場合には、選択アドレスｃａｘに応じて、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。アレイ選択アドレス制御回路は、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚが出力されている場合は、リフレッシュ状態信号ｒｅｆｚの状態にかかわらず、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。
【００７０】
図１０に示すセルアレイ３１ａは、図９に示した活性化アレイ選択信号ｒｃａｚ１ｌによって活性化される。セルアレイ３１ｂは、活性化アレイ選択信号ｒｃａｚ０ｌによって活性化される。セルアレイ３１ｃは、活性化アレイ選択信号ｒｃａｚ０ｒによって活性化される。セルアレイ３１ｄは、活性化アレイ選択信号ｒｃａｚ１ｒによって活性化される。なお、セルアレイ３１ａ，３１ｂで１ブロックのセルアレイを構成している。セルアレイ３１ｃ，３１ｄで１ブロックのセルアレイを構成している。
【００７１】
図９に示すように、アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３，Ｚ３１〜Ｚ３８、インバータ回路Ｚ２４，Ｚ２５，Ｚ２７，Ｚ２９，Ｚ３０，Ｚ３９〜Ｚ４２、ＮＡＮＤ回路Ｚ２６，Ｚ２８を有している。
【００７２】
ＮＯＲ回路Ｚ２３は、低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、リフレッシュ状態信号ｒｅｆｚが入力される。ＮＯＲ回路Ｚ２３は、電力モードを示すＨ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚが入力された場合は、リフレッシュ状態信号ｒｅｆｚの状態にかかわらず、Ｌ状態の信号を出力する。
【００７３】
ＮＡＮＤ回路Ｚ２６は、インバータ回路Ｚ２４を介して、ＮＯＲ回路Ｚ２３から出力される信号が入力される。また、ＮＡＮＤ回路Ｚ２６は、リフレッシュ時選択アドレスｒｅｆｌｚが入力される。ＮＡＮＤ回路Ｚ２６から出力される信号は、インバータ回路Ｚ２７を介してＮＯＲ回路Ｚ３３，Ｚ３４，Ｚ３５，Ｚ３６に出力される。
【００７４】
ＮＡＮＤ回路Ｚ２８は、インバータ回路Ｚ２４を介して、ＮＯＲ回路Ｚ２３から出力される信号が入力される。また、ＮＡＮＤ回路Ｚ２８は、インバータ回路Ｚ２５を介して、リフレッシュ時選択アドレスｒｅｆｌｚが入力される。ＮＡＮＤ回路Ｚ２８から出力される信号は、インバータ回路Ｚ２９を介してＮＯＲ回路Ｚ３１，Ｚ３２，Ｚ３７，Ｚ３８に出力される。
【００７５】
ＮＯＲ回路Ｚ３１，Ｚ３３は、選択アドレスｃａｘが入力される。ＮＯＲ回路Ｚ３２，Ｚ３４は、インバータ回路Ｚ３０を介して、選択アドレスｃａｘが入力される。
【００７６】
ＮＯＲ回路Ｚ３５〜Ｚ３８から出力される信号は、インバータ回路Ｚ３９〜Ｚ４２を介し、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒとして出力される。
【００７７】
アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３にリフレッシュ状態を示すＨ状態のリフレッシュ状態信号ｒｅｆｚが出力されているとき、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ、又は活性化アレイ信号ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。すなわち、リフレッシュ状態を示すリフレッシュ状態信号が出力されているときは、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、セルアレイ３０ａ，３０ｂ、又はセルアレイ３０ｃ，３０ｄが活性化される。
【００７８】
アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３にリフレッシュ状態を示してないＬ状態のリフレッシュ状態信号ｒｅｆｚが出力されているとき、選択アドレスｃａｘに応じて、活性化アレイ信号ｒｃａｚ０ｌ，ｒｃａｚ０ｒ、又は活性化アレイ信号ｒｃａｚ１ｌ，ｒｃａｚ１ｒを出力する。すなわち、リフレッシュ状態を示すリフレッシュ状態信号が出力されたときは、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、セルアレイ３０ａ，３０ｄ、又はセルアレイ３０ｂ，３０ｃが活性化される。
【００７９】
アレイ選択アドレス制御回路は、ＮＯＲ回路Ｚ２３にリフレッシュ状態を示すＨ状態のリフレッシュ状態信号が出力されないときでも、低電力モードを示すＨ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚが出力されている場合は、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、活性化アレイ信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ、又は活性化アレイ信号ｒｃａｚ０ｒ，ｒｃａｚ１ｒを出力する。すなわち、リフレッシュ状態を示すリフレッシュ状態信号が出力されたときは、リフレッシュ時選択アドレスｒｅｆｌｚに応じて、セルアレイ３０ａ，３０ｂ、又はセルアレイ３０ｃ，３０ｄが活性化される。
【００８０】
これにより、低電力モード時は、リフレッシュ動作が終了し、リフレッシュ状態信号がリフレッシュ状態を示さなくなっても、常にセルアレイ３０ａ，３０ｂ、又はセルアレイ３０ｃ，３０ｄが活性化される。
【００８１】
また、１ブロックのセルアレイを分割して活性化することにより、リフレッシュ時の消費電力を低減することができる。
なお、活性化アレイ選択信号ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒは、図８の活性化アレイ選択信号ｒｃａｚに対応し、ＮＡＮＤ回路Ｚ２７に入力される。
【００８２】
以下、図３のチップイネーブル検出回路、図７のＢＴゲート制御回路、図８のアレイ選択アドレス制御回路及び図９のアレイ選択アドレス制御回路の動作についてタイムチャートを用いて説明する。
【００８３】
図１１は、回路動作を説明するタイミングチャートである。まず、図３に示すチップイネーブル検出回路において、初期化信号ｃｌｒｘをＬ状態とし、低電力モードをイグジットした状態で初期化を行う。初期化後、セルアレイは、リフレッシュ要求生成回路２７から出力されるリフレッシュ要求信号ｓｒｔｚに応じてリフレッシュされる。なお、図に示す内部ＲＡＳ信号ｒａｓｚは、セルアレイが活性化状態にあることを示す信号である。
【００８４】
ここで、チップイネーブル信号／ＣＥ１が、非活性化を示すＨ状態、リフレッシュ状態信号ｒｅｆｚが、現在セルアレイがリフレッシュ状態にあること示すＨ状態のとき、図３，４で示した低電力モードエントリトリガ生成回路２５は、リフレッシュ時のワード線を活性化するワード線セットタイミング信号ｗｌｓｐｘがＬ状態となるタイミングでＬ状態のエントリトリガ信号ｅｎｔｐｘを出力する。これによって、チップイネーブル検出回路からは、Ｈ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。
【００８５】
これを受けて、リフレッシュ動作が終了し（リフレッシュ状態信号ｒｅｆｚがＬ状態になり）、リフレッシュ対象外のセルアレイをセンスアンプに接続しようとするＢＴリセットタイミング信号ｂｌｔｒｘが、図７に示すＢＴゲート制御回路に入力されても、セルアレイとセンスアンプを接続するＢＴゲート制御メイン信号ｍｂｌｔｘは切離しを指示するＬ状態が常に出力される。すなわち、半導体記憶装置が非活性で低電力モードにあるときは、リフレッシュ動作が終了するたびに、リフレッシュ対象外のセルアレイとセンスアンプは接続されることはない。
【００８６】
また、図９に示すアレイ選択アドレス制御回路から出力される活性化アレイ選択信号ｒｃａｚ（ｒｃａｚ０ｌ，ｒｃａｚ１ｌ，ｒｃａｚ０ｒ，ｒｃａｚ１ｒ）は、常に所定状態で出力される。また、図８に示すサブワード線選択アドレス制御回路から出力される、セルアレイのリフレッシュするサブワード線を選択するサブワード線選択メイン信号ｍｗｄｚは、常に（Ｈ状態が）出力された状態となる。すなわち、半導体記憶装置が非活性で低電力モードにあるときは、リフレッシュ動作が終了するたびに、リフレッシュ対象となっているサブワード線が切替えられることはない。
【００８７】
チップイネーブル信号／ＣＥ１が、活性化を示すＬ状態となり、アドレス信号Ａｄｄ、アウトプットイネーブル信号／ＯＥ、又はライトイネーブル信号／ＷＥが図３に示す外部入力遷移検出回路２６に入力されると、Ｈ状態のコマンドラッチ信号ｃｍｄｌｐｚが出力される。これによって、チップイネーブル検出回路からは、Ｌ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。すなわち、低電力モードが解除される。
【００８８】
これを受けて、ＢＴゲート制御メイン信号ｍｂｌｔｘは、セルアレイとセンスアンプの接続を指示するＨ状態となる。また、サブワード線選択メイン信号ｍｗｄｚは、外部のデータのリード／ライト要求のアクセスに応じた状態の信号を出力する。さらに、ワード線を活性化するワード線セットタイミング信号ｗｌｓｐｘがＬ状態となり、セルアレイから所望のデータが出力される。
【００８９】
チップイネーブル信号／ＣＥ１が、活性化を示すＬ状態のときで、リフレッシュの要求を示すＨ状態のリフレッシュ要求信号ｓｒｔｚが出力された場合、通常動作が終了した後、リフレッシュ動作を開始する。このとき、チップイネーブル信号／ＣＥ１は、非活性化を示すＨ状態となっているので、リフレッシュ時のワード線を活性化するワード線セットタイミング信号ｗｌｓｐｘがＬ状態となるタイミングでＬ状態のエントリトリガ信号ｅｎｔｐｘを出力され、Ｈ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。
【００９０】
リフレッシュ動作を複数回行って、リフレッシュされているセルアレイのワード線のアドレスが最後のアドレスになったとき、Ｈ状態のリフレッシュカウンタ信号ｓｒｔｘｚが図３のインバータ回路Ｚ７に出力される。これを受けて、チップイネーブル検出回路からは、Ｌ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。すなわち、リフレッシュ対象となっているセルアレイの全領域においてリフレッシュが行われると、低電力モードは解除される。なお、ＢＴゲート制御メイン信号ｍｂｌｔｘはＨ状態となる。また、サブワード線選択メイン信号ｍｗｄｚはＬ状態となる。
【００９１】
このように、非活性を示すチップイネーブル信号が入力されると、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚをＢＴゲート制御回路に出力し、センスアンプとセルアレイの接続、切離しを固定する。また、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚをサブワード線選択アドレス制御回路、アレイ選択アドレス制御回路に出力し、サブワード線が切替えられないようにした。これにより、センスアンプとセルアレイの接続、切離しによる消費電力、サブワード線の切替えによる消費電力を低減することができる。
【００９２】
なお、図３に示すリフレッシュカウンタ信号を、インバータ回路Ｚ７に入力してエントリトリガ信号ｅｎｔｐｘとＡＮＤ演算をしなくてもよい。この場合、低電力モードにおいて、リフレッシュ動作がセルアレイの全領域において終了してもセンスアンプとセルアレイは接続されず、サブワード線も切替わらない。
【００９３】
次に第２の実施の形態について説明する。データのリード／ライトが連続して行われる例えばバーストモードなどでは、連続的にセルアレイは活性化される。ここで、例えば、データのセルアレイへの書き込みが終了していないにもかかわらず非活性化を示すＨ状態のチップイネーブル信号／ＣＥ１が入力され、低電力モードにエントリしたとすると、センスアンプとセルアレイの接続が固定され、データのセルアレイへの書き込みに不具合が生じる。第２の実施の形態では、データのリード／ライトが連続して行われる場合においても動作可能となる。
【００９４】
図１２は、第２の実施の形態に係る半導体装置のチップイネーブル検出回路の一例を示した回路図である。図１２において、図３のチップイネーブル検出回路と同じものには同じ符号を付し、その説明は省略する。また、第２の実施の形態におけるＢＴゲート制御回路、サブワード線選択アドレス制御回路、及びアレイ選択アドレス制御回路は、第１の実施の形態と同様であり、その説明を省略する。
【００９５】
図１２に示すモード選択回路４１は、外部からデータのリード／ライトが連続して要求されるモードを指定するための信号が入力され、その旨を示す信号を同期モード用論理回路４３に出力する。外部からデータのリード／ライトが連続して要求されるモードとは、例えば、バーストモードがある。以下、バースモードにおいて説明する。
【００９６】
バッファ４２は、バーストモードによってリード／ライトされるデータの同期するクロックＣＬＫが入力される。バッファ４２は、クロックＣＬＫを増幅して同期モード用論理回路４３に出力する。
【００９７】
同期モード用論理回路４３は、モード選択回路４１からバーストモードを指定する旨の信号が出力され、セルアレイをプリチャージするプリチャージ信号が出力されたとき、次にリフレッシュを行うことが分かっている場合に再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。なお、プリチャージ信号は、クロックＣＬＫに同期して生成される。なお、クロックＣＬＫに同期させず、内部で生成することも可能である。
【００９８】
また、同期モード用論理回路４３は、モード選択回路４１からバーストモードを指定する旨の信号が出力され、データの書き残しがある場合に再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。また、同期モード用論理回路４３は、モード選択回路４１からバーストモードを指定する旨の信号が出力され、バースト動作が続けられる場合、再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。再活性化フラグ信号ｗｌｃｈｃｔｌｚは、リフレッシュ終了後に出力が停止される。
【００９９】
低電力モードエントリトリガ生成回路４４は、同期モード用論理回路４３から再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されていない場合に、半導体記憶装置内部の周辺回路から出力される、例えばメモリセルのリフレッシュ開始を示す信号に同期して、内部チップイネーブル信号ｃｂｚをエントリトリガ信号ｅｎｔｐｘとして出力する。すなわち、低電力モードエントリトリガ生成回路４４は、同期モード用論理回路４３から再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されている場合、低電力モードにエントリするためのエントリトリガ信号ｅｎｔｐｘを出力しない。
【０１００】
図１３は、図１２の低電力モードエントリトリガ生成回路の一例を示した回路図である。
図に示す低電力モードエントリトリガ生成回路は、インバータ回路Ｚ４３，Ｚ４４、ＮＡＮＤ回路Ｚ４５から構成されている。ＮＡＮＤ回路Ｚ４５は、内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、インバータ回路Ｚ４３を介してワード線セットタイミング信号ｗｌｓｐｘ、及びインバータ回路Ｚ４４を介して再活性化フラグ信号ｗｌｃｈｃｔｌｚが入力される。内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、及びワード線セットタイミング信号ｗｌｓｐｘは、図４の各信号と同様でありその説明を省略する。
【０１０１】
図４に示した低電力モードエントリトリガ生成回路では、内部チップイネーブル信号ｃｂｚ、リフレッシュ状態信号ｒｅｆｚ、及びワード線セットタイミング信号ｗｌｓｐｘのＡＮＤ演算結果が出力されていたが、図１３の低電力モードエントリトリガ生成回路では、さらに、インバータ回路Ｚ４４で反転された再活性化フラグ信号ｗｌｃｈｃｔｌｚとＡＮＤ演算がとられる。
【０１０２】
同期モード用論理回路４３から、データがバーストリード／ライトされることを示すＨ状態のワード線セットタイミング信号ｗｌｓｐｘがインバータ回路Ｚ４４に出力されている場合、ＮＡＮＤ回路Ｚ４５からは、エントリトリガ信号ｅｎｔｐｘが出力されない。すなわち、データがバーストリード／ライトされるときは、低電力モードエントリトリガ生成回路からは、エントリトリガ信号ｅｎｔｐｘは出力されない。
【０１０３】
図１４は、図１２の低電力モードエントリトリガ生成回路の他の例を示した回路図である。図に示すように、ＮＡＮＤ回路Ｚ４８は、内部チップイネーブル信号ｃｂｚ、リフレッシュ開始信号ｒｅｆｐｚ、及びインバータ回路Ｚ４７を介して再活性化フラグ信号ｗｌｃｈｃｔｌｚが入力されている。内部チップイネーブル信号ｃｂｚ、リフレッシュ開始信号ｒｅｆｐｚは、図５の各信号と同じでありその説明を省略する。
【０１０４】
図５に示した低電力モードエントリトリガ生成回路では、内部チップイネーブル信号ｃｂｚ、リフレッシュ開始信号ｒｅｆｐｚのＡＮＤ演算結果が出力されていたが、図１４の低電力モードエントリトリガ生成回路では、さらに、インバータ回路Ｚ４４で反転された再活性化フラグ信号ｗｌｃｈｃｔｌｚとＡＮＤ演算がとられる。
【０１０５】
同期モード用論理回路４３から、データがバーストリード／ライトされることを示すＨ状態のワード線セットタイミング信号ｗｌｓｐｘがインバータ回路Ｚ４７に出力されている場合、ＮＡＮＤ回路Ｚ４５からは、エントリトリガ信号ｅｎｔｐｘが出力されない。すなわち、データがバーストリード／ライトされるときは、低電力モードエントリトリガ生成回路からは、エントリトリガ信号ｅｎｔｐｘは出力されない。
【０１０６】
このように、モード選択回路４１に、バーストモードを指定する信号が入力されると、非活性化を示すチップイネーブル信号／ＣＥ１が出力されても、チップイネーブル検出回路からは、低電力モードを示す低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力されない。よって、データのバーストリード／ライトが可能となる。
【０１０７】
以下、動作について説明する。図１５は、回路動作を説明するタイミングチャートである。図１５において、Ｌ状態のチップイネーブル信号／ＣＥ１が２回入力された後、Ｈ状態の再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されている。その後、セルアレイの活性化を連続して行っている。前記以外は、図１１と同様であり、その説明を省略する。
【０１０８】
図１２に示すモード選択回路４１にバーストモードを指定する信号が入力されると、同期モード用論理回路４３は、Ｈ状態の再活性化フラグ信号ｗｌｃｈｃｔｌｚを出力する。
【０１０９】
Ｈ状態の再活性化フラグ信号ｗｌｃｈｃｔｌｚが出力されているとき、リフレッシュ状態信号ｒｅｆｚが、現在セルアレイがリフレッシュ状態にあること示すＨ状態となり、ワード線セットタイミング信号ｗｌｓｐｘがＬ状態となっても、矢印Ａに示すように、Ｈ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚは出力されない。
【０１１０】
再活性化フラグ信号ｗｌｃｈｃｔｌｚがＬ状態となり、リフレッシュ状態信号ｒｅｆｚが、現在セルアレイがリフレッシュ状態にあること示すＨ状態となり、ワード線セットタイミング信号ｗｌｓｐｘがＬ状態となったときに、低電力モードを示すＨ状態の低電力モードエントリプリ信号ｐｎｏｒｓｔｚ、低電力モードエントリ信号ｎｏｒｓｔｚが出力される。これを受けて、セルアレイとセンスアンプを接続するＢＴゲート制御メイン信号ｍｂｌｔｘは切離しを指示するＬ状態が常に出力され、セルアレイとセンスアンプの接続、切離しが固定される。
【０１１１】
このように、データがクロックに同期して連続してリード／ライトされる場合、データのリード／ライトが終了した後、センスアンプとセルアレイの接続、切離しを固定するようにしたので、不具合なくデータのセルアレイへの書き込みを行うことができる。
【０１１２】
（付記１） 外部からのリフレッシュ要求が不要な半導体記憶装置において、
メモリセルを所定の行ごとにブロック化したセルアレイと、
前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、
前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、
を有することを特徴とする半導体記憶装置。
【０１１３】
（付記２） 前記制御回路は、外部から前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定することを特徴とする付記１記載の半導体記憶装置。
【０１１４】
（付記３） 前記チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれることを特徴とする付記２記載の半導体記憶装置。
（付記４） 前記制御回路は、外部から入力される外部入力信号が遷移したとき、前記切離した状態の固定を解除することを特徴とする付記１記載の半導体記憶装置。
【０１１５】
（付記５） 前記制御回路は、前記セルアレイの非活性化を示す前記チップイネーブル信号を入力してラッチし、外部から入力される外部入力信号が入力されたとき、ラッチを解除するラッチ回路を有し、
前記ラッチ回路は、前記外部入力信号の入力を検出するしきい値電圧が前記チップイネーブル信号の入力を検出するしきい値電圧より低いことを特徴とする付記１記載の半導体記憶装置。
【０１１６】
（付記６） 前記制御回路は、前記セルアレイのデータのリード／ライトが行われる前に前記切離しの状態の固定を解除することを特徴とする付記１記載の半導体記憶装置。
【０１１７】
（付記７） 前記制御回路は、前記セルアレイのリフレッシュが行われているワード線アドレスが所定アドレスになったとき、前記切離し状態の固定を解除することを特徴とする付記１記載の半導体記憶装置。
【０１１８】
（付記８） 前記所定アドレスは、前記セルアレイの最後のワード線アドレスであることを特徴とする付記７記載の半導体記憶装置。
（付記９） 前記セルアレイのワード線は、メインワード線とサブワード線とに階層化されており、前記制御回路は、前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、前記サブワード線を選択する選択信号を非活性化しないことを特徴とする付記１記載の半導体記憶装置。
【０１１９】
（付記１０） データのリード／ライトが行われる前記セルアレイの活性化領域とリフレッシュが行われる前記セルアレイの活性化領域は異なっており、前記制御回路は、前記チップイネーブル信号が非活性化状態を示している間、前記リフレッシュが行われるセルアレイを常に活性化することを特徴とする付記１記載の半導体記憶装置。
【０１２０】
（付記１１） データがクロックに同期して連続してリード／ライトされる場合、前記制御回路は、前記データのリード／ライトが終了した後、前記切離し状態に固定することを特徴とする請求項１記載の半導体記憶装置。
【０１２１】
【発明の効果】
以上説明したように本発明では、センスアンプに共有される一方のセルアレイのリフレッシュが連続して行われる場合、他方のセルアレイとセンスアンプとの接続を切離した状態に固定するようにした。よって、他方のセルアレイとセンスアンプは、リフレッシュが終了するたびに接続、切離しが行われず、接続、切離しに要する消費電力を低減することができる。
また、チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれるので、リフレッシュ動作のリセット動作によって回路内が不安定になることを防止することができる。
また、低電力モードからのイクジット動作を高速化するとともに、リーク電流を増加させないようにすることができる。
また、本発明では、リフレッシュが行われているときにワード線が活性化されるタイミングを示す信号と非活性化されたチップイネーブル信号とに基づいて低電力モードにエントリするための信号を出力し、活性化されたチップイネーブル信号又はリード又はアクセス要求に基づいて低電力モードからイクジットするための信号を出力する。よって、他方のセルアレイとセンスアンプは、リフレッシュが終了するたびに接続、切離しが行われず、接続、切離しに要する消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の原理を説明する原理図である。
【図２】第１の実施の形態に係る半導体記憶装置の概略ブロック図である。
【図３】チップイネーブル検出回路の一例を示した回路図である。
【図４】図３の低電力モードエントリトリガ生成回路の一例を示した回路図である。
【図５】図３の低電力モードエントリトリガ生成回路の他の例を示した回路図である。
【図６】イグジットトリガ信号が入力されるＮＡＮＤ回路の一例を示した回路図である。
【図７】ＢＴゲート制御回路の一例を示した回路図である。
【図８】サブワード線選択アドレス制御回路の一例を示した回路図である。
【図９】アレイ選択アドレス制御回路の一例を示した回路図である。
【図１０】アレイ選択アドレス制御回路によって選択されるセルアレイの一例を示す。
【図１１】回路動作を説明するタイミングチャートである。
【図１２】第２の実施の形態に係る半導体装置のチップイネーブル検出回路の一例を示した回路図である。
【図１３】図１２の低電力モードエントリトリガ生成回路の一例を示した回路図である。
【図１４】図１２の低電力モードエントリトリガ生成回路の他の例を示した回路図である。
【図１５】回路動作を説明するタイミングチャートである。
【図１６】従来の半導体記憶装置の概略ブロック図である。
【符号の説明】
１ａ，１ｂ，１１ａ，１１ｂ，３１ａ〜３１ｄ セルアレイ
２ａ，２ｂ，１２ａ，１２ｂ センスアンプ
３，１３ 制御回路
２５ 低電力モードエントリトリガ生成回路
２６ 外部入力遷移検出回路
２７ リフレッシュ要求生成回路
２８ 制御回路
４１ モード選択回路
４３ 同期モード用論理回路
４４ 低電力モードエントリトリガ生成回路
Ｚ１０，Ｚ１３〜Ｚ１６，Ｚ１８，Ｚ２０，Ｚ２２，Ｚ２４，Ｚ２５，Ｚ２７，Ｚ２９，Ｚ３０，Ｚ３９〜Ｚ４４，Ｚ４７ インバータ回路
Ｚ１，Ｚ２，Ｚ１１，Ｚ１２，Ｚ２１，Ｚ２６，Ｚ２８，Ｚ４５，Ｚ４６ ＮＡＮＤ回路
Ｚ１７，Ｚ１９，Ｚ２３，Ｚ３１〜Ｚ３８ ＮＯＲ回路
Ｍ１〜Ｍ７ トランジスタ
Claims (8)
- 外部からのリフレッシュ要求が不要な半導体記憶装置において、
メモリセルを所定の行ごとにブロック化したセルアレイと、
前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、
前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、を備え、
前記制御回路は、外部から前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定し、前記チップイネーブル信号は、リフレッシュの開始を示す信号に同期して内部に取り込まれ、
前記セルアレイの非活性化を示す前記チップイネーブル信号を入力してラッチし、外部から入力される外部入力信号が入力されたとき、ラッチを解除するラッチ回路を有し、
前記ラッチ回路は、前記外部入力信号の入力を検出するしきい値電圧が前記チップイネーブル信号の入力を検出するしきい値電圧より低いこと、
を特徴とする半導体記憶装置。 - 前記制御回路は、外部から入力される外部入力信号が遷移したとき、前記切離した状態の固定を解除することを特徴とする請求項１記載の半導体記憶装置。
- 前記制御回路は、前記セルアレイのデータのリード／ライトが行われる前に前記切離した状態の固定を解除することを特徴とする請求項１記載の半導体記憶装置。
- 前記制御回路は、前記セルアレイのリフレッシュが行われているワード線アドレスが所定アドレスになったとき、前記切離した状態の固定を解除することを特徴とする請求項１記載の半導体記憶装置。
- 前記所定アドレスは、前記セルアレイの最後のワード線アドレスであることを特徴とする請求項４記載の半導体記憶装置。
- 前記セルアレイのワード線は、メインワード線とサブワード線とに階層化されており、前記制御回路は、前記セルアレイの非活性化を示すチップイネーブル信号が入力されている間、前記サブワード線を選択する選択信号を非活性化しないことを特徴とする請求項１記載の半導体記憶装置。
- データのリード／ライトが行われる前記セルアレイとリフレッシュが行われる前記セルアレイは異なっており、前記制御回路は、前記チップイネーブル信号が非活性化状態を示している間、前記リフレッシュが行われるセルアレイを常に活性化することを特徴とする請求項１記載の半導体記憶装置。
- 外部からのリフレッシュ要求が不要な半導体記憶装置において、
メモリセルを所定の行ごとにブロック化したセルアレイと、
前記ブロック化された２つのセルアレイで共有され、前記セルアレイの両方及び一方のビット線と接続及び切離しを行うセンスアンプと、
前記センスアンプに共有される一方の前記セルアレイのリフレッシュが連続して行われる場合、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定し、外部から前記セルアレイの非活性化を示すとともにリフレッシュの開始を示す信号に同期して内部に取り込まれるチップイネーブル信号が入力されている間、他方の前記セルアレイと前記センスアンプとの接続を切離した状態に固定する制御回路と、
前記チップイネーブル信号を検出するチップイネーブル検出回路と、を備え、
前記チップイネーブル検出回路は、
リフレッシュが行われているときにワード線が活性化されるタイミングを示す信号と非活性化された前記チップイネーブル信号とに基づいて低電力モードにエントリするための信号を出力し、
活性化された前記チップイネーブル信号又はリード又はアクセス要求に基づいて低電力モードからイクジットするための信号を出力することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003075271A JP4338418B2 (ja) | 2003-03-19 | 2003-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003075271A JP4338418B2 (ja) | 2003-03-19 | 2003-03-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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| JP2004288231A JP2004288231A (ja) | 2004-10-14 |
| JP4338418B2 true JP4338418B2 (ja) | 2009-10-07 |
Family
ID=33290628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003075271A Expired - Fee Related JP4338418B2 (ja) | 2003-03-19 | 2003-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4338418B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005088642A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリ |
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|---|---|
| JP2004288231A (ja) | 2004-10-14 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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