TWI817536B - 半導體結構 - Google Patents
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Abstract
一種半導體結構，包括：多對目標圖案、第一導線以及第二導線。每一對目標圖案包括頂部圖案與底部圖案。第一導線配置在多對目標圖案的第一側上。第一導線電性連接多對目標圖案中的第aN+1對目標圖案的頂部圖案，a為大於等於2的固定整數且N為大於等於0的整數。第二導線配置在多對目標圖案的相對於第一側的第二側上。第二導線電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案。
Description
本發明是有關於一種半導體結構。
隨著半導體元件的關鍵尺寸逐漸縮小，使得微影製程愈來愈困難。在習知微影製程中，縮小關鍵尺寸的方法包括使用較大數值孔徑(numerical aperture，NA)的光學元件、較短的曝光波長(例如EUV)或是除了空氣以外的界面介質(例如水浸入)。隨著習知微影製程的解析度接近理論極限，目前已開始轉向雙重圖案化方法來克服光學極限，進而提升半導體元件的積集度。
然而，目前對於雙重圖案化後的半導體結構的檢測方法多半採用抽測人工目檢方法。此方法不僅消耗大量人力且無法自動化並大量檢測。因此，目前的檢測方法仍需面臨一些挑戰。
本發明提供一種半導體結構，包括：多對目標圖案、第一導線以及第二導線。每一對目標圖案包括頂部圖案與底部圖案。第一導線配置在多對目標圖案的第一側上。第一導線電性連
接多對目標圖案中的第aN+1對目標圖案的頂部圖案，a為大於等於2的固定整數且N為大於等於0的整數。第二導線配置在多對目標圖案的相對於第一側的第二側上。第二導線電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案。
本發明提供一種半導體結構，包括：多對目標圖案、第一導線以及第二導線。每一對目標圖案包括頂部圖案與底部圖案。第一導線配置在多對目標圖案的第一側上。第一導線電性連接多對目標圖案中的第aN+2對目標圖案的頂部圖案，a為大於等於2的固定整數且N為大於等於0的整數。第二導線配置在多對目標圖案的相對於第一側的第二側上。第二導線電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案。
基於上述，在本發明實施例中，將第一導線電性連接多對目標圖案中的第aN+1對目標圖案的頂部圖案，其中a為大於等於2的固定整數且N為大於等於0的整數。另外，將第二導線電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案。在此情況下，可藉由電性檢測所得的核心電容值以及/或間隙電容值來檢測出核心圖案的結構均勻度，以確保半導體製程的穩定性及半導體晶圓的品質。此外，上述的電性檢測半導體結構的方法可自動化且大量檢測半導體結構，以有效地提高良率並增加產量。
10:半導體晶圓
12:晶粒
14:測試墊
16:測試鍵
18:切割道
100:基底
102:目標層
104、204a、204b、204c、304、304-1、304-2、304-3、304-4、404:核心圖案
104p、304p、404p:間距
104w、114w、116w、212Bw、212Tw、304w、404w:寬度
106:罩幕圖案
108:間隙壁材料
112:目標圖案
114、114a、114b、114c:核心開口
116、116a、116b、116c:間隙開口
118:間隙壁
200a、200b、200c、300a、300b、400a、400b、500:半導體結構
212:目標圖案
212-1:第1對目標圖案
212-2:第2對目標圖案
212-3:第3對目標圖案
212-4:第4對目標圖案
212-5:第5對目標圖案
212B:底部圖案
212T:頂部圖案
220、230、320、330、420、430、520:導線
220b、230b、320b、330b、420b、430b、520b:主體部
220e、230e、320e、330e、420e、430e:延伸部
225、235、325、335、425、435:接觸窗
C1、C2、C3、C4:核心電容值
G1、G2、G3、G4:間隙電容值
V1、V2:電壓
W1、W2、W3、W4:距離
圖1是本發明一實施例的一種半導體晶圓的上視示意圖。
圖2A至圖2F是本發明一實施例的半導體結構的製造流程的立體示意圖。
圖3A至圖3C分別是本發明第一實施例的半導體結構的上視示意圖。
圖4A與圖4B分別是本發明第二實施例的半導體結構的上視示意圖。
圖5A與圖5B分別是本發明第三實施例的半導體結構的上視示意圖。
圖6分別是本發明第四實施例的半導體結構的上視示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。
圖1是本發明一實施例的一種半導體晶圓的上視示意圖。
請參照圖1，本發明一實施例提供一種半導體晶圓10。詳細地說，半導體晶圓10具有多個晶粒12、測試墊14以及測試鍵(test key)16。在一些實施例中，測試墊14及測試鍵16是以交互排列的方式配置在晶粒12間的切割道18中。測試墊14可電
性連接至測試鍵16，以量測測試鍵16的電性，從而確保半導體製程的穩定性及半導體晶圓的品質，進而提高良率。在一些實施例中，可對測試墊14進行晶圓接受測試(wafer acceptable test，WAT)來測試半導體晶圓10的品質。
圖2A至圖2F是本發明一實施例的半導體結構的製造流程的立體示意圖。
在本實施例中，是以自對準雙重圖案化(Self-Aligning Double Patterning，SADP)方法為例來說明半導體結構的製造流程，但本發明不以此為限。在其他實施例中，亦可利用自對準四重圖案化(Self-Aligning Quadruple Patterning，SAQP)方法來形成半導體結構，以增加半導體結構的佈局密度(或圖案密度)，進而達到更靈活的佈局設計。另外，在一些實施例中，此半導體結構可包括記憶元件的接觸窗、著陸墊、電容器、內埋式字元線結構、動態隨機存取記憶體(DRAM)的主動區或其組合。
請參照圖2A，首先，在基底100上形成目標層102。在一些實施例中，目標層102可以是多晶矽層，其可用以當作記憶元件的接觸窗。但本發明不以此為限，在其他實施例中，目標層102也可以是金屬層(例如鎢層)、矽基底、介電層或其組合。
接著，在目標層102上依序形成核心圖案104與罩幕圖案106。在一實施例中，核心圖案104的材料可包括介電材料，例如是四乙氧基矽烷(TEOS)、氧化矽或其組合。在一實施例中，罩幕圖案106可包括單層結構或是多層結構。舉例來說，罩幕圖
案106可包括碳化物層與位於碳化物層上的抗反射層。碳化物層的材料可包括旋塗碳(spin-on-carbon，SoC)；而抗反射層的材料可包括氮氧化矽。如圖2A所示，核心圖案104與罩幕圖案106可具有相同的寬度。也就是說，核心圖案104的側壁可對齊罩幕圖案106的側壁。核心圖案104的寬度104w以及/或相鄰核心圖案104之間的間距104p可依需求來調整，本發明不以此為限。
請參照圖2B，在目標層102、核心圖案104以及罩幕圖案106上形成間隙壁材料108。詳細地說，間隙壁材料108共形地覆蓋目標層102、核心圖案104以及罩幕圖案106的表面。在一實施例中，間隙壁材料108可以是介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。
請參照圖2B與圖2C，移除部分間隙壁材料108，以於核心圖案104的側壁以及罩幕圖案106的側壁上形成間隙壁118。在一實施例中，可藉由非等向性蝕刻製程(例如是反應性離子蝕刻法(RIE))移除罩幕圖案106的頂面上以及目標層102的頂面上的間隙壁材料108，由此形成間隙壁118。
請參照圖2D，移除罩幕圖案106與核心圖案104，以於間隙壁118之間形成開口114。開口114暴露出目標層102的頂面。在此情況下，如圖2D所示，一對間隙壁118之間的開口114可視為核心開口114；而相鄰對間隙壁118之間的開口116則可視為間隙開口116。
請參照圖2D與圖2E，以間隙壁118為罩幕，移除部分
目標層102，進而形成目標圖案112。在一實施例中，可藉由非等向性蝕刻製程(例如是RIE)移除未被間隙壁118所覆蓋的目標層102，由此形成目標圖案112。
請參照圖2E與圖2F，移除間隙壁118，以在基底100上留下目標圖案112。詳細地說，如圖2F所示，每一對目標圖案112之間具有核心開口114；而相鄰對目標圖案112之間具有間隙開口116。在本實施例中，目標圖案112的佈局密度(或圖案密度)可大於核心圖案104的佈局密度(或圖案密度)。也就是說，在經過本實施例之自對準雙重圖案化(SADP)方法之後，可增加或減少半導體結構的佈局密度(或圖案密度)，以達到更靈活的佈局設計。
另外，本實施例可藉由量測核心開口114兩側的目標圖案112的核心電容值或是量測間隙開口116兩側的目標圖案112的間隙電容值來檢測核心圖案104的結構均勻度。此結構均勻度可泛指圖2A中核心圖案104的寬度104w以及/或相鄰核心圖案104之間的間距104p。以下將詳細說明如何量測核心開口114兩側的目標圖案112的核心電容值或是量測間隙開口116兩側的目標圖案112的間隙電容值。
圖3A至圖3C分別是本發明第一實施例的半導體結構的上視示意圖。在本實施例中，半導體結構200a、200b、200c可配置在圖1的測試鍵16中，並藉由與測試鍵16電性連接的測試墊14來量測半導體結構200a、200b、200c的電性。
請參照圖3A，半導體結構200a包括多對目標圖案212。
每一對目標圖案212可包括頂部圖案212T與底部圖案212B。頂部圖案212T與底部圖案212B之間具有核心開口114a；而相鄰對目標圖案212之間具有間隙開口116a。在一實施例中，目標圖案212是藉由圖2A至圖2F所述的SADP製程所形成。因此，核心開口114a的位置可對應核心圖案204a的位置。由於核心圖案204a不會實際存在於圖3A中，故以虛線來表示。
值得注意的是，在本實施例中，目標圖案212可分別與導線220、230電性連接，以量測目標圖案212之間的電容值，從而檢測核心圖案204a的結構均勻度。具體來說，如圖3A所示，導線220可配置在目標圖案212的第一側上，並藉由接觸窗225與頂部圖案212T電性連接。在一實施例中，導線220包括主體部220b以及連接主體部220b的多個延伸部220e。從上視圖3A來看，延伸部220e從主體部220b的側壁延伸並覆蓋部分頂部圖案212T。接觸窗225垂直配置在延伸部220e與頂部圖案212T之間，以耦接延伸部220e與頂部圖案212T。相似地，導線230可配置在目標圖案212的相對於第一側的第二側上，並藉由接觸窗235與底部圖案212B電性連接。在一實施例中，導線230包括主體部230b以及連接主體部230b的多個延伸部230e。從上視圖3A來看，延伸部230e從主體部230b的側壁延伸並覆蓋部分底部圖案212B。接觸窗235垂直配置在延伸部230e與底部圖案212B之間，以耦接延伸部230e與底部圖案212B。
在本實施例中，在進行電性檢測時，可對導線220施加
電壓V1(例如2V)，並對導線230施加不同於電壓V1的電壓V2(例如0V或接地)。在此情況下，交錯配置的多個延伸部220e與多個延伸部230e可量測頂部圖案212T與底部圖案212B之間的核心電容值C1，並可量測相鄰對目標圖案212之間的間隙電容值G1。
請參照圖3B，基本上，半導體結構200b與半導體結構200a相似。兩者不同之處在於：半導體結構200b的核心圖案204b的寬度小於半導體結構200a的核心圖案204a的寬度。也就是說，半導體結構200b的核心開口114b的寬度小於半導體結構200a的核心開口114a的寬度；而半導體結構200b的間隙開口116b的寬度大於半導體結構200a的間隙開口116a的寬度。在此實施例中，半導體結構200b的頂部圖案212T與底部圖案212B之間的核心電容值C2會增加以大於半導體結構200a的核心電容值C1；而半導體結構200b的相鄰對目標圖案212之間的間隙電容值G2則是會減少以小於半導體結構200a的間隙電容值G1。
由於核心電容值C2會增加且間隙電容值G2會相應地減少，因此，半導體結構200b的總電容值可實質上等於半導體結構200a的總電容值。在此情況下，此電性檢測並無法實質上檢測出核心圖案的結構均勻度。
相似地，如圖3C所示，半導體結構200c的核心圖案204c的寬度大於半導體結構200a的核心圖案204a的寬度。也就是說，半導體結構200c的核心開口114c的寬度大於半導體結構200a的核心開口114a的寬度；而半導體結構200c的間隙開口116c的寬
度小於半導體結構200a的間隙開口116a的寬度。在此實施例中，半導體結構200c的頂部圖案212T與底部圖案212B之間的核心電容值C3會減少以小於半導體結構200a的核心電容值C1；而半導體結構200c的相鄰對目標圖案212之間的間隙電容值G3則是會增加以大於半導體結構200a的間隙電容值G1。由於核心電容值C3會減少且間隙電容值G3會相應地增加，因此，半導體結構200c的總電容值可實質上等於半導體結構200a的總電容值。在此情況下，此電性檢測並無法實質上檢測出核心圖案的結構均勻度。
圖4A與圖4B分別是本發明第二實施例的半導體結構的上視示意圖。在本實施例中，半導體結構300a、300b可配置在圖1的測試鍵16中，並藉由與測試鍵16電性連接的測試墊14來量測半導體結構300a、300b的電性。
請參照圖4A，基本上，半導體結構300a與半導體結構200b相似。兩者不同之處在於：半導體結構300a的導線320、330的組態不同於半導體結構200b的導線220、230的組態。具體來說，導線320配置在目標圖案212的第一側上，而導線330配置在目標圖案212的相對於第一側的第二側上。從上視圖4A來看，導線320(可視為第一導線)包括主體部320b以及多個延伸部320e。多個延伸部320e自主體部320b的側壁分別延伸且覆蓋相應的頂部圖案212T。另外，導線330(可視為第二導線)包括主體部330b以及多個延伸部330e。多個延伸部330e自主體部330b的側壁分別延伸且覆蓋相應的底部圖案212B。
在本實施例中，導線320電性連接目標圖案212中的第1對目標圖案212-1的頂部圖案212T與第3對目標圖案212-3的頂部圖案212T；而不電性連接第2對目標圖案212-2與第4對目標圖案212-4。也就是說，導線320可電性連接多對目標圖案212中的第aN+1對目標圖案的頂部圖案212T，a為大於等於2的固定整數且N為大於等於0的整數。在一些實施例中，當a為2時，導線320可電性連接多對目標圖案212中的第1對目標圖案的頂部圖案212T、第3對目標圖案的頂部圖案212T、第5對目標圖案的頂部圖案212T至第2N+1對目標圖案的頂部圖案212T。
另一方面，導線330可電性連接目標圖案212中的第1對目標圖案212-1的底部圖案212B與第3對目標圖案212-3的底部圖案212B；而不電性連接第2對目標圖案212-2與第4對目標圖案212-4。也就是說，導線330電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案212B，a為大於等於2的固定整數且N為大於等於0的整數。在一些實施例中，當a為2時，導線330可電性連接多對目標圖案212中的第1對目標圖案的底部圖案212B、第3對目標圖案的底部圖案212B、第5對目標圖案的底部圖案212B至第2N+1對目標圖案的底部圖案212B。
從另一角度來看，延伸部320e與延伸部330e藉由接觸窗325、335分別電性連接至核心圖案304-1、核心圖案304-3兩側的頂部圖案212T與底部圖案212B；而不電性連接至核心圖案304-2、核心圖案304-4兩側的頂部圖案212T與底部圖案212B。
也就是說，延伸部320e與延伸部330e分別電性連接第aN+1個核心圖案兩側的頂部圖案212T與底部圖案212B，a為大於等於2的固定整數且N為大於等於0的整數。在一些實施例中，當a為2時，導線320、330可電性連接第1個核心圖案兩側的頂部圖案212T與底部圖案212B、第3個核心圖案兩側的頂部圖案212T與底部圖案212B、第5個核心圖案兩側的頂部圖案212T與底部圖案212B至第2N+1個核心圖案兩側的頂部圖案212T與底部圖案212B。
在本實施例中，在進行電性檢測時，可對導線320施加電壓V1(例如2V)，並對導線330施加不同於電壓V1的電壓V2(例如0V或接地)。在此情況下，交錯配置的多個延伸部320e與多個延伸部330e可量測第1對目標圖案212-1的核心電容值C4與第3對目標圖案212-3的核心電容值C4。值得注意的是，第1對目標圖案212-1與第3對目標圖案212-3之間的距離W1大約等於兩個間隙開口116b的寬度116w、一個核心開口114b的寬度114w、一個頂部圖案212T的寬度212Tw以及一個底部圖案212B的寬度212Bw的總和。在此情況下，第1對目標圖案212-1與第3對目標圖案212-3之間的間隙電容值因距離W1過大而小到可以忽略不計。因此，半導體結構300a的總電容值可實質上等於核心電容值C4。在此實施例中，可藉由電性檢測核心電容值C4來檢測出核心圖案304的結構均勻度。也就是說，可藉由電性檢測所得的核心電容值C4來檢測出核心圖案304的寬度304w的變化以及/或相鄰核心圖案304之間的間距304p的變化。舉例來說，當核
心電容值C4變大時，可推測核心圖案304的寬度304w可能變小。在此情況下，可於線上(in-line)目檢有異的目標圖案212的結構，以確保半導體製程的穩定性及半導體晶圓的品質。另外，上述的電性檢測半導體結構的方法可自動化且大量檢測半導體結構，以有效地提高良率並增加產量。
請參照圖4B，基本上，半導體結構300b與半導體結構300a相似。兩者不同之處在於：半導體結構300b的導線320、330的組態不同。具體來說，導線320電性連接目標圖案212中的第1對目標圖案212-1的頂部圖案212T與第4對目標圖案212-4的頂部圖案212T。也就是說，導線320電性連接多對目標圖案212中的第aN+1對目標圖案的頂部圖案212T，a為大於等於3的固定整數且N為大於等於0的整數。在一些實施例中，當a為3時，導線320可電性連接多對目標圖案212中的第1對目標圖案的底部圖案212B、第4對目標圖案的底部圖案212B、第7對目標圖案的底部圖案212B至第3N+1對目標圖案的底部圖案212B。
另一方面，導線330電性連接目標圖案212中的第1對目標圖案212-1的底部圖案212B與第4對目標圖案212-4的底部圖案212B。也就是說，導線330電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案212B，a為大於等於3的固定整數且N為大於等於0的整數。在一些實施例中，當a為3時，導線330可電性連接多對目標圖案212中的第1對目標圖案的底部圖案212B、第4對目標圖案的底部圖案212B、第7對目標圖案的底部
圖案212B至第3N+1對目標圖案的底部圖案212B。
值得注意的是，第1對目標圖案212-1與第4對目標圖案212-4之間的距離W2大約等於三個間隙開口116b的寬度116w、兩個核心開口114b的寬度114w、兩個頂部圖案212T的寬度212Tw以及兩個底部圖案212B的寬度212Bw的總和。在此情況下，第1對目標圖案212-1與第4對目標圖案212-4之間的間隙電容值因距離W2過大而小到可以忽略不計。因此，半導體結構300b的總電容值可實質上等於核心電容值C5。在此實施例中，可藉由電性檢測核心電容值C5來檢測出核心圖案304的結構均勻度。也就是說，可藉由電性檢測所得的核心電容值C5來檢測出核心圖案304的寬度304w的變化以及/或相鄰核心圖案304之間的間距304p的變化。
圖5A與圖5B分別是本發明第三實施例的半導體結構的上視示意圖。在本實施例中，半導體結構400a、400b可配置在圖1的測試鍵16中，並藉由與測試鍵16電性連接的測試墊14來量測半導體結構400a、400b的電性。
基本上，半導體結構400a與半導體結構200b相似。兩者不同之處在於：半導體結構400a的導線420、430的組態不同於半導體結構200b的導線220、230的組態。具體來說，導線420配置在目標圖案212的第一側上，而導線430配置在目標圖案212的相對於第一側的第二側上。從上視圖5A來看，導線420(可視為第一導線)包括主體部420b以及多個延伸部420e。多個延伸部
420e自主體部420b的側壁分別延伸且覆蓋相應的頂部圖案212T。另外，導線430(可視為第二導線)包括主體部430b以及多個延伸部430e。多個延伸部430e自主體部430b的側壁分別延伸且覆蓋相應的底部圖案212B。
在本實施例中，導線420電性連接目標圖案212中的第2對目標圖案212-2的頂部圖案212T與第4對目標圖案212-4的頂部圖案212T。也就是說，導線420電性連接多對目標圖案212中的第aN+2對目標圖案的頂部圖案212T，a為大於等於2的固定整數且N為大於等於0的整數。在一些實施例中，當a為2時，導線420可電性連接多對目標圖案212中的第2對目標圖案的頂部圖案212T、第4對目標圖案的頂部圖案212T、第6對目標圖案的頂部圖案212T至第2N+2對目標圖案的頂部圖案212T。
另一方面，導線430電性連接目標圖案212中的第1對目標圖案212-1的底部圖案212B與第3對目標圖案212-3的底部圖案212B。也就是說，導線430電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案212B，a為大於等於2的固定整數且N為大於等於0的整數。在一些實施例中，當a為2時，導線430可電性連接多對目標圖案212中的第1對目標圖案的底部圖案212B、第3對目標圖案的底部圖案212B、第5對目標圖案的底部圖案212B至第2N+1對目標圖案的底部圖案212B。
在本實施例中，在進行電性檢測時，可對導線420施加電壓V1(例如2V)，並對導線430施加不同於電壓V1的電壓V2
(例如0V或接地)。在此情況下，交錯配置的多個延伸部420e與多個延伸部430e可量測第1對目標圖案212-1與第2對目標圖案212-2之間的間隙電容值G4，並量測第3對目標圖案212-3與第4對目標圖案212-4之間的間隙電容值G4。
值得注意的是，第2對目標圖案212-2的頂部圖案212T與第3對目標圖案212-3的底部圖案212B之間的距離W3大約等於兩個核心開口114b的寬度114w、一個間隙開口116b的寬度116w、一個頂部圖案212T的寬度212Tw以及一個底部圖案212B的寬度212Bw的總和。在此情況下，第2對目標圖案212-2與第3對目標圖案212-3的核心電容值因距離W3過大而小到可以忽略不計。因此，半導體結構400a的總電容值可實質上等於間隙電容值G4。在此實施例中，可藉由電性檢測間隙電容值G4來檢測出核心圖案404的結構均勻度。也就是說，可藉由電性檢測所得的間隙電容值G4來檢測出核心圖案404的寬度404w的變化以及/或相鄰核心圖案404之間的間距404p的變化。舉例來說，當間隙電容值G4變大時，可推測相鄰核心圖案404之間的間距404p可能變小。在此情況下，可於線上(in-line)目檢有異的目標圖案212的結構，以確保半導體製程的穩定性及半導體晶圓的品質。另外，上述的電性檢測半導體結構的方法可自動化且大量檢測半導體結構，以有效地提高良率並增加產量。
請參照圖5B，基本上，半導體結構400b與半導體結構400a相似。兩者不同之處在於：半導體結構400b的導線420、430
的組態不同。具體來說，導線420電性連接目標圖案212中的第2對目標圖案212-2的頂部圖案212T與第5對目標圖案212-5的頂部圖案212T。也就是說，導線420電性連接多對目標圖案212中的第aN+2對目標圖案的頂部圖案212T，a為大於等於3的固定整數且N為大於等於0的整數。在一些實施例中，當a為3時，導線420可電性連接多對目標圖案212中的第2對目標圖案的底部圖案212B、第5對目標圖案的底部圖案212B、第8對目標圖案的底部圖案212B至第3N+2對目標圖案的底部圖案212B。
另一方面，導線430電性連接目標圖案212中的第1對目標圖案212-1的底部圖案212B與第4對目標圖案212-4的底部圖案212B。也就是說，導線430電性連接多對目標圖案中的第aN+1對目標圖案的底部圖案212B，a為大於等於3的固定整數且N為大於等於0的整數。在一些實施例中，當a為3時，導線430可電性連接多對目標圖案212中的第1對目標圖案的底部圖案212B、第4對目標圖案的底部圖案212B、第7對目標圖案的底部圖案212B至第3N+1對目標圖案的底部圖案212B。
值得注意的是，第2對目標圖案212-2的頂部圖案212T與第4對目標圖案212-4的底部圖案212B之間的距離W4大約等於兩個間隙開口116b的寬度116w、三個核心開口114b的寬度114w、兩個頂部圖案212T的寬度212Tw以及兩個底部圖案212B的寬度212Bw的總和。在此情況下，第2對目標圖案212-2、第3對目標圖案212-3以及第4對目標圖案212-4的核心電容值因距離
W4過大而小到可以忽略不計。因此，半導體結構400b的總電容值可實質上等於間隙電容值G5。在此實施例中，可藉由電性檢測所得的間隙電容值G5來檢測出核心圖案404的寬度404w的變化以及/或相鄰核心圖案404之間的間距404p的變化。
圖6分別是本發明第四實施例的半導體結構的上視示意圖。在本實施例中，半導體結構500可配置在圖1的測試鍵16中，並藉由與測試鍵16電性連接的測試墊14來量測半導體結構500的電性。
請參照圖6，基本上，半導體結構500是合併圖4A的半導體結構300a與圖5A的半導體結構400a所得的結構。在一實施例中，半導體結構300a以及半導體結構400a共用導線520。具體來說，導線520包括主體部520b、多個延伸部330e以及多個延伸部430e。延伸部330e自主體部520b的第一側壁分別延伸且覆蓋相應的底部圖案212B；而延伸部430e自主體部520b的第二側壁分別延伸且覆蓋相應的頂部圖案212T。延伸部330e與延伸部430e彼此交錯配置。在本實施例中，半導體結構500可因共用導線520而節省晶片使用面積。但本發明不以此為限，在其他實施例中，亦可不共用導線520，而是將圖4A的半導體結構300a與圖5A的半導體結構400a並排配置。
綜上所述，在本發明實施例中，將第一導線電性連接多對目標圖案中的第aN+1對目標圖案的頂部圖案，其中a為大於等於2的固定整數且N為大於等於0的整數。另外，將第二導線電
性連接多對目標圖案中的第aN+1對目標圖案的底部圖案。在此情況下，可藉由電性檢測所得的核心電容值以及/或間隙電容值來檢測出核心圖案的結構均勻度，以確保半導體製程的穩定性及半導體晶圓的品質。此外，上述的電性檢測半導體結構的方法可自動化且大量檢測半導體結構，以有效地提高良率並增加產量。
114b:核心開口
116b:間隙開口
114w、116w、212Bw、212Tw、304w:寬度
212:目標圖案
212-1:第1對目標圖案
212-2:第2對目標圖案
212-3:第3對目標圖案
212-4:第4對目標圖案
212B:底部圖案
212T:頂部圖案
300a:半導體結構
304p:間距
320、330:導線
320b、330b:主體部
320e、330e:延伸部
325、335:接觸窗
304、304-1、304-2、304-3、304-4:核心圖案
C4:核心電容值
V1、V2:電壓
W1:距離
Claims (10)
- 一種半導體結構，包括：多對目標圖案，其中每一對目標圖案包括頂部圖案與底部圖案；第一導線，配置在所述多對目標圖案的第一側上，其中所述第一導線電性連接所述多對目標圖案中的第aN+1對目標圖案的頂部圖案，a為大於等於2的固定整數且N為大於等於0的整數；以及第二導線，配置在所述多對目標圖案的相對於所述第一側的第二側上，其中所述第二導線電性連接所述多對目標圖案中的所述第aN+1對目標圖案的底部圖案。
- 如請求項1所述的半導體結構，其中所述第一導線包括：第一主體部；以及多個第一延伸部，自所述第一主體部的側壁分別延伸且覆蓋相應的頂部圖案，其中所述多個第一延伸部分別藉由多個第一接觸窗與相應的頂部圖案電性連接。
- 如請求項1所述的半導體結構，其中所述第二導線包括：第二主體部；以及多個第二延伸部，自所述第二主體部的側壁分別延伸且覆蓋相應的底部圖案，其中所述多個第二延伸部分別藉由多個第二接 觸窗與相應的底部圖案電性連接。
- 如請求項1所述的半導體結構，其中所述第一導線用以提供第一電壓至所述多對目標圖案中的所述第aN+1對目標圖案的所述頂部圖案，所述第二導線用以提供不同於所述第一電壓的第二電壓至所述多對目標圖案中的所述第aN+1對目標圖案的所述底部圖案，從而量測所述第aN+1對目標圖案的核心電容值。
- 如請求項1所述的半導體結構，其中當a為2時，所述第一導線電性連接所述多對目標圖案中的第1對目標圖案的頂部圖案、第3對目標圖案的頂部圖案、第5對目標圖案的頂部圖案至第2N+1對目標圖案的頂部圖案，且所述第二導線電性連接所述多對目標圖案中的所述第1對目標圖案的底部圖案、所述第3對目標圖案的底部圖案、所述第5對目標圖案的底部圖案至所述第2N+1對目標圖案的底部圖案。
- 一種半導體結構，包括：多對目標圖案，其中每一對目標圖案包括頂部圖案與底部圖案；第一導線，配置在所述多對目標圖案的第一側上，其中所述第一導線電性連接所述多對目標圖案中的第aN+2對目標圖案的頂部圖案，a為大於等於2的固定整數且N為大於等於0的整數；以及第二導線，配置在所述多對目標圖案的相對於所述第一側的第二側上，其中所述第二導線電性連接所述多對目標圖案中的第 aN+1對目標圖案的底部圖案。
- 如請求項6所述的半導體結構，其中所述第一導線包括：第一主體部；以及多個第一延伸部，自所述第一主體部的側壁分別延伸且覆蓋相應的頂部圖案，其中所述多個第一延伸部分別藉由多個第一接觸窗與相應的頂部圖案電性連接。
- 如請求項6所述的半導體結構，其中所述第二導線包括：第二主體部；以及多個第二延伸部，自所述第二主體部的側壁分別延伸且覆蓋相應的底部圖案，其中所述多個第二延伸部分別藉由多個第二接觸窗與相應的底部圖案電性連接。
- 如請求項6所述的半導體結構，其中所述第一導線用以提供第一電壓至所述多對目標圖案中的所述第aN+2對目標圖案的所述頂部圖案，所述第二導線用以提供不同於所述第一電壓的第二電壓至所述多對目標圖案中的所述第aN+1對目標圖案的所述底部圖案，從而量測所述第aN+2對目標圖案與所述第aN+1對目標圖案之間的間隙電容值。
- 如請求項6所述的半導體結構，其中當a為2時，所述第一導線電性連接所述多對目標圖案中的第2對目標圖案的 頂部圖案、第4對目標圖案的頂部圖案、第6對目標圖案的頂部圖案至第aN+2對目標圖案的頂部圖案，且所述第二導線電性連接所述多對目標圖案中的第1對目標圖案的底部圖案、第3對目標圖案的底部圖案、第5對目標圖案的底部圖案至第aN+1對目標圖案的底部圖案。
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