JPWO2006080081A1 - 不揮発性メモリ及びその制御方法 - Google Patents
不揮発性メモリ及びその制御方法 Download PDFInfo
- Publication number
- JPWO2006080081A1 JPWO2006080081A1 JP2007500393A JP2007500393A JPWO2006080081A1 JP WO2006080081 A1 JPWO2006080081 A1 JP WO2006080081A1 JP 2007500393 A JP2007500393 A JP 2007500393A JP 2007500393 A JP2007500393 A JP 2007500393A JP WO2006080081 A1 JPWO2006080081 A1 JP WO2006080081A1
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- gate electrode
- region
- volatile memory
- memory according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 27
- 238000003860 storage Methods 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 230000014759 maintenance of location Effects 0.000 abstract description 9
- 238000003079 width control Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 30
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 238000009825 accumulation Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical class [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
ゲート絶縁膜がＯＮＯ膜で形成された単一セル１００は、２本のビットライ１０５、１０６と、１本のワードライン１１０とが交差する領域に設けられている。単一セル１００は４ビットの多値セルであり、４つの電荷蓄積領域（１０１〜１０４）を備えている。ワードラインとビットラインとで囲まれた領域には２つのプラグ状制御電極１１１、１１２が設けられている。プラグ状制御電極１１１および１１２ならびにワードライン１１０に適当なバイアスが印加され、バイアス印加した制御電極の位置に対応するワードライン１１０直下の半導体基板表面領域が蓄積状態にされたり空乏状態にされたりすることでチャネル幅が制御され、このチャネル幅制御により４つの電荷蓄積領域のそれぞれの電荷保持状態が制御される。
Description
本発明はＳＯＮＯＳ型の不揮発性メモリ及びその制御方法に関し、特に、単一セルの面積を縮小させることなく単位セルあたりの記憶容量を増大させる多値化技術に関する。
不揮発性メモリの構造の一つとして、ＳＯＮＯＳ構造が提唱されている。このＳＯＮＯＳ構造においては、ゲート電極直下に設けられるゲート絶縁膜としてＯＮＯ膜（酸化膜／窒化膜／酸化膜の積層膜）が用いられる。そして、ソース領域とドレイン領域の近傍の窒化膜（一般的にはシリコン窒化膜）中に局所的に電荷が蓄積され、２ビット／セルのデータ記憶がなされる。
図１は、非特許文献１に報告されているＳＯＮＯＳ構造不揮発性メモリの多値セル構造を説明するための概略図で、図１（ａ）はセルおよびその近傍の平面概略図、図１（ｂ）は図１（ａ）中のＡ−Ａ´線に沿う単一セル近傍の断面概略図、そして図１（ｃ）は図１（ａ）中のＢ−Ｂ´線に沿う単一セル近傍の断面概略図である。
図１（ａ）を参照すると、破線で囲んだ領域が単一セル１０の領域である。この単一セル１０は、この図の縦方向に延在しそれぞれがバイアス印加用の電極１７、１８を備えている２本のビットライン１３（ＢＬ１）、１４（ＢＬ２）と、図中の横方向に延在する１本のワードライン１５（ＷＬ１）とが交差する領域に設けられている。この単一セル１０は２ビットの多値セルであり、符号１１および１２で示した２つの電荷蓄積領域を備えている。なお、符号１６（ＷＬ２）で示したワードラインは、単一セル１０の図中下方に隣接して設けられている不図示の単一セルに接続されている。
図１（ａ）を参照すると、破線で囲んだ領域が単一セル１０の領域である。この単一セル１０は、この図の縦方向に延在しそれぞれがバイアス印加用の電極１７、１８を備えている２本のビットライン１３（ＢＬ１）、１４（ＢＬ２）と、図中の横方向に延在する１本のワードライン１５（ＷＬ１）とが交差する領域に設けられている。この単一セル１０は２ビットの多値セルであり、符号１１および１２で示した２つの電荷蓄積領域を備えている。なお、符号１６（ＷＬ２）で示したワードラインは、単一セル１０の図中下方に隣接して設けられている不図示の単一セルに接続されている。
図１（ｂ）を参照すると、ビットライン１３、１４上にはゲート絶縁膜１９としてのＯＮＯ膜が設けられている。このＯＮＯ膜は、下側のシリコン酸化膜２０、シリコン窒化膜２１、および上側のシリコン酸化膜２２が順次積層された３層からなり、その上にワードライン１５が形成されている。シリコン窒化膜２１のビットライン１３、１４近傍領域は、印加されたバイアスに応じて電荷を保持したり放出したりするための電荷蓄積領域１１、１２とされ、互いに鏡面対称の位置関係にある。すなわち、この電荷蓄積領域の構造はミラービット構造となっている。なお、図１（ｃ）に示されているように、ワードライン１５とゲート絶縁膜１９の側壁にはサイドウォール２３が設けられている。
図２は、図１で示したＳＯＮＯＳ構造不揮発性メモリに電荷が保持された状態を説明するための図で、図２（ａ）〜（ｄ）のそれぞれは、図１（ａ）のＡ−Ａ´に沿う断面概略図である。上述したように、単一セル１０には２つの電荷蓄積領域１１、１２が設けられているから、これらの各電荷蓄積領域に電荷が蓄積されている状態（これを「０」で表す）と電荷が蓄積されていない空の状態（これを「１」で表す）との組み合わせにより、４つの電荷保持状態（記憶状態）が起こり得る。具体的には、図２（ａ）は電荷蓄積領域１１および１２の何れにも電荷が蓄積されていない状態（１１）、図２（ｂ）は電荷蓄積領域１２には電荷が蓄積されているが電荷蓄積領域１１には電荷が蓄積されていない状態（１０）、図２（ｃ）は電荷蓄積領域１１には電荷が蓄積されているが電荷蓄積領域１２には電荷が蓄積されていない状態（０１）、そして図２（ｄ）は電荷蓄積領域１１と１２の両方に電荷が蓄積されている状態（００）を示している。
Boaz Eitan et. al, Electron Device Letters, Vol.21, No.11, p543 (2000).
近年の不揮発性メモリにおいて、そのメモリ容量を増大させることが最も重要な課題の１つとされているが、非特許文献１に報告されている従来構造のＳＯＮＯＳ構造不揮発性メモリは２ビット／セルの記憶容量を有してはいるものの、更なるメモリ容量の増大要求に応えるためには微細化技術により単位セル面積を縮小させる以外には手段がないというのが実情である。
ところが、セル面積を縮小するために微細化技術を用いてメモリを製造することとすると、微細化に伴うプロセス上の技術的問題を回避するための新たな技術開発が求められたり製造コストが上昇したりするという問題が生じる。このため、単一セルの面積を縮小させることなく単位セルあたりの記憶容量を増加させることを可能とする技術が求められることとなる。
本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、単一セルの面積を縮小させることなく単位セルあたりの記憶容量を増大させることを可能とする不揮発性メモリ及びその制御方法を提供することを目的とする。
かかる目的を達成するために本発明は、第１の酸化膜と窒化膜と第２の酸化膜とを半導体基板上に順次積層させたＯＮＯ膜を備えるゲート絶縁膜と、メモリセルのゲート電極の両サイドに設けられた制御電極とを有する構成としている。このように本発明は、メモリセルのゲート電極の両サイドに制御電極を設け、選択した制御電極とゲート電極とに電圧を供給することで、窒化膜内の複数の領域に電荷を独立して蓄積させることが可能となる。
上記不揮発性メモリにおいて、前記制御電極に挟まれた前記窒化膜内の電荷蓄積領域は、動作上４つの領域に分割されている。この構成により、単一セルあたりの記憶容量を増大させることができる。
上記不揮発性メモリにおいて、前記制御電極間に形成されるチャネルは、前記ゲート電極の幅の１／２未満の幅を有する。この構成により、窒化膜内の複数の領域に電荷を独立して蓄積させる制御が実現される。
上記不揮発性メモリにおいて、各メモリセルは、前記ゲート電極下に４つの電荷蓄積領域を備え、該４つの電荷蓄積領域は、それぞれローとコラムとに配置されている構成とすることができる。従って、アドレスの切り換えによって電荷を保持させる電荷蓄積領域を選択することができる。
上記不揮発性メモリにおいて、複数の前記メモリセルは第１の方向と第２の方向とに周期的に配列され、前記第１の方向と前記第２の方向には、ワード線とビット線がそれぞれ配置され、前記ワード線は、前記複数のメモリセルのゲート電極として前記第１の方向に配置され、前記ビット線は、前記複数のメモリセルのソース・ドレインとして前記第２の方向に配置されているとよい。従って、半導体基板に作られる単位面積あたりのメモリセルの個数を増やすことができる。
上記不揮発性メモリにおいて、前記ビット線は、前記半導体基板に埋設されているとよい。ビット線を設けるためのスペースを半導体基板上に設ける必要がないので、メモリセルの個数を増やしたり他の部材を配置することもできる。
上記不揮発性メモリにおいて、前記制御電極のそれぞれは、隣接する２つのワード線と、隣接する２つのビット線とに挟まれた領域に設けられているとよい。従って、電荷蓄積領域に選択的に電荷を蓄積するためのチャネル領域や蓄積領域の形成が容易になる。
上記不揮発性メモリにおいて、前記制御電極は、ローとコラムとに割り付けられているとよい。書き込みや読み出しのために必要な制御電極を選択することができる。
上記不揮発性メモリにおいて、前記ゲート電極と前記制御電極には、チャネル幅が前記ゲート電極幅の１／２未満となる電圧が印加されるとよい。
上記不揮発性メモリにおいて、前記ゲート電極に閾値以上の電圧が印加されて前記ゲート絶縁膜直下の前記半導体基板領域がチャネル領域とされ、かつ前記制御電極の一方に制御電圧が印加されて該一方の制御電極近傍の前記半導体基板領域が蓄積領域とされ、該蓄積領域と前記チャネル領域との間に形成される空乏領域の広がりにより前記チャネル幅が制御されるとよい。従って、窒化膜内の複数の電荷蓄積領域に選択的に電荷を蓄積させることができる。
上記不揮発性メモリにおいて、前記メモリセルのソースとドレインのバイアス条件を交互に反転させて書き込み動作と読み込み動作とが実行されるとよい。メモリセルのソースとドレインのバイアス条件を交互に反転させることで、メモリセルへの書き込みと読み出しとを実行することができる。
上記不揮発性メモリにおいて、前記ゲート電極は、ポリシリコンであるとよい。
また、上記不揮発性メモリにおいて、前記半導体基板の伝導型はｐ型であり、前記ゲート電極には正電位、前記制御電極には負電位のバイアスが印加されるとよい。従って、半導体基板の伝導型に従ってゲート電極と制御電極に印加するバイアスを調整することで、所望の電荷蓄積領域を選択し、選択された電荷蓄積領域に電荷の蓄積や読み出しを行なうことができる。
上記不揮発性メモリにおいて、前記半導体基板の伝導型はｎ型であり、前記ゲート電極には負電位、前記制御電極には正電位のバイアスが印加されるとよい。従って、半導体基板の伝導型に従ってゲート電極と制御電極に印加するバイアスを調整することで、所望の電荷蓄積領域を選択し、選択された電荷蓄積領域に電荷の蓄積や読み出しを行なうことができる。
本発明の不揮発性メモリの制御方法は、半導体基板上のＯＮＯ膜を有する不揮発性メモリを制御する方法であって、複数のメモリセルに共通に接続されたゲート電極に電圧を印加するステップと、前記ゲート電極を挟んで設けられた２つの制御電極のうちの一方に別の電圧を供給するステップとを有し、前記ゲート電極下であって前記２つの制御電極に挟まれた領域にある前記ＯＮＯ膜の窒化膜に４つの電荷蓄積領域が形成されるものである。選択した制御電極とゲート電極とに電圧を供給することで、窒化膜内の複数の電荷蓄積領域に電荷を独立して蓄積させることが可能となる。
上記不揮発性メモリの制御方法において、前記ゲート電極に供給する電圧は正電圧であり、前記制御電極に供給する電圧は負電圧であるとよい。
上記不揮発性メモリの制御方法において、前記ゲート電極に供給する電圧は負電圧であり、前記制御電極に供給する電圧は正電圧であるとよい。
本発明では、従来の構造ではワードライン下に設けられるＯＮＯ膜（の窒化膜）のソース／ドレイン近傍の２つの領域を電荷蓄積領域としていたのに対して、これら２つの電荷蓄積領域のそれぞれをさらに２つの領域に分割して総計４つの電荷蓄積領域を設けることとしたので、単一セルの面積を縮小することなくＳＯＮＯＳ型不揮発性メモリの単位セルあたりの記憶容量を従来の４倍（４ビット／セル）に増大させることを可能とする多値化技術を提供することが可能となる。
以下に、図面を参照して、本発明を実施するための形態について説明する。
本発明においては、単一セル当たりの記憶容量を増加させるために、従来の構造ではワードライン下に設けられるＯＮＯ膜（の窒化膜）のソース／ドレイン近傍の２つの領域を電荷蓄積領域としていたのに対して、これら２つの電荷蓄積領域のそれぞれをさらに２つの領域に分割して総計４つの電荷蓄積領域を設けることとした。したがって、各単一セルは４ビット／セルのＳＯＮＯＳ型不揮発性メモリとなり、１６種類の電荷保持形態（記憶状態）が可能となって単位セルあたりの記憶容量を従来の４倍に増大させることができる。
本発明においては、単一セル当たりの記憶容量を増加させるために、従来の構造ではワードライン下に設けられるＯＮＯ膜（の窒化膜）のソース／ドレイン近傍の２つの領域を電荷蓄積領域としていたのに対して、これら２つの電荷蓄積領域のそれぞれをさらに２つの領域に分割して総計４つの電荷蓄積領域を設けることとした。したがって、各単一セルは４ビット／セルのＳＯＮＯＳ型不揮発性メモリとなり、１６種類の電荷保持形態（記憶状態）が可能となって単位セルあたりの記憶容量を従来の４倍に増大させることができる。
図３は、本発明の多値化のコンセプトを説明するための図で、各メモリセルに設けられる電荷蓄積領域の配置の様子を説明する平面概略図である。破線で囲んだ領域が単一セル１００の領域に相当し、図中には４つの単一セルが描かれている。この単一セル１００は、この図の縦方向に延在しそれぞれが電極１０７、１０８を備えている２本のビットライ１０５、１０６と、電極１０９を備え横方向に延在する１本のワードライン１１０とが交差する領域に設けられている。なお、この単一セル１００のゲート絶縁膜もＯＮＯ膜で形成されており、このゲート絶縁膜とワードライン１１０の側壁にはサイドウォールが設けられている。
単一セル１００は４ビットの多値セルであり、符号１０１、１０２、１０３および１０４で示した４つの電荷蓄積領域を備えている。また、ワードラインとビットラインとで囲まれた領域には、後に詳述する要領でバイアスを印加してワードライン１１０直下の半導体基板表面領域に形成されるチャネル幅を制御するための２つのプラグ状制御電極１１１、１１２が設けられている。具体的には、これらのプラグ状制御電極１１１および１１２ならびにワードライン１１０に適当なバイアスが印加され、バイアス印加した制御電極の位置に対応するワードライン１１０直下の半導体基板表面領域が蓄積状態にされたり空乏状態にされたりすることでチャネル幅が制御され、このチャネル幅制御により４つの電荷蓄積領域のそれぞれの電荷保持状態が制御されることとなる。
図４は、プラグ状制御電極にバイアスが印加された際にワードライン直下の半導体基板表面領域が蓄積状態となる様子を説明するための図である。ここで、図４（ａ）は２つの隣接するセルおよびその近傍の平面概略図であり、図４（ｂ）は図４（ａ）中のＡ−Ａ´線に沿う単一セルの断面概略図である。また、図４（ｃ）は図４（ａ）中のＢ−Ｂ´線に沿う断面概略図で、左図は何れのプラグ状制御電極１１１、１１２にもバイアスを印加していない状態、右図は一方のプラグ状制御電極１１２にバイアスを印加した状態を示している。
ビットラインとワードラインに囲まれた領域に新たに設けられた２つのプラグ状の制御電極１１１、１１２の一方（図では１１２）に適当なバイアスを印加すると、バイアス印加したプラグ状制御電極側の半導体基板表面領域が蓄積（accumulation）状態となり、その蓄積領域はバイアス印加したプラグ状制御電極１１２の両サイドに設けられている、ワードライン１１０に接続されている単一セル１００とワードライン１１０´に接続されている単一セル１００´とが設けられた基板表面の一部領域にまで広がる。（図４（ｃ）右図）。なお、図４（ａ）中に示した矩形は、この蓄積領域を概念的に説明するためのものである。
ここで、印加されるバイアスの正負およびその大きさは用いる基板の伝導型および比抵抗率で決まるが、このバイアスの大きさは、後述するゲート電極への印加電圧と消去時のセルの閾値電圧との差電圧以上が必要である。また、バイアスの正負は、半導体基板の伝導型がｐ型であれば負電圧、ｎ型であれば正電圧となる。なお、特に断らない限り、半導体基板の伝導型をｐ型と仮定する。したがって、この図において半導体基板表面の上記領域を蓄積状態とすべく印加されるバイアスの正負は負となる。
なお、この不揮発性メモリもＳＯＮＯＳ型であるから、ビットライン上に設けられるゲート絶縁膜１９は、シリコン酸化膜２０、シリコン窒化膜２１、およびシリコン酸化膜２２が順次積層された３層からなるＯＮＯ膜とされる。また、ワードラインとゲート絶縁膜の側壁にはサイドウォール２３が設けられている。
図５および図６は、ワードラインにバイアスが印加されることによりチャンネルの位置と幅が変化する様子を説明するための図で、各図において図（ａ）は２つの隣接するセルおよびその近傍の平面概略図、図（ｂ）は図（ａ）中のＣ−Ｃ´線もしくはＤ−Ｄ´線に沿う単一セルの断面概略図、そして図（ｃ）は図（ａ）中のＢ−Ｂ´線に沿う断面概略図である。
図５および図６は、ワードラインにバイアスが印加されることによりチャンネルの位置と幅が変化する様子を説明するための図で、各図において図（ａ）は２つの隣接するセルおよびその近傍の平面概略図、図（ｂ）は図（ａ）中のＣ−Ｃ´線もしくはＤ−Ｄ´線に沿う単一セルの断面概略図、そして図（ｃ）は図（ａ）中のＢ−Ｂ´線に沿う断面概略図である。
先ず、図５を参照すると、プラグ状制御電極１１２にバイアス印加することにより図４（ｃ）の右図のように蓄積状態が形成されている状態でワードライン１１０（すなわちゲート電極）に閾値以上の電圧Ｖｇ（ここでは正電圧）を印加すると、ワードライン１１０直下のプラグ状制御電極１１２近傍の半導体基板表面に形成された蓄積領域のワードライン１１０側の側面には空乏（depletion）領域が形成され、プラグ状制御電極１１２とは反対側のワードライン１１０直下の半導体表面の無バイアス制御電極１１１側の領域に選択的にチャネル（channel）が形成される。
このようにして形成されるチャネルの幅は、制御電極に印加される負電圧およびワードラインに印加される正電圧の大きさによって変化することとなるが、本発明においてはこのチャネル幅がセル幅の１／２未満となるようなバイアス設定がなされる。このような幅のチャネルが形成されると、ビットライン１０５からは電荷蓄積領域１０１に、ビットライン１０６からは電荷蓄積領域１０４に、それぞれ独立して電荷の注入が可能となる。
次に、図６を参照すると、プラグ状制御電極１１１にバイアス印加することによりこのプラグ状制御電極１１１の直下の半導体基板表面領域に蓄積状態が形成されている。この状態でワードライン１１０（ゲート電極）に閾値以上の電圧Ｖｇ（ここでも正電圧）を印加すると、ワードライン１１０直下のプラグ状制御電極１１１近傍の半導体基板表面に形成された蓄積領域のワードライン１１０側の側面に空乏（depletion）領域が形成され、プラグ状制御電極１１１とは反対側のワードライン１１０直下の半導体表面の無バイアス制御電極１１２側の領域に選択的にチャネル（channel）が形成される。このようにして形成されるチャネルの幅もまた、セル幅の１／２未満となるようなバイアス設定がなされる。このような幅のチャネルが形成されると、ビットライン１０５からは電荷蓄積領域１０２に、ビットライン１０６からは電荷蓄積領域１０３に、それぞれ独立して電荷の注入が可能となる。
このように、本発明によれば、ワードライン下に設けられているゲート絶縁膜の窒化膜の独立した４つの領域に電荷を分離して蓄積することが可能で、単一セルのビット数を４とする多値化が実現できる。
図７は、一方の制御電極のみにバイアス印加した場合のチャネル幅のゲート電圧依存性を説明するための図で、図７（ａ）に示すように、２つの制御電極の一方（電極１）のみがバイアス印加された状態でゲート電極に閾値Ｖｔｈよりも大きなバイアスＶｇが印加されている。図７（ｂ）には、バイアス印加した制御電極の中心からの距離（サイドゲートからの距離）をｘとしたときのシリコン基板表面のポテンシャル分布を示している。この図に示されているように、ポテンシャル曲線は印加されたゲート電圧Ｖｇに応じて変化し、このポテンシャル曲線の変化に伴って、蓄積領域、空乏領域、および反転領域（チャネル）の広がりが変化することとなる。既に説明したように、本発明では、チャネルの幅をワードライン幅の１／２未満となる大きさのゲート電圧Ｖｇが印加されるから、図中に実線で示したポテンシャル曲線に対応するゲート電圧Ｖｇ以上の大きさのバイアスを印加することとなる。
図８乃至１１は、プラグ状制御電極１１１、１１２へのバイアス印加の有無（ＯＮ／ＯＦＦ）と本発明の４ビットセルにおいて実現される１６の電荷保持状態との関係を纏めた断面概略図で、これらの図において、Ｂ−Ｂ´、Ｃ−Ｃ´、およびＤ−Ｄ´とは図５および図６に示したラインを意味し、その線に沿う断面図が図示されている。なお、これらの図では、２つの制御電極をサイドコンタクトＡおよびＢで、ワードラインをＷＬで、２本のビットラインをＢＬ１およびＢＬ２で示した。これらの図において、状態（ａｂｃｄ）は上述した電荷蓄積領域１０１、１０４、１０２、および１０３の各状態がａ、ｂ、ｃ、およびｄであることを意味し、例えば（１１１０）とは、電荷蓄積領域１０１、１０４、および１０２が空（状態「１」）であり、電荷蓄積領域１０３にのみ電荷が保持されている状態（状態「０」）を示している。
以下に、実施例により本発明をより詳細に説明する。
［製造プロセス１］
図１２乃至図１４は、上述したプラグ状制御電極を備えた本発明のＳＯＮＯＳ型不揮発性メモリの製造プロセスの例について説明するための図である。先ず、ｐ型のシリコン基板上に、膜厚７．８ｎｍのシリコン酸化膜２０と、膜厚８．５ｎｍのシリコン窒化膜２１と、膜厚１０ｎｍのシリコン酸化膜２２とを順次積層させたＯＮＯ構造の絶縁膜１９を形成し、この上に、燐ドープされたポリシリコン膜（膜厚１２０ｎｍ）を成膜する（図１２（ａ））。
［製造プロセス１］
図１２乃至図１４は、上述したプラグ状制御電極を備えた本発明のＳＯＮＯＳ型不揮発性メモリの製造プロセスの例について説明するための図である。先ず、ｐ型のシリコン基板上に、膜厚７．８ｎｍのシリコン酸化膜２０と、膜厚８．５ｎｍのシリコン窒化膜２１と、膜厚１０ｎｍのシリコン酸化膜２２とを順次積層させたＯＮＯ構造の絶縁膜１９を形成し、この上に、燐ドープされたポリシリコン膜（膜厚１２０ｎｍ）を成膜する（図１２（ａ））。
これに続いて、フォトリソグラフィ技術とエッチング技術により、ポリシリコン膜をパターニングしてワードライン１１０を形成し（図１２（ｂ））、更に、フォトリソグラフィ技術とイオン注入技術によりシリコン基板表面に砒素をイオン注入してビットライン１０５、１０６を形成する（図１２（ｃ））。なお、このときのイオン注入条件は、例えば、注入エネルギ７０ＫｅＶ、イオン打ち込み濃度２×１０１５ｃｍ−３などとする。
次に、ワードライン１１０直下のＯＮＯ膜以外のＯＮＯ構造の絶縁膜を除去するとともに、ワードライン１１０およびＯＮＯ膜１９の側壁にサイドウォール２３を形成する（図１２（ｄ））。このサイドウォール形成は、例えば、膜厚２０ｎｍのシリコン窒化膜１１３と膜厚９０ｎｍのシリコン酸化膜１１４を順次成膜し、この２層膜をエッチバックすることで実行する。
このようなプロセス終了後には、図１４に平面概略図を示したようなレイアウトが得られることとなり、この図中に破線で示した領域にプラグ状制御電極が形成されることになる。以降では、図１４中にＥ−Ｅ´で示したラインに沿う断面概略図である図１３を用いて、プラグ状制御電極形成およびそれ以後のプロセスを説明する。
先ず、例えば膜厚１５００ｎｍ程度のＢＰＳＧ（Boro-Phospho Silicated Glass）膜などの層間絶縁膜１１５を基板全面に堆積し（図１３（ａ））、フォトリソグラフィ技術とエッチング技術とにより、ワードライン（ＷＬ１〜３で示す）の側壁間およびワイドライン上にコンタクトホールを形成する（図１３（ｂ））。ここで、ワイドライン上に形成されるコンタクトホール（コンタクトホールＣ）の底部はワードラインの上面に達し、ワードラインの側壁間に形成されるコンタクトホール（コンタクトホールＢ）の底部はサイドウォール形成時に成長させたシリコン窒化膜１１３の一部が残存してエッチングストップ層として作用するシリコン窒化膜１１３の上面に達し、さらにコンタクトホールＢに隣接し且つ隣接するワードラインの側壁がない領域に形成されるコンタクトホール（コンタクトホールＡ）の底部はシリコン基板表面に達する。つまり、コンタクトホールＡ〜Ｃの３種類のコンタクトホールが同時に形成されることとなる。
コンタクトホールの形成に続き、例えばＴｉＮ膜（膜厚１５ｎｍ）／Ｔｉ膜（膜厚４０ｎｍ）の２層構造のバリアメタルと、このバリアメタルの上にＣＶＤ成膜したタングステン膜（膜厚４００ｎｍ）の積層膜１１６を設け（図１３（ｃ））、ＣＭＰによってタングステン膜のポリッシングを行った後にＡｌ配線１１７を形成して各コンタクトホールへの電極形成が終了する（図１３（ｄ））。ここで、コンタクトホールＣに埋め込まれた電極はワードラインコンタクトとなり、コンタクトホールＢに埋め込まれた電極はプラグ状制御電極となり、コンタクトホールＣに埋め込まれた電極は基板コンタクトとなる。
このようにして、プラグ状制御電極を備えた本発明のＳＯＮＯＳ型不揮発性メモリが得られる。
［製造プロセス２］
図１５乃至図１７は、本発明のＳＯＮＯＳ型不揮発性メモリの製造プロセスの第２の例について説明するための図である。先ず、ｐ型のシリコン基板上に、膜厚７．８ｎｍのシリコン酸化膜２０と、膜厚８．５ｎｍのシリコン窒化膜２１と、膜厚１０ｎｍのシリコン酸化膜２２とを順次積層させたＯＮＯ構造の絶縁膜１９を形成し、この上に、燐ドープされたポリシリコン膜（膜厚１２０ｎｍ）を成膜する（図１５（ａ））。
図１５乃至図１７は、本発明のＳＯＮＯＳ型不揮発性メモリの製造プロセスの第２の例について説明するための図である。先ず、ｐ型のシリコン基板上に、膜厚７．８ｎｍのシリコン酸化膜２０と、膜厚８．５ｎｍのシリコン窒化膜２１と、膜厚１０ｎｍのシリコン酸化膜２２とを順次積層させたＯＮＯ構造の絶縁膜１９を形成し、この上に、燐ドープされたポリシリコン膜（膜厚１２０ｎｍ）を成膜する（図１５（ａ））。
これに続いて、フォトリソグラフィ技術とエッチング技術により、ポリシリコン膜をパターニングしてワードライン１１０を形成し（図１５（ｂ））、更に、フォトリソグラフィ技術とイオン注入技術によりシリコン基板表面に砒素をイオン注入してビットライン１０５、１０６を形成する（図１５（ｃ））。なお、このときのイオン注入条件もまた、例えば、注入エネルギ７０ＫｅＶ、イオン打ち込み濃度２×１０１５ｃｍ−３などとされる。
次に、ワードライン直下のＯＮＯ膜以外のＯＮＯ構造の絶縁膜を除去するとともに、ワードラインおよびＯＮＯ膜の側壁にサイドウォール２３を形成する（図１５（ｄ））。このサイドウォール形成は、例えば、膜厚２０ｎｍのシリコン窒化膜と膜厚９０ｎｍのシリコン酸化膜を順次成膜し、シリコン酸化膜をエッチバックすることで実行する。
図１５に示した一連のプロセス終了後には、図１７に平面概略図を示したようなレイアウトが得られることとなり、この図中に破線で示した領域にプラグ状制御電極が形成されることになる。以降では、図１７中にＦ−Ｆ´で示したラインに沿う断面概略図である図１６を用いて、プラグ状制御電極形成およびそれ以後のプロセスを説明する。
先ず、フォトリソグラフィ技術によってサイドゲートを形成するコアセル部分以外の領域をフォトレジスト１１８で被覆する（図１６（ａ））。これに続いて、シリコン窒化膜１１３をエッチングストップ膜として用いることとして、フォトレジスト１１８で被覆されていない領域の酸化膜１１４をエッチングし（図１６（ｂ））、不要となったフォトレジスト１１８を除去して、サイドウォール２３で被覆されていないビットライン上にサイドゲート電極を形成する（図１６（ｃ））。このサイドゲート電極の形成は、例えば、ポリシリコン、あるいはタングステンに代表される高融点金属、もしくはタングステンシサイドのような高融点金属のシリサイド膜を、厚み２００ｎｍ程度で基板全面に成膜し、これをエッチバックすることで実行することが可能である。
さらに、例えば膜厚１５００ｎｍ程度のＢＰＳＧなどの層間絶縁膜１１５を形成して、これにフォトリソグラフィ技術とエッチング技術とによりコンタクトホールを形成する。このコンタクトホールの形成に続き、例えばＴｉＮ膜（膜厚１５ｎｍ）／Ｔｉ膜（膜厚４０ｎｍ）の２層構造のバリアメタルと、このバリアメタルの上にＣＶＤ成膜したタングステン膜（膜厚４００ｎｍ）の積層膜１１６を設け、ＣＭＰによってタングステン膜のポリッシングを行った後にＡｌ配線１１７を形成する（図１６（ｄ））。
このようにして、プラグ状制御電極を備えた本発明のＳＯＮＯＳ型不揮発性メモリが得られる。
［書き込み動作］
次に本発明のＳＯＮＯＳ型不揮発性メモリの書き込み動作について説明する。
図１８は本発明のＳＯＮＯＳ型不揮発性メモリの書き込み動作を説明するための図で、左図は２つの隣接するセルおよびその近傍の平面概略図、右図は左図中のＢ−Ｂ´線に沿う単一セルの断面概略図である。
次に本発明のＳＯＮＯＳ型不揮発性メモリの書き込み動作について説明する。
図１８は本発明のＳＯＮＯＳ型不揮発性メモリの書き込み動作を説明するための図で、左図は２つの隣接するセルおよびその近傍の平面概略図、右図は左図中のＢ−Ｂ´線に沿う単一セルの断面概略図である。
図１８（ａ）は、全ビット消去後におけるメモリセルの状態を示している。この状態でのメモリセルの閾値電圧Ｖｔｈは、例えば、１．５Ｖとする。単一セルの両サイドに設けられている２つのプラグ状制御電極のうちの一方のプラグ状制御電極１１２には、動作時にワードライン幅の半分領域のシリコン基板表面が空乏化するように制御された電圧Ｖｓｇが印加される。例えば、約−４Ｖの電圧を印加し、他方のプラグ状制御電極１１１はゼロボルトとなるように接地する。さらに、ゲート電極に閾値以上の電圧Ｖｇ（例えば２Ｖ）のバイアス印加を行うと、プラグ状制御電極１１２の反対側のワードラインＷＬ１直下にチャネルが形成される（図１８（ａ）右図）。
この状態で、ビットライン１０５をグランドに接地し、ビットライン１０６に例えば１Ｖの電圧を印加すると、ビットライン１０６近傍で発生したホットエレクトロンが電荷蓄積領域１０４のシリコン窒化膜中に蓄積される。なお、ビットライン１０５とビットライン１０６の電圧印加条件を逆にすると、電荷蓄積領域１０１のシリコン窒化膜中に電荷を蓄積することができる。
これとは逆に、図１８（ｂ）に示すように、プラグ状制御電極１１１に例えば−４Ｖの電圧Ｖｓｇを印加し、プラグ状制御電極１１２をゼロボルトに接地する。更に、ゲート電圧Ｖｇを例えば２Ｖとして印加すると、プラグ状制御電極１１１の反対側のワードラインＷＬ１直下にチャネルが形成される（図１８（ｂ）右図）。この状態で、ビットライン１０５をグランドに接地し、ビットライン１０６に例えば１Ｖの電圧を印加すると、ビットライン１０６近傍で発生したホットエレクトロンが電荷蓄積領域１０３のシリコン窒化膜中に蓄積される。なお、ビットライン１０５とビットライン１０６の電圧印加条件を逆にすると、電荷蓄積領域１０２のシリコン窒化膜中に電荷を蓄積することができる。
図１９に示す単一セル１００の電荷蓄積領域Ａ，Ｂ，Ｃ，Ｄに順に書き込みを行なう時のタイミングチャートを図２０に示す。
まず、プラグ状制御電極１１２に例えば−４Ｖの電圧Ｖｓｇを印加し、プラグ状制御電極１１１をゼロボルトに接地してゲート電極に閾値以上の電圧Ｖｇ（例えば２Ｖ）のバイアスを印加する。この状態でワードラインＷＬ１を選択して、ビットライン１０６をグランドに接地し、ビットライン１０５に例えば１Ｖの電圧を印加すると、領域Ａに電荷が蓄積される。また、プラグ状制御電極１１１、１１２、ゲート電極、ワードラインＷＬ１の電気的状態はそのままで、ビットライン１０６に１Ｖの電圧を印加し、ビットライン１０５をグランドに接地すると、領域Ｂに電荷が蓄積される。
まず、プラグ状制御電極１１２に例えば−４Ｖの電圧Ｖｓｇを印加し、プラグ状制御電極１１１をゼロボルトに接地してゲート電極に閾値以上の電圧Ｖｇ（例えば２Ｖ）のバイアスを印加する。この状態でワードラインＷＬ１を選択して、ビットライン１０６をグランドに接地し、ビットライン１０５に例えば１Ｖの電圧を印加すると、領域Ａに電荷が蓄積される。また、プラグ状制御電極１１１、１１２、ゲート電極、ワードラインＷＬ１の電気的状態はそのままで、ビットライン１０６に１Ｖの電圧を印加し、ビットライン１０５をグランドに接地すると、領域Ｂに電荷が蓄積される。
今度は、プラグ状制御電極１１１に例えば−４Ｖの電圧Ｖｓｇを印加し、プラグ状制御電極１１２をゼロボルトに接地してゲート電極に閾値以上の電圧Ｖｇ（例えば２Ｖ）のバイアスを印加する。この状態でワードラインＷＬ１を選択して、ビットライン１０６をグランドに接地し、ビットライン１０５に例えば１Ｖの電圧を印加すると、領域Ｃに電荷が蓄積される。また、プラグ状制御電極１１１、１１２、ゲート電極、ワードラインＷＬ１の電気的状態はそのままで、ビットライン１０６に１Ｖの電圧を印加し、ビットライン１０５をグランドに接地すると、領域Ｄに電荷が蓄積される。
［読み込み動作］
本発明のＳＯＮＯＳ型不揮発性メモリの読み込み動作について説明する。
図２１は本発明のＳＯＮＯＳ型不揮発性メモリの読み込み動作を説明するための図で、左図は２つの隣接するセルおよびその近傍の平面概略図、右図は左図中のＢ−Ｂ´線に沿う単一セルの断面概略図である。ここでは、消去時のメモリセルの閾値電圧Ｖｔｈを例えば１．５Ｖとし、書き込み後の閾値電圧Ｖｔｈ´を２．０Ｖとする。プラグ状制御電極１１２には動作時にワードライン幅の半分領域のシリコン基板表面が空乏化するように制御された電圧Ｖｓｇ（例えば、−４Ｖ）を印加し、プラグ状制御電極１１１をゼロボルトに接地する。更に、ゲート電極に例えば２．５Ｖの電圧Ｖｇを印加すると、プラグ状制御電極１１２の反対側のワードライン直下にチャネルを形成することができる（図２１（ａ））。
本発明のＳＯＮＯＳ型不揮発性メモリの読み込み動作について説明する。
図２１は本発明のＳＯＮＯＳ型不揮発性メモリの読み込み動作を説明するための図で、左図は２つの隣接するセルおよびその近傍の平面概略図、右図は左図中のＢ−Ｂ´線に沿う単一セルの断面概略図である。ここでは、消去時のメモリセルの閾値電圧Ｖｔｈを例えば１．５Ｖとし、書き込み後の閾値電圧Ｖｔｈ´を２．０Ｖとする。プラグ状制御電極１１２には動作時にワードライン幅の半分領域のシリコン基板表面が空乏化するように制御された電圧Ｖｓｇ（例えば、−４Ｖ）を印加し、プラグ状制御電極１１１をゼロボルトに接地する。更に、ゲート電極に例えば２．５Ｖの電圧Ｖｇを印加すると、プラグ状制御電極１１２の反対側のワードライン直下にチャネルを形成することができる（図２１（ａ））。
この状態で、ビットライン１０６をグランドに接地し、ビットライン１０５に例えば０．５Ｖの電圧を印加すると、ビットライン１０６近傍のシリコン窒化膜中に電荷が蓄積されている場合にはごく僅かなドレイン電流Ｉｄｓしか得ることができない。一方、ビットライン１０５とビットライン１０６への電圧印加条件を入れ替えた場合には、ビットライン１０５近傍の領域のシリコン窒化膜中に電荷が蓄積されていない場合には、所望の大きさのドレイン電流Ｉｄｓを得ることができる。このドレイン電流値の違いにより、プラグ状制御電極１１１近傍の電荷保持状態を読み取ることができる。
更に、プラグ状制御電極１１１に例えば−４Ｖの電圧Ｖｓｇを印加しプラグ状制御電極１１２をゼロボルトに接地した状態でゲート電極に例えば２．５Ｖの電圧Ｖｇを印加すると、プラグ状制御電極１１１と反対側のワードライン直下にチャネルが形成される。そして、上述したのと同様の手順にしたがって読み込み動作を行うことにより、プラグ状制御電極１１２近傍の電荷保持状態を知ることが可能である（図２１（ｂ））。
図１９に示す単一セル１００の電荷蓄積領域Ａ，Ｂ，Ｃ，Ｄから順にデータを読み出す時のタイミングチャートを図２２に示す。
まず、プラグ状制御電極１１２に例えば−４Ｖの電圧Ｖｓｇを印加し、プラグ状制御電極１１１をゼロボルトに接地してゲート電極に閾値以上の電圧Ｖｇ（例えば２．５Ｖ）のバイアスを印加する。この状態でワードラインＷＬ１を選択して、ビットライン１０５をグランドに接地し、ビットライン１０６に例えば０．５Ｖの電圧を印加すると、領域Ａの状態を読み出すことができる。また、ビットライン１０６をグランドに接地し、ビットライン１０５に０．５Ｖの電圧を印加すると、領域Ｂに蓄積された電荷を読み出すことができる。このとき、電荷が蓄積された電荷蓄積領域からは、ごく僅かなドレイン電流Ｉｄｓが得られ、電荷が蓄積されていない電荷蓄積領域からは所望の大きさのドレイン電流Ｉｄｓが得られる。図２２には、領域Ａ，Ｂ，Ｃ，Ｄのすべての電荷蓄積領域に電荷が蓄積されていない場合（１１１１）と、領域ＡとＤに電荷が蓄積されている時（０１１０）に流れるドレイン電流Ｉｄｓが示されている。
まず、プラグ状制御電極１１２に例えば−４Ｖの電圧Ｖｓｇを印加し、プラグ状制御電極１１１をゼロボルトに接地してゲート電極に閾値以上の電圧Ｖｇ（例えば２．５Ｖ）のバイアスを印加する。この状態でワードラインＷＬ１を選択して、ビットライン１０５をグランドに接地し、ビットライン１０６に例えば０．５Ｖの電圧を印加すると、領域Ａの状態を読み出すことができる。また、ビットライン１０６をグランドに接地し、ビットライン１０５に０．５Ｖの電圧を印加すると、領域Ｂに蓄積された電荷を読み出すことができる。このとき、電荷が蓄積された電荷蓄積領域からは、ごく僅かなドレイン電流Ｉｄｓが得られ、電荷が蓄積されていない電荷蓄積領域からは所望の大きさのドレイン電流Ｉｄｓが得られる。図２２には、領域Ａ，Ｂ，Ｃ，Ｄのすべての電荷蓄積領域に電荷が蓄積されていない場合（１１１１）と、領域ＡとＤに電荷が蓄積されている時（０１１０）に流れるドレイン電流Ｉｄｓが示されている。
同様にして、領域Ｃの読み出しを行なう場合には、プラグ状制御電極１１１に例えば−４Ｖの電圧Ｖｓｇを印加し、プラグ状制御電極１１２をゼロボルトに接地してゲート電極に閾値以上の電圧Ｖｇ（例えば２．５Ｖ）のバイアスを印加する。この状態でワードラインＷＬ１を選択して、ビットライン１０５をグランドに接地し、ビットライン１０６に例えば０．５Ｖの電圧を印加すると、領域Ｃの状態を読み出すことができる。さらに、ビットライン１０６をグランドに接地し、ビットライン１０５に０．５Ｖの電圧を印加すると、領域Ｄの状態を読み出すことができる。
以上説明したように、本発明によれば、セル面積を広げることなく単位セルあたりの記憶容量を従来の４倍（４ビット／セル）に増大させることを可能とする多値化技術を提供することができる。
図２３に、本発明のＳＯＮＯＳ構造不揮発性メモリにデータの書き込み、読み出しを行なう回路構成を示す。メモリセル部３０には、上述した４ビットの単位セルが周期的に多数行列配置されている。メモリセル部３０の周囲には、行デコーダ３１、列デコーダ３２、センスアンプ３４、アドレスレジスタ３３、入出力バッファ３５、読み出し電圧発生／制御回路３７、書き込み電圧発生／制御回路３８、消去電圧発生／制御回路３９、サイドゲート電圧発生／制御回路４０、コマンドレジスタ３６などが設けられている。
外部入力されたコマンドは、コマンドレジスタ３６に蓄積され、入力されたコマンドに該当する電圧発生／制御回路３７〜４０を起動させる。また、書き込み、読み出し、消去を行なうメモリセルのアドレスがアドレスレジスタ３３から列デコーダ３２、行デコーダ３１に供給される。このアドレスを行デコーダ３１と列デコーダ３２とで特定してデータの書き込み、読み出し、消去が行なわれる。なお、図２４にサイドゲート電圧発生回路４０、すなわちプラグ状制御電極１１１、１１２に電圧Ｖｓｇを供給する回路の構成を示す。図２４（ａ）に示す回路に、図２４（ｂ）に示すタイミングで電圧Ｆ１，Ｆ２，Ｆ３，Ｆ４を供給することで、負電圧Ｖｓｇを発生する。
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
Claims (17)
- 第１の酸化膜と窒化膜と第２の酸化膜とを半導体基板上に順次積層させたＯＮＯ膜を備えるゲート絶縁膜と、
メモリセルのゲート電極の両サイドに設けられた制御電極とを有する不揮発性メモリ。 - 前記制御電極に挟まれた前記窒化膜内の電荷蓄積領域は、動作上４つの領域に分割されている請求項１記載の不揮発性メモリ。
- 前記制御電極間に形成されるチャネルは、前記ゲート電極の幅の１／２未満の幅を有する請求項１又は２記載の不揮発性メモリ。
- 各メモリセルは、前記ゲート電極下に４つの電荷蓄積領域を備え、該４つの電荷蓄積領域はそれぞれローとコラムとに配置されている請求項１記載の不揮発性メモリ。
- 複数の前記メモリセルは第１の方向と第２の方向とに周期的に配列され、
前記第１の方向と前記第２の方向には、ワード線とビット線がそれぞれ配置され、
前記ワード線は、前記複数のメモリセルのゲート電極として前記第１の方向に配置され、前記ビット線は、前記複数のメモリセルのソース・ドレインとして前記第２の方向に配置されている請求項１から４のいずれか１項記載の不揮発性メモリ。 - 前記ビット線は、前記半導体基板に埋設されている請求項１から５のいずれか１項記載の不揮発性メモリ。
- 前記制御電極のそれぞれは、隣接する２つのワード線と、隣接する２つのビット線とに挟まれた領域に設けられている請求項１から４のいずれか１項記載の不揮発性メモリ。
- 前記制御電極は、ローとコラムとに割り付けられている請求項１から４のいずれか１項記載の不揮発性メモリ。
- 前記ゲート電極と前記制御電極には、チャネル幅が前記ゲート電極幅の１／２未満となる電圧が印加される請求項１記載の不揮発性メモリ。
- 前記ゲート電極に閾値以上の電圧が印加されて前記ゲート絶縁膜直下の前記半導体基板領域がチャネル領域とされ、かつ前記制御電極の一方に制御電圧が印加されて該一方の制御電極近傍の前記半導体基板領域が蓄積領域とされ、該蓄積領域と前記チャネル領域との間に形成される空乏領域の広がりにより前記チャネル幅が制御される請求項１記載の不揮発性メモリ。
- 前記メモリセルのソースとドレインのバイアス条件を交互に反転させて書き込み動作と読み込み動作とが実行される請求項５記載の不揮発性メモリ。
- 前記ゲート電極は、ポリシリコンである請求項１から５のいずれか１項記載の不揮発性メモリ。
- 前記半導体基板の伝導型はｐ型であり、前記ゲート電極には正電位、前記制御電極には負電位のバイアスが印加される請求項１から１１のいずれか１項記載の不揮発性メモリ。
- 前記半導体基板の伝導型はｎ型であり、前記ゲート電極には負電位、前記制御電極には正電位のバイアスが印加される請求項１から１１のいずれか１項記載の不揮発性メモリ。
- 半導体基板上のＯＮＯ膜を有する不揮発性メモリを制御する方法であって、
複数のメモリセルに共通に接続されたゲート電極に電圧を印加するステップと、
前記ゲート電極を挟んで設けられた２つの制御電極のうちの一方に別の電圧を供給するステップとを有し、
前記ゲート電極下であって前記２つの制御電極に挟まれた領域にある前記ＯＮＯ膜の窒化膜に４つの電荷蓄積領域が形成される不揮発性メモリの制御方法。 - 前記ゲート電極に供給する電圧は正電圧であり、前記制御電極に供給する電圧は負電圧である請求項１５記載の不揮発性メモリの制御方法。
- 前記ゲート電極に供給する電圧は負電圧であり、前記制御電極に供給する電圧は正電圧である請求項１５記載の不揮発性メモリの制御方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2005/001246 WO2006080081A1 (ja) | 2005-01-28 | 2005-01-28 | 不揮発性メモリ及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2006080081A1 true JPWO2006080081A1 (ja) | 2008-08-07 |
| JP4890435B2 JP4890435B2 (ja) | 2012-03-07 |
Family
ID=36740116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007500393A Expired - Fee Related JP4890435B2 (ja) | 2005-01-28 | 2005-01-28 | 不揮発性メモリ及びその制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7274592B2 (ja) |
| JP (1) | JP4890435B2 (ja) |
| WO (1) | WO2006080081A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070126052A1 (en) * | 2005-12-01 | 2007-06-07 | Winbond Electronics Corporation America | Method and apparatus for strapping the control gate and the bit line of a MONOS memory array |
| JP2008166443A (ja) * | 2006-12-27 | 2008-07-17 | Spansion Llc | 半導体装置およびその製造方法 |
| JP5998521B2 (ja) * | 2012-02-28 | 2016-09-28 | セイコーエプソン株式会社 | 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| TW353176B (en) * | 1996-09-20 | 1999-02-21 | Hitachi Ltd | A semiconductor device capable of holding signals independent of the pulse width of an external clock and a computer system including the semiconductor |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| JP4058219B2 (ja) | 1999-09-17 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP4904631B2 (ja) * | 2000-10-27 | 2012-03-28 | ソニー株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP4058232B2 (ja) * | 2000-11-29 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体装置及びｉｃカード |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
-
2005
- 2005-01-28 JP JP2007500393A patent/JP4890435B2/ja not_active Expired - Fee Related
- 2005-01-28 WO PCT/JP2005/001246 patent/WO2006080081A1/ja not_active Application Discontinuation
-
2006
- 2006-01-30 US US11/342,947 patent/US7274592B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20060267080A1 (en) | 2006-11-30 |
| JP4890435B2 (ja) | 2012-03-07 |
| US7274592B2 (en) | 2007-09-25 |
| WO2006080081A1 (ja) | 2006-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN114242731B (zh) | 布置在水平有源带中的多栅极nor闪存薄膜晶体管串 | |
| US7449747B2 (en) | Semiconductor memory device | |
| US8278700B2 (en) | Semiconductor device | |
| US7982256B2 (en) | Semiconductor memory device having DRAM cell mode and non-volatile memory cell mode and operation method thereof | |
| US7547941B2 (en) | NAND non-volatile two-bit memory and fabrication method | |
| KR20080058896A (ko) | 비휘발성 메모리 소자 및 그 동작 방법 | |
| US7778073B2 (en) | Integrated circuit having NAND memory cell strings | |
| KR20160101587A (ko) | 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법 | |
| US20040251488A1 (en) | Nonvolatile semiconductor memory device and method of reading out same | |
| KR101314328B1 (ko) | 비휘발성 메모리 소자 및 그 동작 방법 | |
| JP4902196B2 (ja) | 不揮発性半導体記憶装置 | |
| US20050173751A1 (en) | Semiconductor memory device | |
| KR20080051014A (ko) | 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법 | |
| US7006378B1 (en) | Array architecture and operation methods for a nonvolatile memory | |
| JP2967346B2 (ja) | 不揮発性メモリ装置の製造方法 | |
| JP4890435B2 (ja) | 不揮発性メモリ及びその制御方法 | |
| US7388253B2 (en) | Nonvolatile memory | |
| JP2002368140A (ja) | 不揮発性半導体メモリ装置 | |
| US5523969A (en) | Electrically erasable programmable non-volatile semiconductor memory device and method for manufacturing the same | |
| US20050056884A1 (en) | Semiconductor memory element, semiconductor device and control method thereof | |
| JP2003188287A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6392927B2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| US8013378B2 (en) | Memory device having additional selection transistors and main bit lines | |
| JPH0992739A (ja) | 不揮発性半導体メモリとその駆動方法及び製造方法 | |
| KR100244276B1 (ko) | 비휘발성 메모리 소자의 어레이 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100204 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100616 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100805 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111122 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |