KR20130119329A - 반도체 집적 회로와 그 제조 방법 - Google Patents

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Abstract

단채널 효과를 억제할 수 있어, 열전자 주입이 없고, 얕은 접합의 형성이 필요 없게 되고, 또한 셀간 간섭이 없는 신규한 세로형 M0S 트랜지스터를 이용한 반도체 집적 회로 및 그 제조 방법을 제공한다. 반도체 집적 회로에서의 메모리 셀(1)이, 채널이 되는 반도체 기둥(2); 반도체 기둥(2)의 외주에 터널 절연층(6)을 사이에 두고 반도체 기둥(2)을 둘러싸는 형태로 피복하는 부유 게이트(5); 및 반도체 기둥(2)의 외주에 절연층(8)을 사이에 두고 반도체 기둥을 둘러싸는 형태로 피복하는 동시에 부유 게이트(5)의 외주에 절연 층(7)을 사이에 두고 부유 게이트(5)를 둘러싸는 형태로 피복하는 제어 게이트(4)를 구비한다.

Description

반도체 집적 회로와 그 제조 방법 {SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF PRODUCING SAME}
본 발명은 메모리 셀을 구비한 반도체 집적 회로와 그 제조 방법에 관한 것이다.
종래형의 NAND형 플래시 메모리에서는, 미세화에 의한 고집적화가 다음의 주된 이유에 의해 한계에 이르고 있다. 첫 번째 이유는, 채널 길이를 짧게 하면, 게이트 전압이 임계 전압 이하라도 소스와 드레인 사이에 전류가 흐르기 쉬워지는 현상, 이른바 단채널 효과에 의해 임계 전압의 변동 등이 생기기 때문이다. 두 번째 이유는, 소스나 드레인의 얕은 접합의 형성이 곤란하다는 점이다. 세 번째 이유는, 기록 시(프로그램 시라고도 함)의 열전자(hot electron)가 부유 게이트에 주입되어 트랜지스터의 임계 전압의 변동이 생기기 때문이다. 네 번째 이유는, 인접하는 셀이 용량 결합하는 셀간 간섭 등의 장해이다.
도 33은 종래형의 NAND형 플래시 메모리의 기본 구조를 나타낸 도면이며, 각각 (A)는 평면 패턴을 나타내고, (B)는 등가 회로를 나타내고 있다.
도 33에 나타낸 바와 같이, 종래형의 NAND형 플래시 메모리(100)의 NAND 스트링(string)(102)은, 직렬 접속된 NAND형의 플래시 메모리 셀(104), 플래시 메모리 셀(104)의 일단에 접속되는 제1 선택 게이트 트랜지스터(111), 및 플래시 메모리 셀(104)의 타단에 접속되는 제2 선택 게이트 트랜지스터(112)로 구성되어 있다. 제1 선택 게이트 트랜지스터(111)는 소스 라인(source line)에 접속된다. 제2 선택 게이트 트랜지스터(112)는 비트 라인(bit line)에 접속된다.
여기서, 인접하는 플래시 메모리 셀은 기생 용량(116)에 의해 용량 결합하고, 플래시 메모리 셀(104) 사이의 간섭이 생긴다. 현상태에서는, 제1 및 제2 선택 게이트 트랜지스터(111, 112)의 채널 길이를 플래시 메모리 셀(104)의 그것보다 길게 하여 열전자 주입을 회피하고 있다.
이와 같은 종래형의 NAND형 플래시 메모리의 한계를 넘기 위해, 비특허문헌 1에는, 이차원의 집적 회로보다 집적도가 높아지는 세로형의 메모리 셀을 사용한 세로형 메모리 셀 어레이가 제안되어 있다. 이 세로형의 메모리 셀에서는 불휘발성 기억을 위해 부유 게이트 구조를 채용하고 있다.
부유 게이트 구조의 메모리 셀에서는, 폴리 Si으로 이루어지는 부유 게이트의 장벽 높이는 3.15eV이므로, 기억에 대한 신뢰성은 높고, 집적도도 높일 수 있다. 그러나, 인접하는 셀, 특히 상하로 인접하는 셀이 용량 결합하는 셀간 간섭이 있어, 메모리 셀의 기록 속도를 향상시키는 것이 곤란하다.
또한, 부유 게이트 구조 대신에 전하 포획(charge trap)형의 세로형 메모리 셀을 사용한 다양한 소자가, BiCS(비특허문헌 1 및 2 참조), p-BiCS(비특허문헌 3 및 4 참조) 및 TCATCS(비특허문헌 5 참조)로서 보고되어 있다.
그러나, 전하 포획형의 세로형 메모리 셀에서는, 기억의 신뢰성에 난점이 있다. 이것은, 전하 포획형의 메모리 셀의 기억은 절연물 중의 포획 전하에 의해 유지되고, 장벽 높이가 예를 들면 1.OeV로 작은 것에 기인한다. 또한, 이 종래기술에서는, 단채널 효과, 소스나 드레인의 얕은 접합의 형성이 곤란하여, 기록 시(프로그램 시라고도 함)의 열전자 주입 등에 기인하는 과제를 해결하는 것이 곤란하다. 또한, 기억시키는 전하량의 제어가 곤란하고, 1개의 메모리 셀에 복수의 비트 정보를 기억시키는 다치화(多値化)도 어렵다.
비특허문헌 1: T. Endoh, et al, IEDM Tech. Dig., pp33-36, 2001. 비특허문헌 2: H. Tanaka, et al, VLSI Symp. Tech. Dig., pp14-15, 2007 비특허문헌 3: Y. Fukuzumi, et al., IEDM Tech. Dig., pp449-452, 2007. 비특허문헌 4: Y. Komori, et al., IEDM Tech. Dig., pp851-854, 2008. 비특허문헌 5: R. Katsumata, et al, VLSI Symp. Tech. Dig., pp136-137, 2009 비특허문헌 6: J.H. Jang, et al, VLSI Symp. Tech. Dig., pp192-193, 2009
종래의 평면형 플래시 메모리나 세로형 메모리 셀에서는, 상기한 바와 같이 단채널 효과의 억제의 곤란성, 얕은 접합의 실현의 곤란성, 프로그램 시의 열전자 주입에 따른 오동작, 인접하는 메모리 셀이 용량 결합하여 생기는 셀간 간섭에 의해 미세화가 한계에 이르렀다.
본 발명은, 상기 과제를 감안하여, 단채널 효과를 억제하고, 열전자의 주입에 의한 트랜지스터의 고장이 쉽게 발생하지 않고, 셀간 간섭이 없는 신규한 부유 게이트 구조를 가지는 세로형 MOS 트랜지스터를 사용한 메모리 셀로 이루어지는 반도체 장치를 제공하는 것을 제1 목적으로 하고, 그 제조 방법을 제공하는 것을 제2 목적으로 하고 있다.
또한, 본 발명은, 단채널 효과를 억제하고, 열전자의 주입에 의해 트랜지스터의 고장이 쉽게 발생하지 않고, 셀간 간섭이 없는 다치화가 가능한 신규한 부유 게이트 구조를 가지는 세로형 MOS 트랜지스터를 사용한 메모리 셀로 이루어지는 반도체 장치를 제공하는 것을 제3 목적으로 하고, 그 제조 방법을 제공하는 것을 제4 목적으로 하고 있다.
상기 제1 목적을 달성하기 위해, 본 발명의 반도체 집적 회로는, 메모리 셀을 포함하고, 메모리 셀이, 채널이 되는 반도체 기둥; 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로(circumferentially) 피복하거나 또는 그 일부를 피복하는 부유 게이트; 및 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 동시에 부유 게이트의 외주에 절연층을 사이에 두고 부유 게이트의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 제어 게이트를 포함한다.
본 발명의 다른 반도체 집적 회로는, 메모리 셀을 포함하고, 메모리 셀이, 채널이 되는 반도체 기둥; 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 부유 게이트; 및 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 동시에 부유 게이트의 외주에 절연층을 사이에 두고 부유 게이트의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 것에 더하여, 부유 게이트의 상면, 하면 또는 상하면의 일부를 절연층을 사이에 두고 피복하는 제어 게이트를 가진다.
상기 구성에서, 제어 게이트는, 바람직하게는, 반도체 기둥의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되는 제1 제어 게이트와, 부유 게이트의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되는 제2 제어 게이트로 구성된다.
제어 게이트는, 바람직하게는, 반도체 기둥의 축 방향을 따라, 제1 제어 게이트, 제2 제어 게이트 순으로 구성되어 있든지, 또는, 제2 제어 게이트, 제1 제어 게이트 순으로 구성되어 있든지, 또는 제1 제어 게이트, 제2 제어 게이트, 제1 제어 게이트 순으로 구성되어 있다.
바람직하게는, 반도체 기둥 중 상기 제어 게이트에 대향하는 측부(側部)는, 제어 게이트에 인가되는 전압에 의해 반전층이 형성된다.
반도체 기둥의 상하 방향 중 적어도 한쪽에는, 소스 전극 및 드레인 전극 중 어느 한쪽의 전극이 설치되고, 전극에 전압이 인가되어 생길 수 있는 열전자가 제어 게이트에 침입하고, 부유 게이트에 주입되지 않도록 해도 된다.
제어 게이트는, 바람직하게는 반도체 기둥의 축 방향을 따라 제2 제어 게이트가 제1 제어 게이트를 사이에 끼워 일체로 되어 구성되어 있다.
반도체 기둥은, 1×1O15cm-3 이상 1×1O22cm-3 이하의 p형 실리콘 기둥이다. 그러나, n형의 실리콘 기둥일 수도 있다.
상기한 어딘가에 기재된 메모리 셀을 복수 구비하고, 각각의 반도체 기둥을 따라 제어 게이트 및 부유 게이트가 복수 설치되어 있어도 된다. 이 구조에 의해, NAND형의 메모리 셀을 구성할 수 있다.
상기 구성에서, 바람직하게는, 복수의 메모리 셀의 인접하는 영역에는, 또한 공극 또는 저유전율층이 삽입되어 있다.
각각의 반도체 기둥이 기판 상에 설치되어 있고, 제1 선택 게이트 트랜지스터가 최하단의 메모리 셀과 기판 사이에 설치되고, 제2 선택 게이트 트랜지스터가 최상단의 메모리 셀의 상부 사이에 설치되어 있어도 된다.
각각의 반도체 기둥이 기판 상에 설치되어 있고, 인접하는 반도체 기둥을 접속하는 패스 트랜지스터(pass transistor)가 기판에 형성되어 있어도 된다.
각각의 반도체 기둥이 기판 상에 설치되어 있고, 최하단의 상기 메모리 셀과 최하단 측에 설치되는 제1 선택 게이트 트랜지스터 사이에, 더미 제어 게이트(dummy control gate)가 설치되어 있어도 된다.
상기 제2 목적을 달성하기 위해, 본 발명의 반도체 집적 회로의 제조 방법은, 기판 상에 3종류의 상이한 층을 적층하는 단계; 이 적층한 층에 라인 앤드 스페이스(line and space)을 제공하고 또한 기판 표면까지 개구를 형성하는 단계; 개구에 인접하여 적층한 층 중 제어 게이트가 되는 영역을 에칭하는 단계; 제어 게이트가 되는 영역을 포함하여 개구에 반도체 재료를 퇴적하는 단계; 반도체 재료가 퇴적된 영역에 대하여 이방성 에칭을 행하여, 반도체 기둥 및 터널 절연층을 형성해야 할 영역에 개구를 형성하는 동시에 부유 게이트를 형성하는 단계; 이방성 에칭에 의해 형성한 개구의 측벽에 터널 절연층을 퇴적하는 단계; 터널 절연층으로 둘러싸인 개구에 반도체 재료를 퇴적하여 반도체 기둥을 형성하는 단계; 서로 에칭 선택성을 가지는 3종류의 상이한 층 중, 부유 게이트가 형성되어 있는 층과 셀간 분리층이 되는 층을 남기고 에칭하는 단계; 부유 게이트, 분리층이 되는 층 및 터널 절연층 상에 다른 절연층을 형성하는 단계; 다른 절연층 상에, 제어 게이트가 되어야 할 재료를 퇴적하는 단계; 및 제어 게이트가 되어야 할 재료를, 제어 게이트와 워드 라인을 형성하도록 에칭하는 단계를 포함한다.
상기 구성에서, 반도체 재료는, 바람직하게는, 폴리실리콘, 실리콘, 금속, 실리사이드 중 어느 하나이다.
제어 게이트가 되어야 할 재료는, 바람직하게는, 폴리실리콘, 금속, 실리사이드 중 어느 하나이다.
바람직하게는, 기판 상에 3종류의 상이한 층을 적층하기 전에, 기판으로서의 실리콘 기판에 대하여 소스 영역 또는 드레인 영역을 형성한다. 바람직하게는, 기판 상에 3종류의 상이한 층을 적층하기 전에, 인접하는 반도체 기둥끼리를 연결하는 패스 트랜지스터를 형성한다.
상기 제3 목적을 달성하기 위해, 본 발명의 메모리 셀을 포함하는 반도체 집적 회로에 있어서, 메모리 셀이, 채널이 되는 반도체 기둥, 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 부유 게이트; 부유 게이트의 외주에 절연층을 사이에 두고 부유 게이트의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 주제어 게이트; 부유 게이트의 상면 또는 하면에서 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 소스·드레인 제어 게이트; 및 부유 게이트와 소스·드레인 제어 게이트 사이, 주제어 게이트와 소스·드레인 제어 게이트 사이에 각각 설치되는 절연층을 가진다.
상기 구성에서, 바람직하게는, 주제어 게이트가 부유 게이트의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되고, 소스·드레인 제어 게이트가 부유 게이트의 상면 또는 하면의 반도체 기둥의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되고, 주제어 게이트와 소스·드레인 제어 게이트가 분리되어 있다.
바람직하게는, 반도체 기둥 중 소스·드레인 제어 게이트에 대향하는 측부에, 소스·드레인 제어 게이트에 인가되는 전압에 의해 반전층이 형성된다.
바람직하게는, 반도체 기둥의 상하 방향 중 적어도 한쪽에는, 소스 전극 및 드레인 전극 중 어느 한쪽의 전극이 설치되고, 전극에 전압이 인가되어 생길 수 있는 열전자가 소스·드레인 제어 게이트에 침입하고, 부유 게이트에 주입되지 않는다.
반도체 기둥은, 바람직하게는, 1×1O15cm-3 이상, 1×1O22cm-3 이하의 p형 실리콘 기둥이다. 그러나, n형의 실리콘 기둥일 수도 있다.
상기 어딘가에 기재된 메모리 셀을 복수 구비하고, 각각의 반도체 기둥을 따라 제어 게이트, 소스·드레인 제어 게이트 및 부유 게이트가 복수 설치되어도 된다. 이 구조에 의해, NAND형의 메모리 셀을 구성할 수 있다.
상기 구성에서, 바람직하게는, 각각의 반도체 기둥이 기판 상에 설치되어 있고, 제1 선택 게이트 트랜지스터가 최하단의 메모리 셀과 기판 사이에 설치되고, 제2 선택 게이트 트랜지스터가 최상단의 메모리 셀의 상부 사이에 설치된다.
바람직하게는, 각각의 반도체 기둥이 기판 상에 설치되어 있고, 인접하는 반도체 기둥을 접속하는 패스 스트랜지스터가 기판 상에 형성된다.
상기 제4 목적을 달성하기 위해, 본 발명의 반도체 집적 회로의 제조 방법은, 기판 상에 소스·드레인 제어 게이트용의 반도체 재료를 포함하여 3종류의 상이한 층을 적층하는 단계; 이 적층한 층에 라인 앤드 스페이스를 제공하고, 또한 기판 표면까지 개구를 형성하는 단계; 개구에 인접하여 적층한 층 중 부유 게이트가 되는 영역을 에칭하는 단계; 부유 게이트가 되는 영역을 포함하여 개구에 반도체 재료를 퇴적하는 단계; 반도체 재료가 퇴적된 영역에 대하여 이방성 에칭을 행하여, 반도체 기둥 및 터널 절연층을 형성해야 할 영역에 개구를 형성하고, 또한 부유 게이트를 형성하는 단계; 이방성 에칭에 의해 형성한 개구의 측벽에 터널 절연층을 퇴적하는 단계; 터널 절연층으로 둘러싸인 개구에 반도체 재료를 퇴적하여 반도체 기둥을 형성하는 단계; 부유 게이트 측면의 주제어 게이트가 되는 영역을 에칭하는 단계; 에칭하여 형성한 영역의 측벽에 다른 절연층을 퇴적하는 단계; 다른 절연층 상에, 주제어 게이트가 되어야 할 재료를 퇴적하는 단계; 및 주제어 게이트가 되어야 할 재료를, 주제어 게이트와 워드 라인을 형성하도록 에칭하는 단계를 포함한다.
상기 구성에서, 반도체 재료는, 바람직하게는, 폴리실리콘, 실리콘, 실리사이드, 금속 중 어느 하나이다.
주제어 게이트, 소스·드레인 제어용 게이트가 되어야 할 재료는, 바람직하게는, 폴리실리콘, 금속, 실리사이드 중 어느 하나이다.
기판 상에 3종류의 상이한 층을 적층하기 전에, 기판으로서의 실리콘 기판에 대하여 소스 영역 또는 드레인 영역을 형성해도 된다.
기판 상에 3종류의 상이한 층을 적층하기 전에, 인접하는 반도체 기둥끼리를 연결하는 패스 트랜지스터를 형성해도 된다.
본 발명의 반도체 집적 회로에 의하면, 제어 게이트가 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 구조를 가지므로, 제어 게이트와 대향하는 반도체 기둥의 표면에 반전층을 형성할 수 있어, 제어 게이트가 소스나 드레인으로서 이용 가능해지고, 그 결과 메모리 셀의 미세화가 가능해진다.
또한, 소스나 드레인을 확산 등의 과정에서 제작할 필요가 없어져, 단채널 효과를 억제할 수 있다. 종래의 평면형 NAND형의 플래시 메모리 셀에서의 인접 메모리 셀 내에서 생기는 기생 용량에 따른 간섭 효과를, 제어 게이트의 정전 차폐 효과(electrostatic shielding effect), 이른바 실드 효과(shield effect)로 없앨 수 있다. 본 발명의 반도체 집적 회로에 의한 메모리 셀에 의하면, 종래의 평면형 NAND형의 플래시 메모리 셀에서의 높은 집적화에 따른 장해를 해소할 수 있다.
또한, 소스·드레인 제어 게이트가, 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 경우에는, 소스·드레인 제어 게이트와 대향하는 반도체 기둥의 표면에 반전층을 형성할 수 있다. 소스·드레인 제어 게이트가 소스나 드레인으로서 이용 가능해지고, 그 결과 메모리 셀의 미세화가 가능해진다. 또한, 종래의 평면형 NAND형의 플래시 메모리 셀에서의 인접 메모리 셀 내에서 생기는 기생 용량에 따른 간섭 효과를, 소스·드레인 제어 게이트의 정전 차폐 효과, 이른바 실드 효과에 의해 없앨 수 있다. 특히, 현재의 세로형 NAND형 플래시 메모리의 가장 중요한 문제점 중 하나가 되어 있는 간섭 문제, 즉 인접 셀의 부유 게이트로부터 선택 셀의 채널 영역에 직접 영향을 미치고 있는 간섭 문제도 완전히 억제할 수 있고, 부유 게이트의 전하량을 조절함으로써 선택 셀의 임계 전압의 의존성도 높아지기 때문에, 1개의 메모리 셀에 복수의 비트 정보를 기억시키는 다치화도 가능하게 된다.
본 발명의 반도체 집적 회로의 제조 방법에 의하면, 최소 치수에 의한 가공은 반도체 기둥의 형성을 위한 개구 등의 매우 적은 공정으로 해결되어, 미세화에 따른 성능 열화가 없는 메모리 셀을 용이하게 제조할 수 있다. 또한, 최소 치수에 의한 가공 공정이 적기 때문에, 비트 단가(bit cost)를 낮출 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 종래의 평면형 NAND형의 플래시 메모리 셀에서의 높은 집적화에 따른 장해를 해소할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로에 구비되는 메모리 셀 중 1셀의 디바이스 구조를 나타낸 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 세로형 메모리 셀을 사용한 4비트의 메모리의 디바이스 구조를 나타내고, (A)는 부분 단면도, (B)는 평면도, (C)는 (A)의 등가 회로도이다.
도 3a는 메모리 셀의 제조 공정에서의 제2 공정을 나타낸 도면이다.
도 3b는 메모리 셀의 제조 공정에서의 제3 공정을 나타낸 도면이다.
도 3c는 메모리 셀의 제조 공정에서의 제4 공정을 나타낸 도면이다.
도 3d는 메모리 셀의 제조 공정에서의 제6 공정을 나타낸 도면이다.
도 3e는 메모리 셀의 제조 공정에서의 제7 공정을 나타낸 도면이다.
도 3f는 메모리 셀의 제조 공정에서의 제8 공정을 나타낸 도면이다.
도 3g는 메모리 셀의 제조 단계에서의 제9 공정을 나타낸 도면이다.
도 3h는 메모리 셀의 제조 단계에서의 제10 공정을 나타낸 도면이다.
도 4는 본 발명의 세로형 메모리 셀의 동작을 설명하는 도면이며, (A)는 소거의 경우를, (B)는 기록의 경우를, (C)는 기록 금지의 경우를, (D)는 판독의 경우를 나타내고 있다.
도 5는 시뮬레이션에 사용한 계산 모델을 나타낸 도면이며, (A)는 본 발명의 메모리 셀을, (B)는 직렬 접속한 메모리 셀을, (C)는 비교예의 플래시 메모리 셀을 나타내고 있다.
도 6은 본 발명의 메모리 셀과 비교예의 종래의 플래시 메모리 셀에 있어서 p형 반도체 기둥의 표면에서의 전자 농도의 시뮬레이션 결과를 나타낸 도면이다
도 7은 규격화 제어 게이트 전압 VCG에 대한 Vt의 시뮬레이션 결과를 나타낸 도면이다.
도 8은 본 발명의 메모리 셀의 시뮬레이션 결과를 나타낸 도면이며, (A)는 ID-VCG 특성을, (B)는 시뮬레이션한 판독 전류와 비교예에서 측정한 규격화 판독 전류와의 관계를 나타내고 있다.
도 9는 본 발명의 메모리 셀의 부유 게이트에 주입되는 전하의 시뮬레이션 결과를 나타낸 도면이며, (A)는 전하에 대한 Vth의 의존성을, (B)는 결합 용량을 나타내고 있다.
도 10은 기록 전압과 소거 전압을 규격화한 제어 게이트 전압에 대한 의존성에 관한 시뮬레이션 결과를 나타낸 도면이다.
도 11은 본 발명의 메모리 셀의 판독 전류와 p형 반도체 기둥의 표면에 유기되는 전자 밀도의 시뮬레이션 결과를 나타낸 도면이며, (A)는 초기의 Vth와 판독 전류의 관계를, (B)는 p형 반도체 기둥의 표면에 유기되는 전자 밀도와 p형 반도체 기둥의 직경과의 관계를 나타내고 있다.
도 12는 본 발명의 메모리 셀과 비교예의 플래시 메모리 셀에 있어서, 인접하는 메모리 셀 사이의 간섭을 조사한 시뮬레이션 결과를 나타낸 도면이며, 각각 (A)은 전위 분포를, (B)는 결합률과 전위 분포와의 관계를 나타내고 있다.
도 13은 본 발명의 메모리 셀과 비교예의 플래시 메모리 셀에 있어서, 인접하는 메모리 셀 사이의 간섭에 대하여 Vth의 변동(ΔVth라고도 함)을 조사한 시뮬레이션 결과를 나타낸 도면이다.
도 14는 본 발명의 제2 실시예의 변형예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 15는 본 발명의 제3 실시예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 16은 본 발명의 제4 실시예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 17은 본 발명의 제5 실시예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 18은 본 발명의 제6 실시예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 19는 본 발명의 제7 실시예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 20a는 제4 실시예에 따른 메모리 셀의 제조 방법의 제조 공정에서의 제1 공정을 나타낸 도면이다.
도 20b는 제4 실시예에 따른 메모리 셀의 제조 방법의 제조 공정에서의 제2 공정을 나타낸 도면이다.
도 20c는 제4 실시예에 따른 메모리 셀의 제조 방법의 제조 공정에서의 제3 공정을 나타낸 도면이다.
도 20d는 제4 실시예에 따른 메모리 셀의 제조 방법의 제조 공정에서의 제4 공정을 나타낸 도면이다.
도 20e는 제4 실시예에 따른 메모리 셀의 제조 방법의 제조 공정에서의 제5 공정을 나타낸 도면이다.
도 21은 본 발명의 제8 실시예에 따른 반도체 집적 회로에 구비되는 메모리 셀 중 1셀의 디바이스 구조를 나타낸 사시도이다.
도 22a는 본 발명의 제8 실시예에 따른 세로형 메모리 셀을 사용한 4비트의 메모리 디바이스의 구소의 부분 단면도이다.
도 22b는 도 22a에 나타낸 메모리의 디바이스 구조의 평면도이다.
도 22c는 도 22a에 나타낸 메모리의 디바이스 구조의 등가 회로도이다.
도 23a는 메모리 셀의 제조 공정에서의 제1 공정을 나타낸 도면이다.
도 23b는 메모리 셀의 제조 공정에서의 제2 공정을 나타낸 도면이다.
도 23c는 메모리 셀의 제조 공정에서의 제3 공정을 나타낸 도면이다.
도 23d는 메모리 셀의 제조 공정에서의 제4 공정 및 제5 공정을 나타낸 도면이다.
도 23e는 메모리 셀의 제조 공정에서의 제6 공정을 나타낸 도면이다.
도 23f는 메모리 셀의 제조 공정에서의 제7 공정을 나타낸 도면이다.
도 23g는 메모리 셀의 제조 공정에서의 제8 공정을 나타낸 도면이다.
도 23h는 메모리 셀의 제조 공정에서의 제9 공정을 나타낸 도면이다.
도 23i는 메모리 셀의 제조 공정에서의 제10 공정의 전반을 나타낸 도면이다.
도 23j는 메모리 셀의 제조 공정에서의 제10 공정의 후반을 나타낸 도면이다.
도 24a는 3셀을 적층한 경우의 메모리 셀 어레이의 제조 공정에서의 제1 공정을 나타낸 도면이다.
도 24b는 3셀을 적층한 경우의 메모리 셀 어레이의 제조 공정에서의 제3 공정을 나타낸 도면이다.
도 24c는 3셀을 적층한 경우의 메모리 셀 어레이의 제조 공정에서의 제5 공정을 나타낸 도면이다.
도 24d는 3셀을 적층한 경우의 메모리 셀 어레이의 제조 공정에서의 제7 공정을 나타낸 도면이다.
도 24e는 3셀을 적층한 경우의 메모리 셀 어레이의 제조 공정에서의 제10 공정을 나타낸 도면이다.
도 24f는 도 24e에 나타낸 제10 공정에 계속되는 공정을 나타낸 도면이다.
도 25는 본 발명의 제8 실시예에 따른 세로형 메모리 셀의 동작을 설명하는 도면이며, (A)는 소거의 경우를, (B)는 기록의 경우를, (C)는 기록 금지의 경우를, (D)는 판독의 경우를 나타내고 있다.
도 26은 시뮬레이션에 사용한 계산 모델을 나타낸 도면이며, (A)는 비교예의 종래의 FG 구조를, (B)는 제1 실시예와 동일한 ESCG 구조를, (C)는 제8 실시예에 따른 ESCG 구조의 플래시 메모리 셀을 나타내고 있다.
도 27은 본 발명의 메모리 셀의 부유 게이트에 주입되는 전하의 시뮬레이션 결과를 나타낸 도면이며, 부유 게이트의 전하량에 대한 Vth의 의존성을 나타내고 있다.
도 28은 본 발명의 메모리 셀과 비교예의 플래시 메모리 셀에 있어서, 인접하는 메모리 셀 사이의 간섭에 대하여 Vth의 변동(ΔVth라고도 함)을 조사한 시뮬레이션 결과를 나타낸 도면이다.
도 29는 본 발명의 메모리 셀과 비교예의 플래시 메모리 셀에 있어서, 인접하는 메모리 셀 사이의 간섭을 조사한 시뮬레이션 결과를 나타낸 도면이며, 전위 분포를 나타내고 있다.
도 30은 본 발명의 제9 실시예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 31은 본 발명의 제10 실시예에 따른 메모리 셀의 구성을 나타낸 모식도이다.
도 32는 본 발명의 제11 실시예에 따른 메모리 셀 스트링(95)의 구성 및 그 제작 방법을 나타내는 모식도이다.
도 33은 종래형의 NAND형 플래시 메모리의 기본 구조를 나타낸 도면이며, (A)는 평면 패턴을 나타낸 도면, (B)는 등가 회로도이다.
이하, 도면을 참조하면서 본 발명의 몇몇 실시예에 대하여 구체적으로 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로(1)에 구비되는 메모리 셀(10) 중 1셀의 디바이스 구조를 나타낸 사시도이다.
도 1에 나타낸 바와 같이, 반도체 집적 회로(1)에 구비된 메모리 셀(10)은, 채널이 되는 반도체 기둥(2)과, 반도체 기둥(2)의 외주에 절연층(6)을 사이에 두고 반도체 기둥(2)의 측면을 둘러싸는 형태로 피복하는 부유 게이트(5)와, 반도체 기둥(2)의 외주에 절연층(8)을 사이에 두고 반도체 기둥(2)의 측면을 둘러싸는 형태로 피복하는 동시에 부유 게이트(5)의 외주에 절연층(7)을 사이에 두고 부유 게이트(5)의 측면을 둘러싸는 형태로 피복하는 제어 게이트(4)를 가진다. 절연층 중, 반도체 기둥(2)과 부유 게이트(5) 사이에 설치되는 절연층(6)은 터널 절연층이며, 그 이외에 부유 게이트(5)와 제어 게이트(4) 사이에 설치되는 절연층(7)과, 반도체 기둥(2)과 제어 게이트(4) 사이에 설치되는 절연층(8)을 구비한다. 메모리 셀(10)은, 이른바 세로형의 메모리 셀이다.
여기서, 터널 절연층(6), 절연층(7), 절연층(8) 각각의 절연층은 총칭하여 절연층라고도 한다.
이 반도체 기둥(2)은, 도시하지 않은 Si 등의 반도체로 이루어지는 기판이나 SOI 기판 상에 형성할 수 있다. 반도체 기둥(2)은, 예를 들면, 실리콘(Si)으로 형성할 수 있어 실리콘 기둥(2)이라고도 한다. 채널이 되는 반도체 기둥(2)은 p형 또는 n형 반도체 기둥을 들 수 있다. 이하의 설명에서는, 채널이 되는 반도체 기둥(2)은 p형 반도체로서 설명한다. 반도체 기둥(2)의 불순물 밀도는, 예를 들면 1×1O15cm-3 이상, 1×1O22cm-3 이하로 하면 된다.
터널 절연층(6)의 두께는 2㎚∼20㎚정도이다. 부유 게이트(5)의 외주부와 제어 게이트(4) 사이의 절연층(7) 및 반도체 기둥(2)과 제어 게이트(4) 사이의 절연층(8)의 두께는 5㎚∼100㎚정도이다.
제어 게이트(4)는, 제1 제어 게이트(4A)와 제2 제어 게이트(4B)로 구성된다. 제1 제어 게이트(4A)는 부유 게이트(5)의 외주에 절연층(7)을 개재하여 설치되고, 제2 제어 게이트(4B)는 반도체 기둥(2)의 외주에 절연층(8)을 개재하여 설치되고, 제1 및 제2 제어 게이트(4A, 4B)는 모두 반도체 기둥(2)의 축 방향을 따라 형성되어 있다.
게이트(3)는 영역(3A)과 영역(3B)으로 구별되어 있고, 영역(3A)에는, 반도체 기둥(2)의 측면을 둘러싸도록 터널 절연층(6)을 개재하여 둘러싸는 형태로 형성되는 부유 게이트(5)와, 이 부유 게이트(5)의 외주부의 절연층(7)을 사이에 두고 설치되는 제1 제어 게이트(4A)를 구비하고 있다. 영역(3B)에는, p형 반도체 기둥(2)의 측면으로서 부유 게이트(5)의 상부 측의 측면을 둘러싸도록 절연층(8)을 사이에 두고 설치되는 제2 제어 게이트(4B)를 구비하고 있다. 영역(3A)의 구성은, 종래의 플래시 메모리 셀과 동일한 구조를 가진다.
본 발명의 제1 실시예에서는, 메모리 셀의 게이트(3)에서의 영역(3B)에 제2 제어 게이트(4B)를 구비하고 있는 점에 특징이 있다. 이하, 이 구조를 상세하게 설명한다.
제2 제어 게이트(4B)의 내주부는, 절연층(8)을 사이에 두고 p형 반도체 기둥(2)의 표면과 대향하고 있다. 그러므로, 제어 게이트(4)에 전압이 인가되면, p형 반도체 기둥(2)의 표면에는 p형 반도체 기둥(2)의 다수 캐리어인 정공(正孔)과는 반대 도전형의 전자가 유기되어 이른바 반전층(9)이 형성된다.
이로써, p형 반도체 기둥(2)의 표면에는 전자가 많은 영역이 형성되고, 매우 얕은 n형의 확산 영역이 형성된 상태와 등가인 상태가 된다. 이 반전층(9)은, 이 메모리 셀(10)의 소스 영역도 되고 위쪽에 설치되는 메모리 셀의 드레인 영역도 된다. 제2 제어 게이트(4B)는 인접하는 메모리 셀을 차폐하는 작용을 가진다. 그러므로, 인접하는 메모리 셀 사이의 기생 용량을 없앨 수 있다.
그리고, 본 발명의 제2 제어 게이트(4B)를 ESCG(Extended Sidewall Control Gate)라고 부르기로 한다.
또한, 반도체 집적 회로(1)가 도 1에 나타낸 바와 같은 셀 구조를 가짐으로써, 셀에 기억하는 정보의 다비트화도 용이하며, 셀 어레이의 제어나 1비트당 필요한 면적을 더욱 축소 가능하다는 등의 이점을 가진다.
도 2는 본 발명의 제1 실시예에 따른 세로형 메모리 셀을 사용한 4비트의 메모리의 디바이스 구조를 나타내고, 각각 (A)는 부분 단면도, (B)는 평면도, (C)는 등가 회로도이다.
도 2의 (A)에 나타낸 바와 같이, 메모리(20)는, 도 1에 나타낸 메모리 셀이 4개, p형 반도체 기둥(2)의 축 방향으로 직렬 접속되어 있다.
최하단의 메모리 셀과 기판(13) 사이에는, 제1 선택 게이트 트랜지스터(Lower select gate)(11)가 설치되고, 제1 선택 게이트 트랜지스터(11)의 소스가 기판(13)의 n형 확산 영역에 설치되어, 소스 라인(SL)을 형성하고 있다. 최상단의 메모리 셀의 상부에는 제2 선택 게이트 트랜지스터(Upper select gate)(12)가 설치되고, 제2 선택 게이트 트랜지스터(12)의 드레인이 비트 라인(BL)를 형성하고 있다.
제1 선택 게이트 트랜지스터(11) 및 제2 선택 게이트 트랜지스터(12)는, 세로형의 n채널 MOS 트랜지스터이다. 제1 선택 게이트 트랜지스터(11)와 4개의 메모리 셀과 제2 선택 게이트 트랜지스터(12)가 직렬 접속되어, 메모리 셀 스트링을 구성하고 있다.
도 2의 (B)에 나타낸 바와 같이, 4비트의 메모리 셀 스트링의 최소 가공 면적은, 최소 가공 치수를 F로 한 경우, 가로가 6F이고 세로가 4F이므로, 24F2이 된다. 여기서, 최소 가공 치수는, 차세대의 최소 가공 치수인 2×㎚ 정도가 된다. 이 ×는 미정이지만, 현행의 32㎚ 프로세스의 7할로 한 경우에는, F는 22㎚ 정도가 된다.
ESCG가 되는 제2 제어 게이트(4B)를 형성하기 위해, 1개의 메모리 셀의 높이는 2.5F 정도가 된다. NAND 구조의 스트링을 형성하기 위한 최소 가공 면적은, 전하 포획형의 세로형 메모리 셀보다 커진다. 그러나, 본 발명의 메모리의 비트 단가는, 8비트, 또는 그 이상의 비트 수가 되면, 종래의 평면형 NAND 구조의 플래시 메모리 셀보다 비트 단가가 현저히 염가가 된다.
[표 1]
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본 발명의 제1 실시예에 따른 메모리 셀의 제조 방법은, 이하의 공정으로 제조할 수 있다. 도 3a∼도 3g는, 메모리 셀의 제조 방법의 주요 공정을 나타낸 도면이다.
제1 공정: 예를 들면, 소정의 처리가 행해진 기판(13) 상에 3종류의 상이한 막층(14)을 적층하는 단계이다.
3종류의 상이한 막층(14)은, 아래에서부터 차례로 제1 막층(14A)과 제2 막층(14B)과 제3 막층(14C)으로 이루어진다. 제1 막층(14A)은 예를 들면 SiO2층이다. 제2 막층(14B)은 예를 들면 고밀도의 SiO2층이다. 제3 막층(14C)은 예를 들면 Si3N4층이다. 제1∼제3 막층(14A∼14C)의 재료는 상기한 예에 한정되지 않는다. 제1∼제3 막층(14A∼14C)의 재료는 등방성 에칭에서 서로 선택 에칭이 가능한 재료이면 된다.
제2 공정: 이 적층한 층에 레지스트(15) 등을 사용하여 라인 앤드 스페이스를 행하고, 기판(13) 표면까지 개구를 형성하고, 이 개구에 인접하여 상기 적층한 층 중 반도체 기둥(2) 및 터널 절연층(6)을 형성하는 영역을 이방성 에칭하는 단계이다(도 3a 참조). 이방성 에칭은 반응성 이온 에칭(RIE)으로 행할 수 있다.
제3 공정: 상기 개구에 인접하여 상기 적층한 막층 중 제어 게이트(4)가 되는 영역의 제3 막층(14C)을 등방성 에칭하는 단계이다(도 3b 참조).
등방성 에칭은, 약액을 사용한 화학 에칭으로 행할 수 있다.
제4 공정: 상기 제어 게이트(4)가 되는 영역을 포함하여 상기 개구에 부유 게이트(5)가 되는 반도체 재료(16)를 퇴적하는 단계이다(도 3c 참조). 반도체 재료(16)에는 폴리 Si 등의 실리콘계의 재료를 사용할 수 있다.
제5 공정: 상기 반도체 재료(16)가 퇴적된 영역에 대하여 이방성 에칭을 행하여, 반도체 기둥(2) 및 터널 절연층(6)을 형성해야 할 영역에 개구를 형성하는 동시에, 부유 게이트(5)를 형성하는 단계이다.
제6 공정: 이방성 에칭에 의해 형성한 개구의 측벽에 터널 절연층(6)을 성막(成膜)하는 단계이다(도 3d 참조).
제7 공정: 상기 터널 절연층(6)으로 둘러싸인 개구에 반도체 재료(16)를 퇴적하여 반도체 기둥(2)을 형성하는 단계이다(도 3e 참조).
제8 공정: 상기 3종류의 상이한 층 중, 폴리 Si으로 이루어지는 부유 게이트(5)가 형성되어 있는 층과 셀 사이의 분리층이 되는 제2 막층(14B)을 남기고 등방성 에칭하는 단계이다(도 3f 참조).
제9 공정: 상기 부유 게이트(5), 상기 분리층이 되는 층 및 터널 절연층(6) 상에 다른 SiO2 절연층(17)을 형성하는 단계이다(도 3g 참조).
제10 공정: 상기 다른 SiO2 절연층(17) 상에, 제어 게이트(4)가 되어야 할 재료(16)를 퇴적하는 단계와, 이 재료(16)를 에칭하여, 제어 게이트(4) 및 제1 선택 게이트(11)와 제2 선택 게이트(12)를 형성하는 단계이다(도 3h 참조).
제어 게이트(4)가 되어야 할 재료는, 폴리 Si 대신에 금속이나 실리사이드를 사용해도 된다.
도 3a∼도 3h에서, 또한 제1 선택 게이트 트랜지스터(11)와 제2 선택 게이트 트랜지스터(12)를 함께 형성하는 경우에는 다음의 점에 주의해야 한다.
제1 및 제2 선택 게이트 트랜지스터(11, 12)는 도 2의 (A)에 나타낸 바와 같이 NAND형 스트링의 최상부와 최하부에 설치되는 선택 게이트 트랜지스터이며, 특정한 반도체 기둥(2)을 선택하는 선택 게이트이다. 그러므로, 제1 및 제2 선택 게이트 트랜지스터(11, 12)에는, 본 발명의 제어 게이트(4)와 부유 게이트(5)를 형성할 필요가 없다.
예를 들면, 제1 선택 게이트 트랜지스터(11)에 대해서는, 3종류의 상이한 막층(14)을 형성하기 전에 기판(13) 상에 절연층(18)을 형성하여 두고, 도 3g와 도 3h에 나타낸 바와 같이, 게이트 절연층(6)에 폴리 Si층(16)을 형성하여 제어 게이트(4)를 형성할 때, 제1 선택 게이트 트랜지스터(11)를 메모리 셀과 동시에 형성할 수 있다. 제2 선택 게이트 트랜지스터(12)도, 메모리 셀의 최상부에, 제1 선택 게이트 트랜지스터(11)와 동일하게 하여 메모리 셀과 동시에 형성할 수 있다. 이 경우, 제어 게이트(4)와 동시에 워드 라인을 형성해도 된다(도 3h의 최상부의 폴리 Si(16) 참조).
도 4는 본 발명의 세로형 메모리 셀의 동작을 설명하는 도면이며, (A)는 소거의 경우를, (B)는 기록의 경우를, (C)는 기록 금지의 경우를, (D)는 판독의 경우를 나타내고 있다.
도 4의 (A)에 나타낸 바와 같이, 본 발명의 메모리 셀의 소거는 블록 단위로 행해지고, 소거 동작은 p형 반도체 기둥에 전압을 인가하여 부유 게이트(5)로부터 전자를 인출함으로써 행해진다.
도 4의 (B)에 나타낸 바와 같이, 본 발명의 메모리 셀에의 정보 기록은, 부유 게이트(5) 내에 양자 터널 효과에 의해 전자를 주입함으로써 행해진다. 기판(13)의 n형 반도체 영역, 소스 라인(SL)을 접지 전위로 하고, 미소한 전류에 의해 제어 게이트(4)에 기록 전압 Vprogram을 인가한다. 부유 게이트(5) 내에 축적된 전자가 정보를 기억한다. 기록은 페이지 단위로 행해지고, 동일 페이지 내의 모든 셀에 대하여, 동시에 제어 게이트(4)에 기록 전압을 인가함으로써 기록 동작이 행해진다.
도 4의 (C)에 나타낸 바와 같이, 본 발명의 메모리 셀에의 기록 금지는, 기록 동작 시에, 기록할 필요가 없는 셀의 기록을 방지하는 동작이다.
도 4의 (D)에 나타낸 바와 같이, 본 발명의 메모리 셀에서는, 페이지 단위로 정보의 판독 동작이 행해진다. 부유 게이트(5)에, 어떤 일정량의 전자가 존재하는 경우에는, 소스와 드레인 사이에 전류가 그다지 흐르지 않고, 이 상태가 "0"이 된다. 또한, 부유 게이트(5)에 어떤 일정량의 전자가 없는 경우에는 소스와 드레인 사이에 전류가 비교적 흘러 이 상태가 1이 된다.
이상, 설명한 바와 같이 본 발명의 ESCG 구조를 가지는 세로형 메모리 셀은, 통상의 평면형의 NAND 플래시 메모리 셀과 동일한 메모리 동작을 행할 수 있다. 특히, 벌크(bulk) 소거 방법은, ESCG 구조를 사용함으로써 이용 가능해진다. 즉, ESCG 구조에 의해 형성되는 전기적인 n형 영역의 두께는 매우 얇기 때문에, p형 반도체 기둥(2)이 Si 등의 반도체 기판(13)(벌크)에 접촉한다. 그러므로, 본 발명의 반도체 집적 회로(1)의 메모리 셀은, 통상의 평면형의 NAND 플래시 메모리 셀과 동일한 벌크 소거 방법을 사용할 수 있다.
이하에, 본 발명의 메모리 셀의 각종 특성에 대하여 계산예를 나타낸다.
본 발명의 메모리 셀을 발명자 등이 개발한 반도체 집적 회로의 계산 소프트 웨어(TCAD)를 사용하여, 메모리 셀의 각종 특성에 대하여 계산하였다.
도 5는 시뮬레이션에 사용한 계산 모델을 나타낸 도면이며, (A)는 본 발명의 메모리 셀을, (B)는 직렬 접속한 메모리 셀을, (C)는 비교예의 플래시 메모리 셀을 나타내고 있다.
도 5의 (B)에 나타낸 바와 같이, 본 발명의 메모리 셀의 계산 모델은, 도 5의 (A)에 나타낸 메모리 셀(10)의 좌측의 점선으로 둘러싼 영역이다. 비교예의 플래시 메모리 셀은 ESCG 구조를 갖지 않은 메모리 셀이다.
상기 모델에 의해, 현행의 최소 가공 치수 30㎚에 있어서, 통상의 평면형의 NAND 구조의 플래시 메모리 셀의 각종 계수를 검토하였다. 실제의 동작에 가까운 계산을 행하기 위해, 파라미터로서는, 제어 게이트(4)에의 결합 용량, 선택되어 있지 않은 메모리 셀에 의한 외부 저항, 하기의 식 (1)에 의해 표현되는 파울러-노르트하임(Fowler-Nordheim)의 터널 전류의 계수인 A, B를 선택하였다.
I = A*Etox2*exp(-B/Etox) (1)
여기서, Etox는 터널 절연층(6)에 인가되는 전계 강도이다.
도 6은 본 발명의 메모리 셀과 비교예의 종래의 플래시 메모리 셀에 있어서 p형 반도체 기둥(2)의 표면에서의 전자 농도의 시뮬레이션 결과를 나타낸 도면이다. 도 6의 가로축은 p형 반도체 기둥(2)의 표면으로부터의 거리(㎛)이며, 세로축은 p형 반도체 기둥(2)의 표면의 전자 농도(개/cm3)이다.
도 6으로부터 명백한 바와 같이, 상기 파라미터의 최적화를 행함으로써, 본 발명의 메모리 셀에서의 p형 반도체 기둥(2)의 표면의 전자 농도는, 제어 게이트(4)가 ESCG 구조를 가지므로, 비교예의 경우에서의 측정값보다 크다는 것을 알았다.
도 7은 규격화 제어 게이트 전압 VCG에 대한 Vt의 시뮬레이션 결과를 나타낸 도면이다. 도 7의 가로축은 규격화 제어 게이트 전압 VCG(V)를 나타내고, 세로축은 Vt(V)이다. 도 7에서는, 최초의 부유 게이트(5)에 대하여 최적화한 결과와 비교예의 측정값을 함께 나타내고 있다. 도 7에 나타낸 바와 같이, 상기 파라미터의 최적화를 행함으로써, 본 발명의 메모리 셀은 상기한 비교예의 측정값과 잘 일치하는 것을 알 수 있다.
도 8은 본 발명의 메모리 셀의 시뮬레이션 결과를 나타낸 도면이며, (A)는 ID-VCG 특성을, (B)는 시뮬레이션한 판독 전류와 비교예에서 측정한 규격화 판독 전류와의 관계를 나타내고 있다. 도 8의 (A)의 가로축은 제어 게이트 전압 VCG(V)를, 세로축은 규격화한 드레인과 소스간 전류 ID(A)를 나타내고 있다. 도 8의 (A)에서 좌측의 그래프는 비교예의 종래의 플래시 메모리 셀의 측정값이며, 도 8의 (A)에서 우측의 그래프는 본 발명의 메모리 셀의 시뮬레이션 결과를 나타내고 있다.
도 8의 (A)로부터 명백한 바와 같이, 상기 파라미터의 최적화를 행함으로써, 본 발명의 메모리 셀의 ID-VG특성은, 비교예의 측정값과 잘 일치하는는 것을 알 수 있다.
도 8의 (B)의 가로축은, 시뮬레이션 한 판독 전류(㎂)를, 세로축은 비교예에서 측정한 규격화 판독 전류(㎂)를 나타내고 있다. 도 8의 (B)로부터 명백한 바와 같이, 상기 파라미터의 최적화를 행함으로써, 본 발명의 메모리 셀의 시뮬레이션 한 판독 전류는, 비교예의 측정값과 잘 일치하는 것을 알 수 있다.
도 9는 본 발명 메모리 셀의 부유 게이트(5)에 주입되는 전하의 시뮬레이션 결과를 나타낸 도면이며, (A)는 전하에 대한 Vth의 의존성을, (B)는 결합 용량을 나타내고 있다. 도 9의 (A)의 가로축은 단위 체적당 부유 게이트 중의 전하(C/cm3)를, 세로축은 시뮬레이션 한 Vth(V)를 나타내고 있다. 도 9의 (A)로부터 명백한 바와 같이, 본 발명의 ESCG 구조를 가지는 메모리 셀에서는, Vth가 비교예의 플래시 메모리 셀보다 작아지는 것을 알 수 있다. 이것은, 메모리 셀의 용량비(Cfg/Ccg)가 제어 게이트(4)(CG)의 작용으로 커지는 것과, 인접하는 메모리 셀끼리에 의해 형성되는 기생 용량이 제어 게이트(4)에 의해 차폐되는 것에 의한 것임이 판명되었다.
도 9의 (B)의 좌측 세로축은 시뮬레이션 한 결합 용량을, 우측 세로축은 하기의 식 (2)로 표현되는 결합률을 나타내고 있다.
결합률 = C(fg-cg)/Ctot (2)
여기서, C(fg-cg)는 부유 게이트와 제어 게이트 사이의 용량(capacitance)이며, Ctot는 부유 게이트에서 보이는 전체의 용량을 나타내고 있다. 도 9의 (B)로부터 명백한 바와 같이, 본 발명의 ESCG 구조를 가지는 메모리 셀에서는, 부유 게이트와 제어 게이트 사이의 용량의 결합률이 증대하고, 셀 성능을 향상시킬 수 있다는 것을 알았다.
도 10은 기록 전압과 소거 전압을 규격화한 제어 게이트 전압에 대한 의존성에 관한 시뮬레이션 결과를 나타낸 도면이다. 도 10의 가로축은 규격화한 제어 게이트 전압 Vcg(V)를, 세로축은 시뮬레이션 한 Vth(V)이다. 도 10에서는, 원 표시(●)가 본 발명의 메모리 셀의 결과를 나타내고, 마름모꼴 표시(◆)가 비교예의 결과를 나타내고 있다.
도 10으로부터 명백한 바와 같이, 본 발명의 메모리 셀은, 비교예의 경우보다 식 (2)로 표현되는 결합률이 커진다. 그러므로, 기입 시의 Vcg(V)에 의해 부유 게이트(5)의 부유 전위가 변하여 Vth도 변하는 것을 나타내고 있다. 이로써, 본 발명의 제어 게이트에 의하면, 기록 시간과 소거 시간이 현저히 빨라지는 것을 알 수 있다.
도 11은 본 발명 메모리 셀의 판독 전류와 p형 반도체 기둥(2)의 표면에 유기되는 전자 밀도의 시뮬레이션 결과를 나타낸 도면이며, (A)는 초기의 Vth와 판독 전류의 관계를, (B)는 p형 반도체 기둥(2)의 표면에 유기되는 전자 밀도와 p형 반도체 기둥(2)의 직경(㎚)과의 관계를 나타내고 있다. 도 11의 (A)의 가로축은 시뮬레이션 한 초기의 Vth(V)를, 세로축은 시뮬레이션 한 판독 전류 Iread(㎂)를 나타내고 있다.
도 11의 (A)로부터 명백한 바와 같이, 본 발명의 ESCG 구조를 가지는 메모리 셀에서는, 판독 전류 Iread가 비교예보다 5% 증가하는 것을 알았다. 이것은, p형 반도체 기둥(2)의 불순물 밀도를 낮게 해도, ESCG 구조에 의해 제어 게이트(4)에 대향하는 p형 반도체 기둥(2)의 표면에 형성되는 반전층(9)이 높은 전자 밀도를 가지는 것에 기인하고 있다.
도 11 (B)의 가로축은 p형 반도체 기둥(2)의 직경(㎚)을, 세로축은 p형 반도체 기둥(2)의 표면에 유기되는 전자 밀도(개/cm3)를 나타내고 있다. 도 11의 (B)로부터 명백한 바와 같이, 본 발명의 ESCG 구조를 가지는 메모리 셀에서는, p형 반도체 기둥(2)의 직경 W(㎚)를 30㎚에서부터, 20㎚, 10㎚로 감소시킬수록, 표면에 유기되는 전자 밀도가 증대하는 것을 알았다.
도 12는 본 발명과 비교예의 메모리 셀에서, 인접하는 메모리 셀 사이의 간섭을 조사한 시뮬레이션 결과를 나타낸 도면이며, 각각 (A)는 전위 분포를, (B)는 결합률과 전위 분포와의 관계를 나타내고 있다. 도 12의 (A)로부터 명백한 바와 같이, 본 발명의 ESCG 구조를 가지는 메모리 셀에서는, Vth를 -3V에서＋4V로 변화시켰을 때, 비교예와 비교하여 전위의 변동이 작고, 인접하는 메모리 셀 사이의 간섭을 억제할 수 있다는 것을 알 수 있다.
도 12 (B)의 가로축은 결합률을, 세로축은 전위 분포(V)를 나타내고 있다. 도 12의 상단은 비교예를, 도 12의 하단은 본 발명을 나타내고 있다. 도 12의 (B)로부터 명백한 바와 같이, 본 발명의 ESCG 구조를 가지는 메모리 셀에서는, 결합률이 큰 경우라도 비교예에 비해 전위의 변동이 작고, 인접하는 메모리 셀 사이의 간섭을 억제할 수 있다는 것을 알 수 있다.
도 13은 본 발명과 비교예의 메모리 셀에 있어서, 인접하는 메모리 셀 사이의 간섭에 대하여 Vth의 변동(ΔVth라고도 함)을 조사한 시뮬레이션 결과를 나타낸 도면이다. 도 13의 가로축은 Vth(V)를, 세로축은 ΔVth(mV)를 나타내고 있다.
도 13으로부터 명백한 바와 같이, 본 발명의 ESCG 구조를 가지는 메모리 셀의 ΔVth는 비교예의 플래시 메모리 셀의 ΔVth에 대하여 50%인 것을 알았다. 비교예에서는 최소 가공 치수를 작게 하면 인접하는 메모리 셀 사이의 간섭을 억제할 수 없다. 이에 대하여, 본 발명의 ESCG 구조를 가지는 메모리 셀에서는, 제어 게이트(4)의 실드 효과에 의해 인접하는 메모리 셀 사이의 간섭이 억제할 수 있다. 그러므로, 본 발명의 메모리 셀에서는, 최소 가공 치수를 작게 해도 인접하는 메모리 셀 사이의 간섭을 억제할 수 있다.
(제2 실시예)
도 14는 본 발명의 제2 실시예에 따른 메모리 셀 스트링(20A)의 구성을 나타낸 모식도이다.
도 14에 나타낸 바와 같이, 각각의 메모리 셀에서의 제2 제어 게이트(4B)는, 도 1의 메모리 셀(1)과는 상이하고, 부유 게이트(5)의 아래쪽에 배치되어 있다. 메모리 셀의 다른 구성은, 도 1의 메모리 셀(1)과 동일하므로 설명은 생략한다. 이 메모리 셀에 의하면, 인접하는 반도체 기둥(2)의 셀의 기록 동작 시, 가장 소스 라인(SL)에 가까운 측의 셀에서의 기록의 오동작(program disturbance)을 방지하는 이점이 있다. 또한, 도 14에 나타낸 셀에 의하면, 다비트화의 제조 방법도 용이하며, 셀 어레이의 제어나 1비트당 필요로 하는 면적이 더욱 축소 가능해지는 등의 이점이 생긴다.
(제3 실시예)
다음에, 본 발명의 제3 실시예에 따른 메모리(10A)에 대하여 설명한다.
도 15는 제3 실시예에 따른 본 발명의 메모리(10A)의 구성을 나타낸 모식도이다.
도 15에 나타낸 바와 같이, 메모리 셀(10A)에서의 상단의 제어 게이트(4)와 메모리 셀(10A)에서의 하단의 제어 게이트(4)와의 사이에는, 공극 또는 저유전율층(19)이 형성되어 있다. 다른 구성은, 도 1의 메모리 셀(1)과 동일하므로 설명은 생략한다. 이로써, 인접하는 메모리 셀 사이에 생기는 간섭 효과를, 공극 또는 저유전율층(19)의 삽입에 의해 더욱 효과적으로 방지할 수 있다. 또한, 도 15에 나타낸 셀에 의하면, 다비트화의 제조 방법도 용이하며, 셀 어레이의 제어나 1비트당 필요로 하는 면적이 더욱 축소 가능해지는 등의 이점이 생긴다.
(제4 실시예)
도 16은 본 발명의 제4 실시예에 따른 메모리 셀(25)의 구성을 나타낸 모식도이다.
도 16에 나타낸 바와 같이, 메모리 셀(25)의 제어 게이트(24)는, 제1 제어 게이트(24A)에 대하여 부유 게이트(5)의 상하 방향으로 각각 제2 제어 게이트(24B)가 설치되어 구성되어 있다. 즉, 제어 게이트(24)는, 단면이 대략 일본 문자 コ자 형태(이하, コ자 형태라고 함)의 환형 형상으로 이루어져 있다. 이 제어 게이트(24)의 제2 제어 게이트(24B)는 p형 반도체 기둥(2)을 둘러싸고 있다. 메모리 셀의 다른 구성은, 도 1의 메모리 셀(1)과 동일하므로 설명은 생략한다.
이 메모리 셀(25)에 의하면, 제어 게이트(24)에 대향하는 p형 반도체 기둥(2) 영역으로 부유 게이트(5)의 상부와 하부의 각 영역에 반전층(9)을 각각 형성하고, 2개의 ESCG 구조를 형성할 수 있다. 즉, 1개의 메모리 셀(25)에 2개의 ESCG 구조를 형성할 수 있다. 이들의 ESCG 구조는, 메모리 셀(25)의 소스와 드레인으로서 동작한다. 또한, 도 1에 나타낸 셀의 효과에 더하여, 부유 게이트와 제어 게이트 사이의 용량의 결합률이 증대할 수 있기 때문에, 기록 속도의 새로운 향상 등 셀 성능을 향상시킬 수 있다. 또한, 도 16에 나타낸 셀에 의하면, 다비트화의 제조 방법도 용이하며, 셀 어레이의 제어나 1비트당 필요로 하는 면적이 더욱 축소가 가능해지는 등의 이점이 생긴다.
(제5 실시예)
도 17은 본 발명의 제5 실시예에 따른 메모리 셀 스트링(30)의 구성을 나타낸 모식도이다.
도 17에 나타낸 바와 같이, 메모리 셀 스트링(30)에 있어서, 가장 하단의 메모리 셀(31)에서, 부유 게이트(5)의 하부에 의사 제어 게이트(33)(더미 제어 게이트라고도 함)가 설치되어 있다. 의사 제어 게이트(33)는, 상하 방향에서 인접하는 메모리 셀(31)끼리에 의해 생기는 결합 용량의 크기를 대칭이 되도록 하는 작용이 있다. 이로써, 메모리 셀 스트링(30)에 의하면, 가장 소스 라인(SL) 측에 가까운 셀의 식 (2)로 표현되는 결합률(= C(fg-cg)/Ctot)을 다른 셀의 결합률과 일치시킬 수 있다. 또한, 의사 제어 게이트(33)에 의해 전기적으로 확산층을 형성하는 것이 가 가능해지는 동시에, LSG 측으로부터 최하단의 셀에의 열캐리어(hot carrier)의 주입도 억제하는 것이 가능해진다. 또한, 메모리 셀 스트링(30)에 의하면 다비트화의 제조 방법도 용이하며, 셀 어레이의 제어나 1비트당 필요로 하는 면적이 더욱 축소 가능해지는 등의 이점이 생긴다.
(제6 실시예)
도 18은 본 발명의 제6 실시예에 따른 메모리 셀 스트링(35)의 구성을 나타낸 모식도이다.
도 18에 나타낸 바와 같이, 메모리 셀 스트링(35)은, 좌우의 4비트 메모리 셀 스트링(36, 37)을 패스용 트랜지스터(38)로 한 세트로 하여 구성되며, 8비트의 메모리 용량을 가진다. 메모리 셀 스트링(35)의 최상층에는, 소스 라인(SL) 및 비트 라인(BL)이 형성되어 있다. 또한, 좌우의 4비트 메모리 셀 스트링(36, 37)의 최하단에는 패스용 트랜지스터(38)가 설치되어 있다. 이 패스용 트랜지스터에는, 세로형 MOS 트랜지스터를 사용할 수 있다.
도 18에 나타낸 제1 및 제2 선택 게이트 트랜지스터(11, 12)는, 도 2의 (A)에 나타낸 메모리 셀 스트링의 상하로 설치되는 제1 및 제2 선택 게이트 트랜지스터(11, 12)와 같은 게이트이다. 제1 및 제2 선택 게이트 트랜지스터(11, 12)는, 특정한 비트 라인과 소스 라인에 접속되어 있는 반도체 기둥(2)을 선택하는 제어 게이트이다. 이로써, 제1 및 제2 선택 게이트 트랜지스터(11, 12)에 의해 선택된 반도체 기둥(2)에 데이터를 외부에서 입력하거나, 그 반도체 기둥(2)으로부터 데이터를 외부로 출력할 수 있다. 또한, 도 18에 나타낸 구조로 함으로써, BL나 SL 등의 배선을 상부에 형성할 수 있게 되므로, 그 제조가 간편하게 된다.
또한, 메모리 셀 스트링(35)에 의하면 다비트화의 제조 방법도 용이하며, 셀 어레이의 제어나 1비트당 필요로 하는 면적이 더욱 축소 가능해지는 등의 이점이 생긴다.
(제7 실시예)
도 19는 본 발명의 제7 실시예에 따른 메모리 셀 스트링(40)의 구성을 나타낸 모식도이다.
도 19에 나타낸 바와 같이, 메모리 셀 스트링(40)은, 최하단에 배치되는 제1 선택 게이트 트랜지스터(11A)에 의해 좌우의 4비트 메모리 셀 스트링(36, 37)을 한 세트로 하여 구성되며, 메모리 셀 스트링(40)은 8비트의 메모리 용량을 가진다. 제1 선택 게이트 트랜지스터(11A)는 게이트 산화막과 기판(13)과의 사이에 반전층(9)을 형성한다. 그러므로, 제1 선택 게이트 트랜지스터(11A)는 ESCG 구조를 가지는 것이 된다. 이 ESCG 구조에 의해 기판(13)에 소스 라인(SL)을 형성할 수 있다. 이로써, 메모리 셀 스트링(35)에서는, 제1 선택 게이트 트랜지스터(11A)의 단채널 효과를 방지할 수 있다. 또한, 소스 라인(SL)을 확산 공정 등에서 형성하는 공정이 불필요해진다. 메모리 셀 스트링(40)에 의하면, 소스 라인(SL) 측도 전기적으로 반전하여 사용하기 때문에, 제조 방법도 용이하고, 또한 저저항의 소스 라인(SL)을 실현할 수 있다.
여기서, 도 16에 나타낸 대략 コ자 형태의 환형 형상을 가지는 메모리 셀(25)의 제조 방법에 대하여 설명한다.
도 20a∼도 20e는, 도 16에 나타낸 메모리 셀(25)의 제조 방법을 나타낸 도면이며, 이하의 공정으로 메모리 셀(25)을 제조할 수 있다.
제조 공정 1: 소정의 처리가 행해진 기판(13) 상에 5층으로 이루어지는 막층(14)을 적층하고, 반도체 기둥을 형성하는 영역을 이방성 에칭한 후, 등방성 에칭을 행하는 단계(도 20a 참조). 이때, 막층(14)을 구성하는 제1 절연층(14A), 제2 절연층(14B), 제3 절연층(14C)은, 각각의 에칭에 대하여 선택성을 가지는 것이 특징이다. 여기서, 5층의 절연층(14)은, 아래에서부터 차례로 제2 절연층(14B), 제1 절연층(14A), 제3 절연층(14C), 제1 절연층(14A), 및 제2 절연층(14B)으로 이루어진다. 제조 공정 1에서 등방성 에칭되는 것은 제3 절연층(14C)이다.
제조 공정 2: 부유 게이트가 되는 폴리 Si(16)을 퇴적하는 단계(도 20b 참조).
제조 공정 3: 구멍 뚫린 부분(opening section)에 터널 절연막(6)과 반도체 기둥(2)이 되는 폴리 Si(16)을 퇴적하는 단계(도 20c 참조).
제조 공정 4: 제1 절연층(14A)과 제3 절연층(14C)을 등방성 에칭에 의해 제거하는 단계(도 20d 참조).
제조 공정 5: 절연막(17)과 폴리 Si(16)을 퇴적하는 단계(도 20e 참조). 퇴적된 폴리 Si(16)의 단면이 대략 コ자 형태인 제어 게이트(4)가 형성된다.
전술한 제1 내지 제7 실시예는 다양하게 변형이 가능하다. 예를 들면, 부유 게이트는, 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하는 경우뿐 아니라, 반도체 기둥의 측면의 일부를 피복해도 된다.
제어 게이트는, 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥을 둘러싸는 형태로 피복하는 동시에, 부유 게이트의 측면에 절연층을 사이에 두고 부유 게이트를 둘러싸는 형태로 피복하는 경우뿐 아니라, 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면의 일부를 피복해도 되고, 부유 게이트의 측면에 절연층을 사이에 두고 부유 게이트의 측면의 일부를 피복해도 된다. 또한, 제어 게이트는, 부유 게이트의 상면, 하면, 또는 상면 및 하면의 일부를 피복해도 된다.
이하에 설명하는 제8 내지 제11 실시예로서, 인접 셀의 부유 게이트로부터 선택 셀의 채널 영역에 직접 영향을 미치고 있는 간섭 문제를 해결하고, 또한 선택 셀의 임계 전압이 전기적으로 제어하고 있는 소스나 드레인 영역의 의존성이 낮고, 부유 게이트의 전하량을 조절하는 것이 용이한 반도체 집적 회로에 대하여 설명한다. 이 반도체 집적 회로에서는, 부유 게이트의 전하량을 조절함으로써, 1개의 메모리 셀에 복수의 비트 정보를 기억시키는 다치화가 가능해진다.
(제8 실시예)
도 21은 본 발명의 제8 실시예에 따른 반도체 집적 회로(50)에 구비되는 메모리 셀(60) 중 1셀의 디바이스 구조를 나타낸 사시도이다.
도 21에 나타낸 바와 같이, 반도체 집적 회로(1)에 구비된 메모리 셀(60)은, 채널이 되는 반도체 기둥(52); 반도체 기둥(52)의 외주에 절연층(56)을 사이에 두고 반도체 기둥(52)의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 부유 게이트(55); 부유 게이트(55)의 외주에 절연층(58)을 사이에 두고 부유 게이트(55)의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 주제어 게이트(53); 부유 게이트(55)의 상면 또는 하면에서 반도체 기둥(52)의 외주에 절연층(56, 57)을 사이에 두고 반도체 기둥(52)의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 소스·드레인 제어 게이트(54); 부유 게이트(55)와 소스·드레인 제어 게이트(54)와의 사이에 설치되는 절연층(57); 및 주제어 게이트(53)와 소스·드레인 제어 게이트(54)와의 사이에 설치되는 절연층(57)을 가진다. 이 실시예에서는, 반도체 기둥(52)과 부유 게이트(55) 사이에 설치되는 절연층(56)은 터널 절연층이며, 이하에 달리 명시하지 않는 한 터널 절연층(56)으로 표기한다. 그 이외의 절연층으로서, 주제어 게이트(53)와 소스·드레인 제어 게이트(54) 사이에 절연층(57)과, 부유 게이트(55)로 주제어 게이트(53) 사이에 절연층(58)이 설치되어 있다. 터널 절연층(56), 절연층(57, 58) 각각의 절연층은 총칭하여 절연층이라든지 절연막이라고 하는 경우도 있다. 메모리 셀(60)은, 이른바 세로형의 메모리 셀이다. 여기서, 주제어 게이트(53)를 제1 제어 게이트, 소스·드레인 제어 게이트(54)를 제2 제어 게이트라고 해도 된다. 소스·드레인 제어 게이트는 소스 제어 게이트, 드레인 제어 게이트 중 어느 하나를 의미한다.
이 반도체 기둥(52)은, 도시하지 않은 Si 등의 반도체로 이루어지는 기판이나 SOI 기판 상에 형성할 수 있다. 반도체 기둥(52)은, 예를 들면, 실리콘(Si)으로 형성할 수 있어, 실리콘 기둥(52)이라고도 한다. 채널이 되는 반도체 기둥(52)은, p형 또는 n형 반도체 기둥을 들 수 있다. 이하의 설명에서는, 채널이 되는 반도체 기둥(52)은, p형 반도체로서 설명한다. 반도체 기둥(52)의 불순물 밀도는, 예를 들면 1×1O15cm-3 이상, 1×1O22cm-3 이하로 하면 된다.
터널 절연층(56)의 두께는 2㎚∼20㎚정도이다. 부유 게이트(55)의 외주부와 주제어 게이트(53) 사이의 절연층(58) 및 주제어 게이트(53)와 소스·드레인 제어 게이트(54) 사이의 절연층(57)의 두께는, 5㎚∼10O㎚ 정도이다.
본 발명의 제8 실시예에서는, 메모리 셀의 게이트가 소스·드레인 제어 게이트(54)를 구비하고 있는 점에 특징이 있다. 상세하게 설명한다.
소스·드레인 제어 게이트(54)의 내주부는, 절연층(56)을 사이에 두고 p형 반도체 기둥(52)의 표면과 대향하고 있다. 그러므로, 소스·드레인 제어 게이트(54)에 전압이 인가되면, p형 반도체 기둥(52)의 표면에는 p형 반도체 기둥(52)의 다수 캐리어인 정공과는 반대 도전형의 전자가 유기되어 이른바 반전층(59)이 형성된다.
이로써, p형 반도체 기둥(52)의 표면에는 전자가 많은 영역이 형성되고, 매우 얕은 n형의 확산 영역이 형성된 상태와 등가의 상태가 된다. 이 반전층(59)은, 이 메모리 셀(60)의 소스 영역도 되고 위쪽에 설치되는 다른 메모리 셀의 드레인 영역도 된다. 소스·드레인 제어 게이트(54)는, 인접하는 메모리 셀을 차폐하는 작용을 가진다. 그러므로, 인접하는 메모리 셀 사이의 기생 용량을 없앨 수 있다.
그리고, 본 발명의 소스·드레인 제어 게이트(54)를, ESCG(Extended Sidewall Control Gate)라고 하기로 한다.
또한, 반도체 집적 회로(50)가 도 21에 나타낸 바와 같은 셀 구조를 가짐으로써, 셀에 기억하는 정보의 다비트화도 용이하며, 셀 어레이의 제어나 1비트당 필요로 하는 면적을 더욱 축소 가능해지는 등의 이점이 생긴다.
도 22a는 본 발명의 제8 실시예에 따른 세로형 메모리 셀을 사용한 3비트의 메모리의 디바이스 구조의 부분 단면도, 도 22b는 도 22a에 나타낸 메모리의 디바이스 구조의 평면도, 도 22c는 도 22a에 나타낸 메모리의 디바이스 구조의 등가 회로도이다.
도 22a에 나타낸 바와 같이, 메모리(70)는 도 21에 나타낸 메모리 셀이 3개, p형 반도체 기둥(52)의 축 방향으로 직렬 접속되어 있다.
최하단의 메모리 셀과 기판(63) 사이에는, 제1 선택 게이트 트랜지스터(61)가 설치되고, 제1 선택 게이트 트랜지스터(61)의 소스가 기판(63)의 n형 확산 영역에 설치되어, 소스 라인(Source Line)을 형성하고 있다. 최상단의 메모리 셀의 상부에는 제2 선택 게이트 트랜지스터(62)가 설치되고, 제2 선택 게이트 트랜지스터(62)의 드레인이 데이터 라인(Data Line)을 형성하고 있다.
제1 선택 게이트 트랜지스터(61) 및 제2 선택 게이트 트랜지스터(62)는, 세로형의 n채널 MOS 트랜지스터이다. 제1 선택 게이트 트랜지스터(61)와 메모리 셀 3개와 제2 선택 게이트 트랜지스터(62)가 직렬 접속되어 있고, 메모리 셀 스트링을 구성하고 있다.
도 22b에 나타낸 바와 같이, 3비트의 메모리 셀 스트링의 최소 가공 면적은, 최소 가공 치수를 F로 한 경우, 가로 6F이고 세로가 4F이므로, 24F2가 된다. 여기서, 최소 가공 치수는, 차세대의 최소 가공 치수인 2×㎚ 정도가 된다. 이 ×는 미정이지만, 현행의 32㎚ 프로세스의 7할로 한 경우에는, F는 22㎚ 정도가 된다.
ESCG가 되는 소스·드레인 제어 게이트(54)를 형성하기 위해, 1개의 메모리 셀의 높이는 2.5F 정도가 된다. NAND 구조의 스트링을 형성하기 위한 최소 가공 면적은, 전하 포획형의 세로형 메모리 셀보다 커진다. 그러나, 본 발명의 메모리의 비트 단가는 8비트, 또는 그 이상의 비트 수가 되면, 종래의 평면형 NAND 구조의 플래시 메모리 셀보다 비트 단가는 현저하게 염가가 된다.
본 발명의 메모리 셀의 제조 방법은, 이하의 공정으로 제조할 수 있다.
도 23a∼도 23j는, 메모리 셀의 제조 방법의 주요 공정을 나타낸 도면이며, 도 24a∼도 24f는 3셀을 적층한 경우의 메모리 셀 어레이 제조 방법의 주요 공정을 나타낸 도면이다.
제1 공정: 소정의 처리가 행해진 기판(63) 상에 소스·드레인 제어 게이트(54)가 되는 층(54A)과 2종류의 상이한 절연층(64)을 도시한 바와 같이 적층하는 단계(도 23a, 도 24a 참조).
2종류의 상이한 절연층(64)은 제1 절연층(64A)과 제2 절연층(64B)으로 이루어진다. 제1 절연층(64A)은 예를 들면 SiO2층이다. 제2 절연층(64B)는 예를 들면 Si3N4층이다. 제1 절연층(64A), 제2 절연층(64B)의 재료는 상기한 예에 한정되지 않는다. 제1, 제2 절연층(64A, 64B)의 재료는 등방성 에칭에서 서로 선택 에칭이 가능한 재료이면 된다.
기판(63) 상에, 제2 절연층(64B), 소스·드레인 제어 게이트(54)가 되는 층(이하, 단지 "게이트 형성용 층"이라고 함)(54A), 제2 절연층(64B), 제1 절연층(64A), 제2 절연층(64B), 게이트 형성용 층(54), 제2 절연층(64B) 순으로 적층한다. 즉, 주제어 게이트(53) 및 부유 게이트(55)가 형성되는 층, 즉 제1 절연층(64A)을 사이에 두고 상하에 각각, 제2 절연층(64B), 게이트 형성용 층(54A), 제2 절연층(64B)을 차례로 적층한다.
제2 공정: 이 적층한 층에 레지스트(65) 등을 사용하여 라인 앤드 스페이스를 행하고, 또한 상기 기판(63) 표면까지 개구를 형성하고, 이 개구에 인접하여 상기 적층한 층 중 반도체 기둥(52) 및 터널 절연막(56)을 형성하는 영역을 이방성 에칭하는 단계(도 23b 참조). 이방성 에칭은, 반응성 이온 에칭(RIE)으로 행할 수 있다.
제3 공정: 상기 개구에 인접하여 상기 적층한 절연층 중 부유 게이트(55)가 되는 영역의 제1 절연층(64A)을 등방성 에칭하는 단계(도 23c, 도 24b 참조). 등방성 에칭은 약액을 사용한 화학 에칭으로 행할 수 있다.
제4 공정: 상기 제어 게이트(54)가 되는 영역을 포함하여 상기 개구에 부유 게이트(55)가 되는 반도체 재료(66)를 퇴적하는 단계(도 23d 참조). 반도체 재료(66)에는, 폴리 Si 등의 실리콘계의 재료를 사용할 수 있다.
제5 공정: 반도체 재료(66)가 퇴적된 영역에 대하여 이방성 에칭을 행하여, 반도체 기둥(52) 및 터널 절연막(56)을 형성해야 할 영역에 개구를 형성하는 동시에 부유 게이트(55)를 형성하는 단계(도 23d, 도 24c 참조).
제6 공정: 이방성 에칭에 의해 형성한 개구의 측벽에 터널 절연층(56)을 퇴적하는 단계(도 23e 참조).
제7 공정: 상기 터널 절연막(56)으로 둘러싸인 개구에 반도체 재료(66)를 퇴적하여 반도체 기둥(52)을 형성하는 단계(도 23f, 도 24d 참조).
제8 공정: 상기 2종류의 상이한 층 중, 상기 폴리 Si으로 이루어지는 부유 게이트(55)가 형성되어 있는 층의 옆에 남아 있는 제1 절연층(64A)을 등방성 에칭하는 단계(도 23G 참조).
제9 공정: 상기 부유 게이트(55) 상에 다른 절연막(67), 예를 들면, SiO2막을 형성하는 단계(도 23H 참조).
제10 공정: 상기 다른 절연막(67) 상에, 주제어 게이트(53)가 되어야 할 재료(66)를 퇴적하는 단계(도 23i 참조)와, 이 재료(66)를, 주제어 게이트(53)를 형성하도록 에칭하는 단계(도 23j, 도 24e 참조). 주제어 게이트(53)와 소스·드레인 제어 게이트(54)가 되어야 할 재료는, 폴리 Si 대신에 금속이나 실리사이드를 사용해도 된다.
도 24a∼도 24f에서, 또한 제1 선택 게이트 트랜지스터(61)와 제2 선택 게이트 트랜지스터(62)를 형성하는 경우에는 다음의 점에 주의한다.
제1 및 제2 선택 게이트 트랜지스터(61, 62)는 도 22a에 나타낸 바와 같이, NAND형 스트링의 최상부와 최하부에 설치되는 선택 게이트 트랜지스터이며, 특정한 반도체 기둥(52)을 선택하는 선택 게이트이다. 그러므로, 제1 및 제2 선택 게이트 트랜지스터(61, 62)에서는, 부유 게이트(55)를 형성할 필요가 없다. 본 발명의 소스·드레인 제어 게이트(54)와 동일한 게이트 층을 사용하여 형성할 수 있다(도 24a∼도 24e 참조).
예를 들면, 제1 선택 게이트 트랜지스터(61)에 대해서는, 상기 막층(64)을 형성하기 전에 기판(61) 상에 절연막(68), 선택 게이트용 층(54B)을 형성하여 두면 된다. 제2 선택 게이트 트랜지스터(65)에 대해서는 최상단의 메모리 셀을 구성하는 제2 절연막(64B) 상에 선택 게이트용 층(54B), 제2 절연막(64B)을 형성하여 두면 된다. 또한, 도 24f에 나타낸 바와 같이, 반도체 기둥(52) 사이에서 데이터 라인 등을 형성한다.
도 25는 본 발명의 제8 실시예에 따른 세로형 메모리 셀의 동작을 설명하는 도면이며, (A)는 소거의 경우를, (B)는 기록의 경우를, (C)는 기록 금지의 경우를, (D)는 판독의 경우를 나타내고 있다.
도 25의 (A)에 나타낸 바와 같이, 메모리 셀의 소거는 블록 단위로 행해지고, 소거 동작은 p형 반도체 기둥에 전압을 인가하여 부유 게이트(55)로부터 전자를 인출함으로써 행해진다.
도 25의 (B)에 나타낸 바와 같이, 메모리 셀에의 정보의 기록은 부유 게이트(55) 내에 양자 터널 효과에 의해 전자를 주입함으로써 행해진다. 기판(63)의 n형 반도체 영역 소스 라인(SL)를 접지 전위로 하고, 미소한 전류에 의해 주제어 게이트(53)에 기록 전압을 인가한다. 부유 게이트(55) 내에 축적된 전자가 정보를 기억한다. 기록은 페이지 단위로 행해지고, 동일 페이지 내의 모든 셀에 대하여, 동시에 주제어 게이트(53)에 기록 전압을 인가함으로써 기록 동작이 이루어진다.
도 25의 (C)에 나타낸 바와 같이, 메모리 셀에의 기록 금지는, 기록 동작 시에, 기록할 필요가 없는 셀의 기록을 방지하는 동작이다.
도 25의 (D)에 나타낸 바와 같이, 본 발명의 메모리 셀에서는, 페이지 단위로 정보의 판독 동작이 이루어진다. 부유 게이트(55)에 어떤 일정량의 전자가 있는 경우에는 소스와 드레인 사이에 전류가 그다지 흐르지 않고, 이 상태가 "0"이 된다. 또한, 부유 게이트(55)에 어떤 일정량의 전자가 없는 경우에는 소스·드레인 사이에 전류가 비교적 흐르고, 흘러 이 상태가 "1"이 된다.
이상, 설명한 바와 같이 본 발명의 제8 실시예에 따른 ESCG 구조를 가지는 세로형 메모리 셀은, 통상의 평면형의 NAND 플래시 메모리 셀과 동일한 메모리 동작을 행할 수 있다. 특히, 벌크 소거 방법은 ESCG 구조를 사용함으로써 이용 가능해진다. 즉, ESCG 구조에 의해 형성되는 전기적인 n형 소스·드레인 영역은 벌크로 소거 전압을 인가하면 정공 전하를 축적시키기 때문에, p형 반도체 기둥(52)이 Si 등의 반도체 기판(63)(벌크)에 완전히 접촉한다. 그러므로, 반도체 집적 회로(50)의 메모리 셀은, 통상의 평면형의 NAND 플래시 메모리 셀과 동일한 벌크 소거 방법을 사용할 수 있다.
이하에, 본 발명의 메모리 셀의 각종 특성에 대하여 계산예를 나타낸다.
본 발명에 사용하는 메모리 셀을 발명자 등이 개발한 반도체 집적 회로의 계산 소프트 웨어(TCAD)를 사용하여, 3차원 시뮬레이션을 행하여 메모리 셀의 각종 특성에 대하여 계산하였다.
도 26은 시뮬레이션에 사용한 계산 모델을 나타낸 도면이며, (A)는 비교예의 종래의 FG 구조를, (B)는 제1 실시예와 동일한 ESCG 구조를, (C)는 제8 실시예에 따른 ESCG 구조의 플래시 메모리 셀을 나타내고 있다.
도 27은 본 발명의 메모리 셀의 부유 게이트(55)에 주입되는 전하의 시뮬레이션 결과를 나타낸 도면이며, 전하량에 대한 Vth의 의존성을 나타내고 있다. 가로축은 부유 게이트 중의 전체 전하량 QFG(C)를, 세로축은 시뮬레이션한 Vth(V)를 나타내고 있다. 도 27에서, 마름모꼴 표시(◆)는 종래의 FG 구조, 사각 표시(■)는 제1 실시예와 동일한 ESCG 구조, 원 표시(●)는 제8 실시예에 따른 ESCG 구조의 결과를 나타내고 있다.
도 27로부터 명백한 바와 같이, 제8 실시예에 따른 ESCG 구조를 가지는 메모리 셀에서는, Vth가 비교예의 플래시 메모리 셀 및 제1 실시예와 동일한 ESCG 구조를 가지는 메모리 셀보다 커지는 것을 알 수 있다. 부유 게이트의 전하량의 조절에 의해 선택 셀의 임계 전압의 의존성도 높아지므로, 1개의 메모리 셀에 복수의 비트 정보를 기억시키는 다치화도 가능하게 된다.
도 28은 본 발명과 비교예의 메모리 셀에서, 인접하는 메모리 셀 사이의 간섭에 대하여 Vth의 변동(ΔVth라고도 함)을 조사한 시뮬레이션 결과를 나타낸 도면이다. 도 28의 가로축은 Vth(V)를, 세로축은 ΔVth(mV)를 나타내고 있다. 도 28에서, 마름모꼴 표시(◆)는 종래의 FG 구조, 사각 표시(■)는 제1 실시예와 동일한 ESCG 구조, 원 표시(●)는 제8 실시예에 따른 ESCG 구조의 결과를 나타내고 있다.
도 28로부터 명백한 바와 같이, 제8 실시예에 따른 ESCG 구조를 가지는 메모리 셀에서는, 비교예의 플래시 메모리 셀에 대하여 ΔVth가 현저하게 개선될 수 있는 것을 알았다. 비교예의 종래의 FG 구조에서는 최소 가공 치수를 작게 하면 인접하는 메모리 셀 사이의 간섭이 억제할 수 없고, 제1 실시예와 동일한 ESCG 구조를 가지는 메모리 셀의 경우에도 Vth가 작을 때, 인접하는 메모리 셀 사이의 간섭 문제가 남아있다. 이에 대하여, 제8 실시예에 따른 ESCG 구조를 가지는 메모리 셀에서는, 소스·드레인 제어 게이트(54)의 실드 효과에 의해 인접하는 메모리 셀 사이의 간섭을 완전히 억제할 수 있다. 그러므로, 제8 실시예에 따른 메모리 셀에서는, 최소 가공 치수를 작게 해도 인접하는 메모리 셀 사이의 간섭을 억제할 수 있다.
도 29는 본 발명과 비교예의 각 메모리 셀에 있어서, 인접하는 메모리 셀 사이의 간섭에 대한 전위 분포를 나타낸 도면이다. 도 29에서, (A)는 종래의 FG 구조, (B)는 제1 실시예와 동일한 ESCG 구조, (C)는 제8 실시예에 따른 ESCG 구조에 대한 결과를 나타내고 있다.
도 29로부터 명백한 바와 같이, 비교예의 종래의 FG 구조에서는 도 29의 (A)에 나타낸 바와 같이, 인접하는 부유 게이트에서 선택 셀의 부유 게이트에 간접적으로 영향을 미치고 있기 때문에, 최소 가공 치수를 작게 하면 인접하는 메모리 셀 사이의 간섭을 억제할 수 없다. 도 29의 (B)에 나타낸 바와 같이, 제1 실시예와 동일한 ESCG 구조의 경우에는 인접 셀의 부유 게이트에서 선택 셀의 채널 영역에 직접적으로 영향을 미치고 있는 간섭 문제가 남아 있다. 이에 대하여, 도 29의 (C)에 나타낸 바와 같이, 본 발명의 제8 실시예에 따른 ESCG 구조를 가지는 메모리 셀에서는, 소스·드레인 제어 게이트(54)의 완전한 실드 효과에 의해 인접하는 메모리 셀 사이의 간섭이 완전히 억제할 수 있다.
(제9 실시예)
도 30은 본 발명의 제9 실시예에 따른 메모리 셀 스트링(80)의 구성을 나타낸 모식도이다.
도 30에 나타낸 바와 같이, 메모리 셀 스트링(80)은, 좌우의 3비트 메모리 셀 스트링(81, 82)이 패스용 트랜지스터(83)에 의해 1세트로 구성되며, 6비트의 메모리 용량을 가진다. 메모리 셀 스트링(80)의 최상층에는, 소스 라인(Source Line, SL) 및 비트 라인(Data Line, BL)이 형성되어 있다. 또한, 좌우의 3비트 메모리 셀 스트링(81, 82)의 최하단에는 패스용 트랜지스터(83)가 설치되어 있다. 이 패스용 트랜지스터에는, 세로형 MOS 트랜지스터를 사용할 수 있다.
도 30에 나타낸 제1 및 제2 선택 게이트 트랜지스터(61, 62)는, 도 22a에 나타낸 메모리 셀 스트링의 상하에 설치되는 제1 및 제2 선택 게이트 트랜지스터(61, 62)와 동일한 게이트이다. 제1 및 제2 선택 게이트 트랜지스터(61, 62)는, 특정한 비트 라인과 소스 라인에 접속되어 있는 반도체 기둥(52)을 선택하는 제어 게이트이다. 이로써, 제1 및 제2 선택 게이트 트랜지스터(61, 62)에 의해 선택된 반도체 기둥(52)에는, 데이터를 외부로부터 입력하거나, 데이터를 외부에 출력할 수 있다. 또한, 도 30에 나타낸 구조를 가짐으로써, BL나 SL 등의 배선을 상부에 형성할 수 있기 때문에, 그 제조가 간편해진다.
또한, 메모리 셀 스트링(80)에 의하면 다비트화의 제조 방법도 용이하며, 셀 어레이의 제어나 1비트당 필요로 하는 면적을 더욱 축소할 수 있는 등의 이점이 생긴다.
(제10 실시예)
도 31은 본 발명의 제10 실시예에 따른 메모리 셀 스트링(90)의 구성을 나타낸 모식도이다.
도 31에 나타낸 바와 같이, 메모리 셀 스트링(90)은, 좌우에 배치되어 있는 2세트의 3비트 메모리 셀 스트링(91, 92)이 최하단에 배치되는 제1 선택 게이트 트랜지스터(61A)를 공유하여 구성되어 있다. 제1 선택 게이트 트랜지스터(61A)는 게이트 산화막과 기판(63) 사이에 소스 라인 반전층(93)을 형성한다.
이로써, 메모리 셀 스트링(90)에서는, 제1 선택 게이트 트랜지스터(61A)의 단채널 효과를 방지할 수 있다. 또한, 소스 라인(SL)을 확산 단계 등으로 형성하는 공정이 불필요해진다. 메모리 셀 스트링(90)에 의하면, 소스 라인(SL) 측도 전기적으로 반전하여 사용하기 때문에 제조 방법도 용이하고, 또한 저저항의 소스 라인(SL)을 실현할 수 있다.
(제11 실시예)
도 32는 본 발명의 제11 실시예에 따른 메모리 셀 스트링(95)의 구성 및 그 제작 방법을 나타내는 모식도이다.
도 32에 나타낸 바와 같이, 제8, 제9, 제10 실시예의 메모리 셀 스트링(70, 80, 90)에 있어서, 에피택셜 성장 공정에 의한 단결정 Si층(96, 97)을 사용한 부유 게이트(55)와 반도체 기둥(52)을 형성한다. 이 단결정 Si층(96, 97)은 동시에 형성하지 않아도 독립적으로 형성할 수도 있다. 그 외에 대해서는 도 23a∼도 23j, 도 24a∼도 24f를 참조하여 설명한 절차와 동일하다.
이로써, 최근 3차원 적층 세로형 구조의 플래시 메모리의 가장 중요한 문제점 중 하나인, 폴리 Si 반도체 중의 포획 전하에 의한 임계 전압의 불균일과 이동도의 열화 특성을 개선할 수 있다.
제8 내지 제11 실시예는, 다양한 변형이 가능하다.
부유 게이트는, 반도체 기둥의 외주에서 간격을 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복하는 경우뿐 아니라, 반도체 기둥의 측면의 일부를 피복해도 된다.
주제어 게이트는 부유 게이트의 외주에 절연층을 사이에 두고 부유 게이트를 둘러싸는 형태로 피복할 뿐 아니라, 부유 게이트의 외주에 절연층을 사이에 두고 부유 게이트의 측면의 일부를 피복해도 된다.
소스·드레인 제어 게이트는, 부유 게이트의 상면, 하면 중 어느 하나 또는 양쪽에 있어서, 반도체 기둥의 외주에 절연층을 사이에 두고 반도체 기둥의 측면을 둘러싸는 형태로 피복할 뿐 아니라, 반도체 기둥의 측면의 일부를 피복해도 된다. 소스·드레인 제어 게이트는, 부유 게이트의 상면, 하면 중 어느 하나 또는 양쪽에 설치해도 되고, 또한 부유 게이트의 상면, 하면의 일부를 피복해도 된다.
본 발명은, 상기 실시예에 한정되지 않고, 특허청구범위에 기재한 발명의 범위 내에서 다양한 변형이 가능하며, 이들도 본 발명의 범위 내에 포함되는 것은 물론이다.
예를 들면, 제1 내지 제7 실시예에서도, 반도체 기둥을 폴리 Si으로 형성하지 않고, 단결정 Si에 의해 형성해도 된다.
1: 반도체 집적 회로
2: 반도체 기둥
3: 게이트
4, 24: 제어 게이트
4A, 24A: 제1 제어 게이트
4B, 24B: 제2 제어 게이트
5: 부유 게이트
6: 터널 절연층
7, 8: 절연층
9: 반전층
10, 25, 31: 메모리 셀
10A, 20: 메모리
11: 제1 선택 게이트 트랜지스터
12: 제2 선택 게이트 트랜지스터
13: 기판
14: 막층(절연층)
13A, 14A: 제1 막층(제1 절연층)
13B, 14B: 제2 막층(제2 절연층)
14C: 제3 막층(제3 절연층)
15: 레지스트
16: 폴리 Si(반도체 재료)
17: SiO2 절연막(절연층)
18: 산화막(절연막)
19: 저유전율층
20A, 30, 35, 36, 37: 메모리 셀 스트링
33: 의사 제어 게이트
38: 패스 트랜지스터
50: 반도체 집적 회로
52: 반도체 기둥
53: 주제어 게이트
54: 소스·드레인 제어 게이트
55: 부유 게이트
56: 터널 절연막(터널 절연층)
57, 58: 절연층
59: 전기적인 반전층
60: 메모리 셀
61, 61A: 제1 선택 게이트 트랜지스터
62: 제2 선택 게이트 트랜지스터
63: 기판
64: 절연층(층막)
64A: 제1 절연층
64B: 제2 절연층
65: 레지스트
66: 폴리 Si(반도체 재료)
67: 산화막(절연막)
70, 80, 81, 82, 90, 91, 92: 메모리 셀 스트링
83: 패스 트랜지스터
93: 소스 라인 반전층
96, 97: 단결정 Si층

Claims (29)

  1. 메모리 셀을 포함하는 반도체 집적 회로로서,
    상기 메모리 셀이,
    채널이 되는 반도체 기둥;
    상기 반도체 기둥의 외주에 절연층을 사이에 두고 상기 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 부유 게이트; 및
    상기 반도체 기둥의 외주에 절연층을 사이에 두고 상기 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 동시에, 상기 부유 게이트의 외주에 절연층을 사이에 두고 상기 부유 게이트의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 제어 게이트를 포함하는,
    반도체 집적 회로.
  2. 메모리 셀을 포함하는 반도체 집적 회로로서,
    상기 메모리 셀이,
    채널이 되는 반도체 기둥;
    상기 반도체 기둥의 외주에 절연층을 사이에 두고 상기 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 부유 게이트; 및
    상기 반도체 기둥의 외주에 절연층을 사이에 두고 상기 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 동시에, 상기 부유 게이트의 외주에 절연층을 사이에 두고 상기 부유 게이트의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 것에 더하여, 상기 부유 게이트의 상면, 하면 또는 상면 및 하면의 일부를 절연층을 사이에 두고 피복하는 제어 게이트를 포함하는,
    반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제어 게이트는, 상기 반도체 기둥의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되는 제1 제어 게이트와, 상기 부유 게이트의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되는 제2 제어 게이트로 구성되는, 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 제어 게이트는, 상기 반도체 기둥의 축 방향을 따라, 상기 제1 제어 게이트, 상기 제2 제어 게이트 순으로 구성되거나, 상기 제2 제어 게이트, 상기 제1 제어 게이트 순으로 구성되거나, 또는 상기 제1 제어 게이트, 상기 제2 제어 게이트, 상기 제1 제어 게이트 순으로 구성되는, 반도체 집적 회로.
  5. 제1항, 제2항, 또는 제4항에 있어서,
    상기 반도체 기둥 중 상기 제어 게이트에 대향하는 측부에는, 상기 제어 게이트에 인가되는 전압에 의해 반전층이 형성되는, 반도체 집적 회로.
  6. 제1항, 제2항, 또는 제4항에 있어서,
    상기 반도체 기둥의 상하 방향 중 적어도 한쪽에는, 소스 전극 및 드레인 전극 중 어느 한쪽의 전극이 설치되고, 상기 전극에 전압이 인가되어 생길 수 있는 열전자가 상기 제어 게이트에 침입하고, 상기 부유 게이트에 주입되지 않는, 반도체 집적 회로.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 제어 게이트는, 상기 반도체 기둥의 축 방향을 따라 상기 제2 제어 게이트가 상기 제1 제어 게이트를 사이에 끼워 일체로 되어 구성되어 있는, 반도체 집적 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 메모리 셀을 복수 포함하고,
    각각의 상기 반도체 기둥을 따라 상기 제어 게이트 및 상기 부유 게이트가 복수 설치되어 있는,
    반도체 집적 회로.
  9. 제8항에 있어서,
    상기 복수의 메모리 셀의 인접하는 영역에는, 또한 공극 또는 저유전율층이 삽입되어 있는, 반도체 집적 회로.
  10. 제8항에 있어서,
    각각의 상기 반도체 기둥이 기판 상에 설치되어 있고,
    제1 선택 게이트 트랜지스터가 최하단의 상기 메모리 셀과 상기 기판 사이에 설치되고,
    제2 선택 게이트 트랜지스터가 최상단의 상기 메모리 셀의 상부 사이에 설치되어 있는, 반도체 집적 회로.
  11. 제8항에 있어서,
    각각의 상기 반도체 기둥이 기판 상에 설치되어 있고,
    인접하는 상기 반도체 기둥을 접속하는 패스 스트랜지스터가 상기 기판에 형성되어 있는, 반도체 집적 회로.
  12. 제11항에 있어서,
    각각의 상기 반도체 기둥은 기판 상에 설치되고,
    최하단의 상기 메모리 셀과 최하단 측에 설치되는 제1 선택 게이트 트랜지스터와의 사이에, 더미 제어 게이트가 설치되어 있는, 반도체 집적 회로.
  13. 기판 상에 3종류의 상이한 층을 적층하는 단계;
    이 적층한 층에 라인 앤드 스페이스를 행하고 또한 상기 기판 표면까지 개구를 형성하는 단계;
    상기 개구에 인접하여 상기 적층한 층 중 제어 게이트가 되는 영역을 에칭하는 단계;
    상기 제어 게이트가 되는 영역을 포함하여 상기 개구에 반도체 재료를 퇴적하는 단계;
    상기 반도체 재료가 퇴적된 영역에 대하여 이방성 에칭을 행하여, 반도체 기둥 및 터널 절연층을 형성해야 할 영역에 개구를 형성하는 동시에 부유 게이트를 형성하는 단계;
    이방성 에칭에 의해 형성한 개구의 측벽에 터널 절연층을 퇴적하는 단계;
    상기 터널 절연층으로 둘러싸인 개구에 반도체 재료를 퇴적하여 반도체 기둥을 형성하는 단계;
    서로 에칭 선택성을 가지는 상기 3종류의 상이한 층 중, 상기 부유 게이트가 형성되어 있는 층과 셀 사이의 분리층이 되는 층을 남기고 에칭하는 단계;
    상기 부유 게이트, 상기 분리층이 되는 층 및 터널 절연층 상에 다른 절연층을 형성하는 단계;
    상기 다른 절연층 상에, 제어 게이트가 되어야 할 재료를 퇴적하는 단계; 및
    상기 제어 게이트가 되어야 할 재료를, 제어 게이트와 워드 라인을 형성하도록 에칭하는 단계
    를 포함하는 반도체 집적 회로의 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 재료는 폴리실리콘, 실리콘, 금속, 실리사이드 중 어느 하나인, 반도체 집적 회로의 제조 방법.
  15. 제13항에 있어서,
    상기 제어 게이트가 되어야 할 재료는 폴리실리콘, 금속, 실리사이드 중 어느 하나인, 반도체 집적 회로의 제조 방법.
  16. 제13항에 있어서,
    상기 기판 상에 3종류의 상이한 층을 적층하기 전에, 상기 기판으로서의 실리콘 기판에 대하여 소스 영역 또는 드레인 영역을 형성하는, 반도체 집적 회로의 제조 방법.
  17. 제13항에 있어서,
    상기 기판 상에 3종류의 상이한 층을 적층하기 전에, 인접하는 상기 반도체 기둥끼리를 연결하는 패스 트랜지스터를 형성하는, 반도체 집적 회로의 제조 방법.
  18. 메모리 셀을 포함하는 반도체 집적 회로로서,
    상기 메모리 셀이,
    채널이 되는 반도체 기둥;
    상기 반도체 기둥의 외주에 절연층을 사이에 두고 상기 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 부유 게이트;
    상기 부유 게이트의 외주에 절연층을 사이에 두고 상기 부유 게이트의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 주제어 게이트;
    상기 부유 게이트의 상면 또는 하면에서 상기 반도체 기둥의 외주에 절연층을 사이에 두고 상기 반도체 기둥의 측면을 둘러싸는 형태로 피복하거나 또는 그 일부를 피복하는 소스·드레인 제어 게이트; 및
    상기 부유 게이트와 상기 소스·드레인 제어 게이트 사이, 상기 주제어 게이트와 상기 소스·드레인 제어 게이트 사이에 각각 설치되는 절연층을 포함하는,
    반도체 집적 회로.
  19. 제18항에 있어서,
    상기 주제어 게이트가, 상기 부유 게이트의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되고,
    상기 소스·드레인 제어 게이트가, 상기 부유 게이트의 상면 또는 하면의 상기 반도체 기둥의 주위에 절연층을 사이에 두고 둘러싸는 형태로 또는 둘러싸는 형태의 일부에 형성되고,
    상기 주제어 게이트와 상기 소스·드레인 제어 게이트가 분리되어 있는, 반도체 집적 회로.
  20. 제18항에 있어서,
    상기 반도체 기둥 중 상기 소스·드레인 제어 게이트에 대향하는 측부는, 상기 소스·드레인 제어 게이트에 인가되는 전압에 의해 반전층이 형성되는, 반도체 집적 회로.
  21. 제18항에 있어서,
    상기 반도체 기둥의 상하 방향 중 적어도 한쪽에는, 소스 전극 및 드레인 전극의 어느 한쪽의 전극이 설치되고, 상기 전극에 전압이 인가되어 생길 수 있는 열전자가 상기 소스·드레인 제어 게이트에 침입하고, 상기 부유 게이트에 주입되지 않는, 반도체 집적 회로.
  22. 제18항 내지 제21항 중 어느 한 항에 기재된 메모리 셀을 복수 구비하고,
    각각의 상기 반도체 기둥을 따라 상기 주제어 게이트, 상기 소스·드레인 제어 게이트 및 상기 부유 게이트가 복수 설치되어 있는,
    반도체 집적 회로.
  23. 제22항에 있어서,
    각각의 상기 반도체 기둥이 기판 상에 설치되어 있고,
    제1 선택 게이트 트랜지스터가 최하단의 메모리 셀과 상기 기판 사이에 설치되고,
    제2 선택 게이트 트랜지스터가 최상단의 메모리 셀의 상부 사이에 설치되어 있는, 반도체 집적 회로.
  24. 제22항에 있어서,
    각각의 상기 반도체 기둥이 기판 상에 설치되어 있고,
    인접하는 상기 반도체 기둥을 접속하는 패스 스트랜지스터가 상기 기판 상에 형성되어 있는, 반도체 집적 회로.
  25. 기판 상에 소스·드레인 제어 게이트용의 반도체 재료를 포함하여 3종류의 상이한 층을 적층하는 단계;
    이 적층한 층에 라인 앤드 스페이스를 행하고 또한 상기 기판 표면까지 개구를 형성하는 단계;
    상기 개구에 인접하여 상기 적층한 층 중 부유 게이트가 되는 영역을 에칭하는 단계;
    상기 부유 게이트가 되는 영역을 포함하여 상기 개구에 반도체 재료를 퇴적하는 단계;
    상기 반도체 재료가 퇴적된 영역에 대하여 이방성 에칭을 행하여, 반도체 기둥 및 터널 절연층을 형성해야 할 영역에 개구를 형성하는 동시에, 부유 게이트를 형성하는 단계;
    이방성 에칭에 의해 형성한 개구의 측벽에 터널 절연층을 퇴적하는 단계;
    상기 터널 절연층으로 둘러싸인 개구에 반도체 재료를 퇴적하여 반도체 기둥을 형성하는 단계;
    상기 부유 게이트 측면의 주제어 게이트가 되는 영역을 에칭하는 단계;
    에칭하여 형성한 영역의 측벽에 다른 절연층을 퇴적하는 단계;
    상기 다른 절연층 상에, 주제어 게이트가 되어야 할 재료를 퇴적하는 단계; 및
    주제어 게이트가 되어야 할 재료를, 주제어 게이트와 워드 라인을 형성하도록 에칭하는 단계
    를 포함하는 반도체 집적 회로의 제조 방법.
  26. 제25항에 있어서,
    상기 반도체 재료는 폴리실리콘, 실리콘, 금속, 실리사이드 중 어느 하나인, 반도체 집적 회로의 제조 방법.
  27. 제26항에 있어서,
    상기 주제어 게이트, 상기 소스·드레인 제어 게이트가 되어야 할 재료는, 폴리실리콘, 금속, 실리사이드 중 어느 하나인, 반도체 집적 회로의 제조 방법.
  28. 제25항에 있어서,
    상기 기판 상에 3종류의 상이한 층을 적층하기 전에, 상기 기판으로서의 실리콘 기판에 대하여 소스 영역 또는 드레인 영역을 형성하는, 반도체 집적 회로의 제조 방법.
  29. 제25항에 있어서,
    상기 기판 상에 3종류의 상이한 층을 적층하기 전에, 인접하는 상기 반도체 기둥끼리를 연결하는 패스 트랜지스터를 형성하는, 반도체 집적 회로의 제조 방법.
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