JPWO2011142458A1 - 半導体集積回路とその製造方法 - Google Patents

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Abstract

ショートチャネル効果が抑制でき、ホットエレクトロン注入が無く、浅い接合の形成が不要となり、さらにセル間干渉のない新規な縦型ＭＯＳトランジスタを用いた半導体集積回路及びその製造方法を提供する。半導体集積回路におけるメモリセル１が、チャネルとなる半導体柱２と、半導体柱２の外周にトンネル絶縁層６を介して半導体柱２を周状に被覆する浮遊ゲート５と、半導体柱２の外周に絶縁層８を介して半導体柱を周状に被覆するとともに浮遊ゲート５の外周に絶縁層７を介して浮遊ゲート５を周状に被覆する制御ゲート４と、を備える。

Description

本発明は、メモリセルを備えた半導体集積回路とその製造方法に関する。
従来型のＮＡＮＤ型フラッシュメモリでは、微細化による高集積化が次の主な理由により限界に達している。一つの目の理由はチャネル長を短くしていくとゲート電圧が閾値電圧以下であってもソースとドレイン間に電流が流れ易くなる現象、所謂ショートチャネル効果により閾値電圧の変動などが生じることである。二つ目の理由はソースやドレインの浅い接合の形成が困難である点である。三つ目の理由は書き込み時(プログラム時とも呼ぶ)のホットエレクトロンが浮遊ゲートに注入されトランジスタの閾値電圧の変動が生じるからである。四つ目の理由は隣り合うセルが容量結合するセル間干渉等の障害である。
図３３は、従来型のＮＡＮＤ型フラッシュメモリの基本構造を示す図であり、それぞれ（Ａ）は平面パターンを示し、（Ｂ）は等価回路を示している。
図３３に示すように、従来型のＮＡＮＤ型フラッシュメモリ１００のＮＡＮＤストリング１０２は、直列接続されたＮＡＮＤ型のフラッシュメモリセル１０４と、フラッシュメモリセル１０４の一端に接続される第１の選択ゲートトランジスタ１１１と、フラッシュメモリセル１０４の他端に接続される第２の選択ゲートトランジスタ１１２と、から構成されている。第１の選択ゲートトランジスタ１１１はソースラインに接続される。第２の選択ゲートトランジスタ１１２はビットラインに接続される。
ここで、隣り合うフラッシュメモリセルは寄生容量１１６で容量結合し、フラッシュメモリセル１０４間の干渉が生じる。現状では、第１及び第２の選択ゲートトランジスタ１１１、１１２のチャネル長を、フラッシュメモリセル１０４のそれよりも長くしてホットエレクトロン注入を回避している。
このような従来型のＮＡＮＤ型フラッシュメモリの限界を超えるために、非特許文献１には、二次元の集積回路よりも集積度が高くなる縦型のメモリセルを用いた縦型メモリセルアレイが提案されている。この縦型のメモリセルでは、不揮発記憶のために浮遊ゲート構造を採用している。
浮遊ゲート構造のメモリセルでは、ポリＳｉからなる浮遊ゲートの障壁高さは３．１５ｅＶあるので、記憶に対する信頼性は高く、集積度も高くできる。しかしながら、隣り合うセル、特に上下に隣り合うセルが容量結合するセル間干渉があり、メモリセルの書き込み速度の向上が困難である。
さらに、浮遊ゲート構造に代えてチャージトラップ型の縦型のメモリセルを用いた種々の素子が、ＢｉＣＳ（非特許文献１及び２参照）、ｐ−ＢｉＣＳ（非特許文献３及び４参照）及びＴＣＡＴＣＳ（非特許文献５参照）として報告されている。
しかしながら、チャージトラップ型の縦型のメモリセルにおいては、記憶の信頼性に難点がある。これは、チャージトラップ型のメモリセルの記憶は、絶縁物中のトラップ電荷で保持され、障壁高さが例えば１．０ｅＶと小さいことに起因する。また、この従来技術では、ショートチャネル効果、ソースやドレインの浅い接合の形成が困難で、書き込み時(プログラム時とも呼ぶ)のホットエレクトロン注入などに起因する課題を解決することが困難である。また、記憶させる電荷量の制御が困難であり、1つのメモリセルに複数のビット情報を記憶させる多値化も難しい。
T. Endoh, et al, IEDM Tech. Dig., pp33-36, 2001. H. Tanaka, et al, VLSI Symp. Tech. Dig., pp14-15, 2007 Y. Fukuzumi, et al., IEDM Tech. Dig., pp449-452, 2007. Y. Komori, et al., IEDM Tech. Dig., pp851-854, 2008. R. Katsumata, et al, VLSI Symp. Tech. Dig., pp136-137, 2009 J.H. Jang, et al, VLSI Symp. Tech. Dig., pp192-193, 2009
従来の平面型のフラッシュメモリや縦型のメモリセルにおいては、上記したようにショートチャネル効果の抑制の困難性、浅い接合の実現の困難性、プログラム時のホットエレクトロン注入に伴う誤動作、隣り合うメモリセルが容量結合して生じるセル間干渉により微細化が限界となっている。
本発明は、上記課題に鑑み、ショートチャネル効果を抑制し、、ホットエレクトロンの注入によるトランジスタの故障が生じにくく、セル間干渉のない新規な浮遊ゲート構造を有する縦型ＭＯＳトランジスタを用いたメモリセルからなる半導体装置を提供することを第１の目的とし、その製造方法を提供することを第２の目的としている。
さらに、本発明は、ショートチャネル効果を抑制し、ホットエレクトロンの注入によってトランジスタの故障が生じ難く、セル間干渉のない多値化が可能な新規な浮遊ゲート構造を有する縦型ＭＯＳトランジスタを用いたメモリセルからなる半導体装置を提供することを第３の目的とし、その製造方法を提供することを第４の目的としている。
上記第１の目的を達成するため、本発明の半導体集積回路は、メモリセルを備え、メモリセルが、チャネルとなる半導体柱と、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する制御ゲートと、を有する。
本発明の別の半導体集積回路は、メモリセルを備え、メモリセルが、チャネルとなる半導体柱と、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面を周状に被覆するか又はその一部を被覆することに加え、浮遊ゲートの上面、下面又は上下面の一部を絶縁層を介して被覆する制御ゲートと、を有する。
上記構成において、制御ゲートは、好ましくは、半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成される第１の制御ゲートと、浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成される第２の制御ゲートとで構成される。
制御ゲートは、好ましくは、半導体柱の軸方向に沿って、第１の制御ゲート、第２の制御ゲートの順に構成されているか、第２の制御ゲート、第１の制御ゲートの順に構成されているか、又は、第１の制御ゲート、第２の制御ゲート、第１の制御ゲートの順に構成されている。
好ましくは、半導体柱のうち前記制御ゲートに対向する側部は、制御ゲートに印加される電圧により反転層が形成される。
半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、電極に電圧が印加されて生じ得るホットエレクトロンが制御ゲートに侵入し、浮遊ゲートに注入されないようにしてもよい。
制御ゲートは、好ましくは半導体柱の軸方向に沿って第２の制御ゲートが第１の制御ゲートを挟んで一体化されて構成されている。
半導体柱は、１×１０１５ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ型のシリコン柱である。しかし、ｎ型のシリコン柱でもかまわない。
上記の何れかに記載のメモリセルを複数備え、それぞれの半導体柱に沿って制御ゲート及び浮遊ゲートが複数設けられていてもよい。この構造によって、ＮＡＮＤ型のメモリセルを構成することができる。
上記構成において、好ましくは、複数のメモリセルの隣接する領域には、さらに空隙または低誘電率層が挿入されている。
それぞれの半導体柱が基板上に設けられており、第１の選択ゲートトランジスタが最下段のメモリセルと基板との間に配設され、第２の選択ゲートトランジスタが最上段のメモリセルの上部間に配設されていてもよい。
それぞれの半導体柱が基板上に設けられており、隣り合う半導体柱を接続するパストランジスタが基板に形成されていてもよい。
それぞれの半導体柱が基板上に設けられており、最下段の前記メモリセルと最下段側に配設される第１の選択ゲートトランジスタとの間に、ダミー制御ゲートが設けられていてもよい。
上記第２の目的を達成するため、本発明の半導体集積回路の製造方法は、基板の上に三種類の異なる層を積層するステップと、この積層した層にラインアンドスペースを施しさらに基板表面まで開口を形成するステップと、開口に隣接して積層した層のうち制御ゲートとなる領域をエッチングするステップと、制御ゲートとなる領域を含めて開口に半導体材料を堆積するステップと、半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、互いにエッチング選択性を有する三種類の異なる層のうち、浮遊ゲートが形成されている層とセル間の分離層となる層とを残してエッチングするステップと、浮遊ゲート、分離層となる層及びトンネル絶縁層の上に別の絶縁層を形成するステップと、別の絶縁層の上に、制御ゲートとなるべき材料を堆積するステップと、制御ゲートとなるべき材料を、制御ゲートとワードラインを形成するようエッチングするステップと、を含む。
上記構成において、半導体材料は、好ましくは、ポリシリコン、シリコン、メタル、シリサイドの何れかである。
制御ゲートとなるべき材料は、好ましくは、ポリシリコン、メタル、シリサイドの何れかである。
好ましくは、基板の上に三種類の異なる層を積層する前に、基板としてのシリコン基板に対してソース領域又はドレイン領域を形成する。好ましくは、基板の上に三種類の異なる層を積層する前に、隣り合う半導体柱同士を連結するパストランジスタを形成する。
上記第３の目的を達成するため、本発明のメモリセルを備えた半導体集積回路において、メモリセルが、チャネルとなる半導体柱と、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する主制御ゲートと、浮遊ゲートの上面又は下面で半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆するソース・ドレイン制御ゲートと、浮遊ゲートとソース・ドレイン制御ゲートとの間、主制御ゲートとソース・ドレイン制御ゲートとの間にそれぞれ設けられる絶縁層と、を有する。
上記構成において、好ましくは、主制御ゲートが、浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成され、ソース・ドレイン制御ゲートが、浮遊ゲートの上面又は下面の半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成され、主制御ゲートとソース・ドレイン制御ゲートとが分離している。
好ましくは、半導体柱のうちソース・ドレイン制御ゲートに対向する側部に、ソース・ドレイン制御ゲートに印加される電圧により反転層が形成される。
好ましくは、半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、電極に電圧が印加されて生じ得るホットエレクトロンがソース・ドレイン制御ゲートに侵入し、浮遊ゲートに注入されない。
半導体柱は、好ましくは、１×１０１５ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ型のシリコン柱である。しかし、ｎ型のシリコン柱でもかまわない。
上記何れかに記載のメモリセルを複数備え、それぞれの半導体柱に沿って主制御ゲート、ソース・ドレイン制御ゲート及び浮遊ゲートが複数設けられていてもよい。この構造によって、ＮＡＮＤ型のメモリセルを構成することができる。
上記構成において、好ましくは、それぞれの半導体柱が基板上に設けられており、第１の選択ゲートトランジスタが最下段のメモリセルと基板との間に配設され、第２の選択ゲートトランジスタが最上段のメモリセルの上部間に配設される。
好ましくは、それぞれの半導体柱が基板上に設けられており、隣り合う半導体柱を接続するパストランジスタが基板上に形成される。
上記第４の目的を達成するため、本発明の半導体集積回路の製造方法は、基板の上にソース・ドレイン制御ゲート用の半導体材料を含めて三種類の異なる層を積層するステップと、この積層した層にラインアンドスペースを施しさらに基板表面まで開口を形成するステップと、開口に隣接して積層した層のうち浮遊ゲートとなる領域をエッチングするステップと、浮遊ゲートとなる領域を含めて開口に半導体材料を堆積するステップと、半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、浮遊ゲート側面の主制御ゲートとなる領域をエッチングするステップと、エッチングして形成した領域の側壁に別の絶縁層を堆積するステップと、別の絶縁層の上に、主制御ゲートとなるべき材料を堆積するステップと、主制御ゲートとなるべき材料を、主制御ゲートとワードラインを形成するようエッチングするステップと、を含む。
上記構成において、半導体材料は、好ましくは、ポリシリコン、シリコン、シリサイド、メタルの何れかである。
主制御ゲート、ソース・ドレイン制御用ゲートとなるべき材料は、好ましくは、ポリシリコン、メタル、シリサイドの何れかである。
基板の上に三種類の異なる層を積層する前に、基板としてのシリコン基板に対してソース領域又はドレイン領域を形成してもよい。
基板の上に三種類の異なる層を積層する前に、隣り合う半導体柱同士を連結するパストランジスタを形成してもよい。
本発明の半導体集積回路によれば、制御ゲートが半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆する構造を有しているので、制御ゲートと対向する半導体柱の表面に反転層を形成することができ、制御ゲートがソースやドレインとして利用可能となり、その結果としてメモリセルの微細化が可能となる。
さらに、ソースやドレインを拡散等の工程で作製する必要がなくなり、ショートチャネル効果を抑えることができる。従来の平面型ＮＡＮＤ型のフラッシュメモリセルにおける隣接メモリセル内で生じる寄生容量に伴う干渉効果を、制御ゲートの静電遮蔽効果、所謂シールド効果でなくすことができる。本発明の半導体集積回路によるメモリセルによれば、従来の平面型ＮＡＮＤ型のフラッシュメモリセルにおける高い集積化に伴う障害を解消できる。
また、ソース・ドレイン制御ゲートが、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するか又はその一部を被覆している場合にあっては、ソース・ドレイン制御ゲートと対向する半導体柱の表面に反転層を形成することができる。ソース・ドレイン制御ゲートがソースやドレインとして利用可能となり、その結果としてメモリセルの微細化が可能となる。さらに、従来の平面型ＮＡＮＤ型のフラッシュメモリセルにおける隣接メモリセル内で生じる寄生容量に伴う干渉効果を、ソース・ドレイン制御ゲートの静電遮蔽効果、所謂シールド効果でなくすことができる。特に、現在の縦型ＮＡＮＤ型フラッシュメモリの最も重要な問題点の一つとなっている干渉問題、即ち、隣接セルの浮遊ゲートから選択セルのチャネル領域に直接に影響をしている干渉問題も完全に抑制することができ、浮遊ゲートの電荷量を調節することによって選択セルのしきい値電圧の依存性も高くなるため、1つのメモリセルに複数のビット情報を記憶させる多値化も可能になる。
本発明の半導体集積回路の製造方法によれば、最小寸法による加工は半導体柱の形成のための開口等の非常に少ない工程ですみ、微細化に伴う性能劣化がないメモリセルを容易に製造することができる。さらに、最小寸法による加工工程が少ないので、ビット単価を低減化することができる。
以上説明したように、本発明によれば、従来の平面型ＮＡＮＤ型のフラッシュメモリセルにおける高い集積化に伴う障害を解消できる。
本発明の第１の実施形態に係る半導体集積回路に備わるメモリセルの１セルのデバイス構造を示す斜視図である。 本発明の第１の実施形態に係る縦型メモリセルを用いた４ビットのメモリのデバイス構造を示しており、（Ａ）は部分断面図、（Ｂ）は平面図、（Ｃ）は（Ａ）の等価回路図である。 メモリセルの製造工程における第２工程を示す図である。 メモリセルの製造工程における第３工程を示す図である。 メモリセルの製造工程における第４工程を示す図である。 メモリセルの製造工程における第６工程を示す図である。 メモリセルの製造工程における第７工程を示す図である。 メモリセルの製造工程における第８工程を示す図である。 メモリセルの製造工程における第９工程を示す図である。 メモリセルの製造工程における第１０工程を示す図である。 本発明の縦型メモリセルの動作を説明する図であり、（Ａ）は消去の場合を、（Ｂ）は書き込みの場合を、（Ｃ）は書き込み禁止の場合を、（Ｄ）は読み出しの場合を示している。 シミュレーションに用いた計算モデルを示す図であり、（Ａ）は本発明のメモリセルを、（Ｂ）は直列接続したメモリセルを、（Ｃ）は比較例のフラッシュメモリセルを示している。 本発明のメモリセルと比較例の従来のフラッシュメモリセルとにおいてp型半導体柱の表面における電子濃度のシミュレーション結果を示す図である 規格化制御ゲート電圧ＶＣＧに対するＶｔのシミュレーション結果を示す図である。 本発明のメモリセルのシミュレーション結果を示す図であり、（Ａ）はＩＤ−ＶＣＧ特性を、（Ｂ）はシミュレーションした読み出し電流と比較例で測定した規格化読み出し電流との関係を示している。 本発明のメモリセルの浮遊ゲートに注入される電荷のシミュレーション結果を示す図であり、（Ａ）は電荷に対するＶｔｈの依存性を、（Ｂ）は結合容量を示している。 書き込み電圧と消去電圧の規格化した制御ゲート電圧に対する依存性に関するシミュレーション結果を示す図である。 本発明のメモリセルの読み出し電流とｐ型半導体柱の表面に誘起される電子密度のミュレーション結果を示す図であり、（Ａ）は初期のＶｔｈと読み出し電流の関係を、（Ｂ）はｐ型半導体柱の表面に誘起される電子密度とｐ型半導体柱の直径との関係を示している。 本発明のメモリセルと比較例のフラッシュメモリセルにおいて、隣接するメモリセル間の干渉を調べたシミュレーション結果を示す図であり、それぞれ（Ａ）は電位分布を、（Ｂ）は結合率と電位分布との関係を示している。 本発明のメモリセルと比較例のフラッシュメモリセルにおいて、隣接するメモリセル間の干渉についてＶｔｈの変動（ΔＶｔｈとも呼ぶ）を調べたシミュレーション結果を示す図である。 本発明の第２の実施形態の変形例に係るメモリセルの構成を示す模式図である。 本発明の第３の実施形態に係るメモリセルの構成を示す模式図である。 本発明の第４の実施形態に係るメモリセルの構成を示す模式図である。 本発明の第５の実施形態に係るメモリセルの構成を示す模式図である。 本発明の第６の実施形態に係るメモリセルの構成を示す模式図である。 本発明の第７の実施形態に係るメモリセルの構成を示す模式図である。 第４の実施形態に係るメモリセルの製造方法の製造工程における第１工程を示す図である。 第４の実施形態に係るメモリセルの製造方法の製造工程における第２工程を示す図である。 第４の実施形態に係るメモリセルの製造方法の製造工程における第３工程を示す図である。 第４の実施形態に係るメモリセルの製造方法の製造工程における第４工程を示す図である。 第４の実施形態に係るメモリセルの製造方法の製造工程における第５工程を示す図である。 本発明の第８の実施形態に係る半導体集積回路に備わるメモリセルの１セルのデバイス構造を示す斜視図である。 本発明の第８の実施形態に係る縦型メモリセルを用いた４ビットのメモリのデバイス構造の部分断面図である。 図２２Ａに示すメモリのデバイス構造の平面図である。 図２２Ａに示すメモリのデバイス構造の等価回路図である。 メモリセルの製造工程における第１工程を示す図である。 メモリセルの製造工程における第２工程を示す図である。 メモリセルの製造工程における第３工程を示す図である。 メモリセルの製造工程における第４工程及び第５工程を示す図である。 メモリセルの製造工程における第６工程を示す図である。 メモリセルの製造工程における第７工程を示す図である。 メモリセルの製造工程における第８工程を示す図である。 メモリセルの製造工程における第９工程を示す図である。 メモリセルの製造工程における第１０工程の前半を示す図である。 メモリセルの製造工程における第１０工程の後半を示す図である。 ３セルを積層した場合のメモリセルアレイの製造工程における第１工程を示す図である。 ３セルを積層した場合のメモリセルアレイの製造工程における第３工程を示す図である。 ３セルを積層した場合のメモリセルアレイの製造工程における第５工程を示す図である。 ３セルを積層した場合のメモリセルアレイの製造工程における第７工程を示す図である。 ３セルを積層した場合のメモリセルアレイの製造工程における第１０工程を示す図である。 図２４Ｅに示す第１０工程に続く工程を示す図である。 本発明の第８実施形態に係る縦型メモリセルの動作を説明する図であり、（Ａ）は消去の場合を、（Ｂ）は書き込みの場合を、（Ｃ）は書き込み禁止の場合を、（Ｄ）は読み出しの場合を示している。 シミュレーションに用いた計算モデルを示す図であり、（Ａ）は比較例の従来のＦＧ構造を、（Ｂ）は第１の実施形態と同様のＥＳＣＧ構造を、（Ｃ）は第８の実施形態に係るＥＳＣＧ構造のフラッシュメモリセルを示している。 本発明のメモリセルの浮遊ゲートに注入される電荷のシミュレーション結果を示す図であり、浮遊ゲートの電荷量に対するＶｔｈの依存性を示している。 本発明のメモリセルと比較例のフラッシュメモリセルにおいて、隣接するメモリセル間の干渉についてＶｔｈの変動（ΔＶｔｈとも呼ぶ）を調べたシミュレーション結果を示す図である。 本発明のメモリセルと比較例のフラッシュメモリセルにおいて、隣接するメモリセル間の干渉を調べたシミュレーション結果を示す図であり、電位分布を示している。 本発明の第９の実施形態に係るメモリセルの構成を示す模式図である。 本発明の第１０の実施形態に係るメモリセルの構成を示す模式図である。 本発明の第１１の実施形態に係るメモリセルストリング９５の構成及びその作製方法を示す模式図である。 従来型のＮＡＮＤ型フラッシュメモリの基本構造を示す図であり、（Ａ）は平面パターンを示す図、（Ｂ）は等価回路図である。
１：半導体集積回路
２：半導体柱
３：ゲート
４、２４：制御ゲート
４Ａ、２４Ａ:第１の制御ゲート
４Ｂ、２４Ｂ：第２の制御ゲート
５：浮遊ゲート
６：トンネル絶縁層
７，８：絶縁層
９：反転層
１０、２５、３１：メモリセル
１０Ａ，２０：メモリ
１１：第１の選択ゲートトランジスタ
１２：第２の選択ゲートトランジスタ
１３：基板
１４：膜層（絶縁層）
１３Ａ，１４Ａ:第１の膜層（第１の絶縁層）
１３Ｂ，１４Ｂ：第２の膜層（第２の絶縁層）
１４Ｃ：第３の膜層（第３の絶縁層）
１５：レジスト
１６：ポリＳｉ（半導体材料）
１７：ＳｉＯ２絶縁膜（絶縁層）
１８：酸化膜（絶縁膜）
１９：低誘電率層
２０Ａ、３０、３５、３６、３７：メモリセルストリング
３３：擬似制御ゲート
３８：パストランジスタ５０：半導体集積回路
５２：半導体柱
５３：主制御ゲート
５４：ソース・ドレイン制御ゲート
５５：浮遊ゲート
５６：トンネル絶縁膜（トンネル絶縁層）
５７，５８：絶縁層
５９：電気的な反転層
６０：メモリセル
６１，６１Ａ：第１の選択ゲートトランジスタ
６２：第２の選択ゲートトランジスタ
６３：基板
６４：絶縁層（層膜）
６４Ａ:第１の絶縁層
６４Ｂ：第２の絶縁層
６５：レジスト
６６：ポリＳｉ（半導体材料）
６７：酸化膜（絶縁膜）
７０、８０，８１，８２、９０，９１，９２：メモリセルストリング
８３：パストランジスタ
９３：ソースライン反転層
９６、９７：単結晶Ｓｉ層
以下、図面を参照しながら本発明の幾つかの実施形態について具体的に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路１に備わるメモリセル１０の１セルのデバイス構造を示す斜視図である。
図１に示すように、半導体集積回路１に備えられたメモリセル１０は、チャネルとなる半導体柱２と、半導体柱２の外周に絶縁層６を介して半導体柱２の側面を周状に被覆する浮遊ゲート５と、半導体柱２の外周に絶縁層８を介して半導体柱２の側面を周状に被覆するとともに浮遊ゲート５の外周に絶縁層７を介して浮遊ゲート５の側面を周状に被覆する制御ゲート４と、を有する。絶縁層のうち、半導体柱２と浮遊ゲート５との間に設けられる絶縁層６はトンネル絶縁層であり、それ以外に浮遊ゲート５と制御ゲート４との間に設けられる絶縁層７と、半導体柱２と制御ゲート４との間に設けられる絶縁層８とを備える。メモリセル１０は、所謂縦型のメモリセルである。
ここで、トンネル絶縁層６、絶縁層７、８の各絶縁層は、纏めて絶縁層と呼ばれることもある。
この半導体柱２は、図示しないＳｉ等の半導体からなる基板やＳＯＩ基板上に形成することができる。半導体柱２は、例えばシリコン（Ｓｉ）から形成することができ、シリコン柱２とも呼ぶ。チャネルとなる半導体柱２は、ｐ型又はｎ型半導体柱を挙げることができる。以下の説明では、チャネルとなる半導体柱２は、ｐ型半導体として説明する。半導体柱２の不純物密度は、例えば１×１０１５ｃｍ−３以上１×１０２２ｃｍ−３以下とすればよい。
トンネル絶縁層６の厚さは２ｎｍ〜２０ｎｍ程度である。浮遊ゲート５の外周部と制御ゲート４との間の絶縁層７及び半導体柱２と制御ゲート４との間の絶縁層８の厚さは５ｎｍ〜１００ｎｍ程度である。
制御ゲート４は、第１の制御ゲート４Ａと第２の制御ゲート４Ｂとで構成される。第１の制御ゲート４Ａは浮遊ゲート５の外周に絶縁層７を介在して設けられ、第２の制御ゲート４Ｂは半導体柱２の外周に絶縁層８を介在して設けられ、第１及び第２の制御ゲート４Ａ，４Ｂの何れも半導体柱２の軸方向に沿って形成されている。
ゲート３は領域３Ａと領域３Ｂとに区別されており、領域３Ａには、半導体柱２の側面を取り囲むようにトンネル絶縁層６を介して周状に形成される浮遊ゲート５と、この浮遊ゲート５の外周部の絶縁層７を介して配設される第１の制御ゲート４Ａとを備えている。領域３Ｂには、ｐ型半導体柱２の側面であって浮遊ゲート５の上部側の側面を取り囲むように絶縁層８を介して配設される第２の制御ゲート４Ｂを備えている。領域３Ａの構成は、従来のフラッシュメモリセルと同様の構造を有している。
本発明の第１の実施形態においては、メモリセルのゲート３における領域３Ｂに第２の制御ゲート４Ｂを備えている点に特徴がある。以下、この構造を詳細に説明する。
第２の制御ゲート４Ｂの内周部は、絶縁層８を介してｐ型半導体柱２の表面と対向している。このため、制御ゲート４に電圧が印加されると、ｐ型半導体柱２の表面にはｐ型半導体柱２の多数キャリヤである正孔とは反対導電型の電子が誘起され、所謂反転層９が形成される。
これにより、ｐ型半導体柱２の表面には電子が多い領域が形成され、非常に浅いｎ型の拡散領域が形成された状態と等価な状態となる。この反転層９は、このメモリセル１０のソース領域にも上側に配設されるメモリセルのドレイン領域ともなる。第２の制御ゲート４Ｂは、隣接するメモリセルをシールドする作用を有している。このため、隣接するメモリセル間の寄生容量を無くすことができる。
なお、本発明の第２の制御ゲート４Ｂを、ＥＳＣＧ（Extended Sidewall Control Gate）と呼ぶことにする。
さらに、半導体集積回路１が図１に示すようなセル構造を有することで、セルに記憶する情報の多ビット化も容易であり、セルアレイの制御や１ビットあたりに必要となる面積の更なる縮小が可能となる等の利点を有する。
図２は、本発明の第１の実施形態に係る縦型メモリセルを用いた４ビットのメモリのデバイス構造を示しており、それぞれ（Ａ）が部分断面図、（Ｂ）が平面図、（Ｃ）が等価回路図である。
図２（Ａ）に示すように、メモリ２０は、図１に示したメモリセルが４個、ｐ型半導体柱２の軸方向に直列接続されている。
最下段のメモリセルと基板１３との間には、第１の選択ゲートトランジスタ（Lower select gate）１１が配設され、第１の選択ゲートトランジスタ１１のソースが基板１３のｎ型拡散領域に配設され、ソースラインＳＬを形成している。最上段のメモリセルの上部には第２の選択ゲートトランジスタ（Upper select gate）１２が配設され、第２の選択ゲートトランジスタ１２のドレインがビットラインＢＬを形成している。
第１の選択ゲートトランジスタ１１及び第２の選択ゲートトランジスタ１２は、縦型のｎチャネルのＭＯＳトランジスタである。第１の選択ゲートトランジスタ１１と４個のメモリセルと第２の選択ゲートトランジスタ１２とが直列接続されて、メモリセルストリングを構成している。
図２（Ｂ）に示すように、４ビットのメモリセルストリングの最小加工面積は、最小加工寸法をＦとした場合、横が６Ｆで縦が４Ｆであるので、２４Ｆ２となる。ここで、最小加工寸法は、次世代の最小加工寸法である２Ｘｎｍ程度となる。このＸは未定であるが、現行の３２ｎｍプロセスの７割とした場合には、Ｆは２２ｎｍ程度となる。
ＥＳＣＧとなる第２の制御ゲート４Ｂを形成するために、１個のメモリセルの高さは、２．５Ｆ程度となる。ＮＡＮＤ構造のストリングを形成するための最小加工面積は、チャージトラップ型の縦型のメモリセルよりも大きくなる。しかしながら、本発明のメモリのビットコストは、８バット、あるいはそれ以上のビット数になると、従来の平面型ＮＡＮＤ構造のフラッシュメモリセルよりもビット単価は著しく安価となる。
本発明の第１の実施形態に係るメモリセルの製造方法は、以下の工程で製造することができる。図３Ａ〜図３Ｇは、メモリセルの製造方法の主要工程を示す図である。
第１工程：例えば所定の処理がなされた基板１３の上に三種類の異なる膜層１４を積層するステップである。
三種類の異なる膜層１４は、下から順に第１の膜層１４Ａと第２の膜層１４Ｂと第３の膜層１４Ｃとからなる。第１の膜層１４Ａは例えばＳｉＯ２層である。第２の膜層１４Ｂは例えば高密度のＳｉＯ２層である。第３の膜層１４Ｃは例えばＳｉ３Ｎ４層である。第１〜第３の膜層１４Ａ〜１４Ｃの材料は上記した例に限らない。第１〜第３の膜層１４Ａ〜１４Ｃの材料は、等方性エッチングにおいて互いに選択エッチングができる材料であればよい。
第２工程：この積層した層にレジスト１５等を用いてラインアンドスペースを施し、基板１３表面まで開口を形成し、この開口に隣接して上記積層した層のうち半導体柱２及びトンネル絶縁層６を形成する領域を異方性エッチングするステップである(図３Ａ参照)。異方性エッチングは、反応性イオンエッチング（ＲＩＥ）で行うことができる。
第３工程：上記開口に隣接して上記積層した膜層のうち制御ゲート４となる領域の第３の膜層１４Ｃを等方性エッチングするステップである(図３Ｂ参照)。
等方性エッチングは、薬液を用いた化学エッチングで行うことができる。
第４工程：上記制御ゲート４となる領域を含めて上記開口に浮遊ゲート５となる半導体材料１６を堆積するステップである(図３Ｃ参照)。半導体材料１６には、ポリＳｉなどのシリコン系の材料を用いることができる。
第５工程：上記半導体材料１６が堆積した領域に対して異方性エッチングを行って、半導体柱２及びトンネル絶縁層６を形成すべき領域に開口を形成すると共に浮遊ゲート５を形成するステップである。
第６工程：異方性エッチングにより形成した開口の側壁にトンネル絶縁層６を成膜するステップである(図３Ｄ参照)。
第７工程：上記トンネル絶縁層６で囲まれる開口に半導体材料１６を堆積して半導体柱２を形成するステップである(図３Ｅ参照)。
第８工程：上記三種類の異なる層のうち、ポリＳｉからなる浮遊ゲート５が形成されている層とセル間の分離層となる第２の膜層１４Ｂとを残して等方性エッチングするステップである(図３Ｆ参照)。
第９工程：上記浮遊ゲート５、上記分離層となる層及びトンネル絶縁層６の上に別のＳｉＯ２絶縁層１７を形成するステップである(図３Ｇ参照)。
第１０工程：上記別のＳｉＯ２絶縁層１７の上に、制御ゲート４となるべき材料１６を堆積するステップと、この材料１６をエッチングして、制御ゲート４及び第１の選択ゲート１１と第２の選択ゲート１２を形成するステップである(図３Ｈ参照)。
制御ゲート４となるべき材料は、ポリＳｉの代わりにメタル（金属）やシリサイドを使用してもよい。
図３Ａ〜図３Ｈにおいて、さらに、第１の選択ゲートトランジスタ１１と第２の選択ゲートトランジスタ１２を一緒に形成する場合にあっては次の点に注意しなければならない。
第１及び第２の選択ゲートトランジスタ１１，１２は図２（Ａ）に示すようにＮＡＮＤ型ストリングの最上部と最下部に配設される選択ゲートトランジスタであり、特定の半導体柱２を選択する選択ゲートである。そのため、第１及び第２の選択ゲートトランジスタ１１，１２には、本発明の制御ゲート４と浮遊ゲート５を形成する必要がない。
例えば、第１の選択ゲートトランジスタ１１については、三種類の異なる膜層１４を形成する前に基板１３上に絶縁層１８を形成しておき、図３Ｇと図３Ｈに示すように、ゲート絶縁層６にポリＳｉ層１６を形成して制御ゲート４を形成する際、第１の選択ゲートトランジスタ１１をメモリセルと同時に形成することができる。第２の選択ゲートトランジスタ１２も、メモリセルの最上部に、第１の選択ゲートトランジスタ１１と同様にしてメモリセルと同時に形成することができる。この場合、制御ゲート４と同時にワードラインを形成してもよい。(図３Ｈの最上部のポリＳｉ１６参照)。
図４は、本発明の縦型メモリセルの動作を説明する図であり、（Ａ）は消去の場合を、（Ｂ）は書き込みの場合を、（Ｃ）は書き込み禁止の場合を、（Ｄ）は読み出しの場合を示している。
図４（Ａ）に示すように、本発明のメモリセルの消去はブロック単位で行なわれ、消去動作はｐ型半導体柱に電圧をかけて浮遊ゲート５から電子を引き抜くことで行われる。
図４（Ｂ）に示すように、本発明のメモリセルへの情報の書き込みは、浮遊ゲート５内に量子トンネル効果により電子を注入することで行われる。基板１３のｎ型半導体領域、つまりソースラインＳＬを接地電位にし、微小な電流によって制御ゲート４に書き込み電圧（Ｖｐｒｏｇｕｒａｍ）を印加する。浮遊ゲート５内に蓄積された電子が情報を記憶する。書き込みはページ単位で行なわれ、同一ページ内の全てのセルに対して、同時に制御ゲート４に書き込み電圧を印加することで書き込み動作が行なわれる。
図４（Ｃ）に示すように、本発明のメモリセルへの書き込み禁止は、書き込み動作時に、書き込みの必要がないセルの書き込みを防止する動作である。
図４（Ｄ）に示すように、本発明のメモリセルでは、ページ単位で情報の読み出し動作が行なわれる。浮遊ゲート５に、或る一定量の電子が存在する場合には、ソースとドレイン間に電流があまり流れず、この状態が"０"とされる。また、浮遊ゲート５にある一定量の電子がない場合にはソースとドレイン間に電流が比較的流れ、この状態が"１"とされる。
以上、説明したように本発明のＥＳＣＧ構造を有する縦型メモリセルは、通常の平面型のＮＡＮＤフラッシュメモリセルと同様のメモリ動作を行うことができる。特に、バルク消去方法は、ＥＳＣＧ構造を使用することによって利用可能となる。つまり、ＥＳＣＧ構造により形成される電気的なｎ型領域の厚さは非常に薄いため、ｐ型半導体柱２がＳｉ等の半導体基板１３（バルク）に接触する。このため、本発明の半導体集積回路１のメモリセルは、通常の平面型のＮＡＮＤフラッシュメモリセルと同様にバルク消去方法が使用できる。
以下に、本発明のメモリセルの各種特性について計算例を示す。
本発明メモリセルを発明者等が開発した半導体集積回路の計算ソフトウェア（ＴＣＡＤ）を使用して、メモリセルの各種特性について計算した。
図５は、シミュレーションに用いた計算モデルを示す図であり、（Ａ）は本発明のメモリセルを、（Ｂ）は直列接続したメモリセルを、（Ｃ）は比較例のフラッシュメモリセルを示している。
図５（Ｂ）に示すように、本発明のメモリセルの計算モデルは、図５（Ａ）に示すメモリセル１０の左側の点線で囲った領域である。比較例のフラッシュメモリセルは、ＥＳＣＧ構造を有していないメモリセルである。
上記モデルにより、現行の最小加工寸法３０ｎｍにおいて、通常の平面型のＮＡＮＤ構造のフラッシュメモリセルの各種係数を検討した。実際の動作に近い計算を行うために、パラメータとしては、制御ゲート４への結合容量、選択されていないメモリセルによる外部抵抗、下記（１）式で表されるファウラー−ノルトハイムのトンネル電流の係数であるＡ、Ｂを選択した。
Ｉ＝Ａ*Ｅtox2＊ｅｘｐ（−Ｂ／Ｅtox） （１）
ここで、Ｅtoxは、トンネル絶縁層６に印加される電界強度である。
図６は、本発明のメモリセルと比較例の従来のフラッシュメモリセルとにおいてｐ型半導体柱２の表面における電子濃度のシミュレーション結果を示す図である。図６の横軸はｐ型半導体柱２の表面からの距離(μｍ)であり、縦軸はｐ型半導体柱２の表面の電子濃度（個／ｃｍ３）である。
図６から明らかなように、上記パラメータの最適化を行うことによって、本発明のメモリセルにおけるｐ型半導体柱２の表面の電子濃度は、制御ゲート４がＥＳＣＧ構造を有するため、比較例の場合における測定値よりも大きいことが分かった。
図７は、規格化制御ゲート電圧ＶＣＧに対するＶｔのシミュレーション結果を示す図である。図７の横軸は規格化制御ゲート電圧ＶＣＧ（Ｖ）を示し、縦軸はＶｔ（Ｖ）である。図７では、最初の浮遊ゲート５に対して最適化した結果と、比較例の測定値を合わせて示している。図７に示すように、上記パラメータの最適化を行うことによって、本発明のメモリセルは、上記した比較例の測定値と良く一致することが分かる。
図８は、本発明のメモリセルのシミュレーション結果を示す図であり、（Ａ）はＩＤ−ＶＣＧ特性を、（Ｂ）はシミュレーションした読み出し電流と比較例で測定した規格化読み出し電流との関係を示している。図８（Ａ）の横軸は制御ゲート電圧ＶＣＧ（Ｖ）を、縦軸は規格化したドレインとソース間電流ＩＤ（Ａ）を示している。図８（Ａ）において左側のグラフは比較例の従来のフラッシュメモリセルの測定値であり、図８（Ａ）において右側のグラフは本発明のメモリセルのシミュレーション結果を示している。
図８（Ａ）から明らかなように、上記パラメータの最適化を行うことによって、本発明のメモリセルのＩＤ−ＶＧ特性は、比較例の測定値と良く一致することが分かる。
図８（Ｂ）の横軸は、シミュレーションした読み出し電流（μＡ）を、縦軸は比較例で測定した規格化読み出し電流（μＡ）を示している。図８（Ｂ）から明らかなように、上記パラメータの最適化を行うことによって、本発明のメモリセルのシミュレーションした読み出し電流は、比較例の測定値と良く一致することが分かる。
図９は、本発明メモリセルの浮遊ゲート５に注入される電荷のシミュレーション結果を示す図であり、（Ａ）は電荷に対するＶｔｈの依存性を、（Ｂ）は結合容量を示している。図９（Ａ）の横軸は単位体積当たりの浮遊ゲート中の電荷（Ｃ／ｃｍ３）を、縦軸はシミュレーションしたＶｔｈ（Ｖ）を示している。図９（Ａ）から明らかなように、本発明のＥＳＣＧ構造を有するメモリセルでは、Ｖｔｈが比較例のフラッシュメモリセルよりも小さくなることが分かる。これは、メモリセルの容量比（Ｃｆｇ／Ｃｃｇ）が制御ゲート４（ＣＧ）の作用で大きくなることと、隣接するメモリセル同士で形成される寄生容量が制御ゲート４によってシールドされることによることが判明した。
図９（Ｂ）の左縦軸はシミュレーションした結合容量を、右縦軸は下記（２）式で表される結合率を示している。
結合率＝Ｃ（ｆｇ−ｃｇ）／Ｃｔｏｔ （２）
ここで、Ｃ（ｆｇ−ｃｇ）は浮遊ゲートと制御ゲート間の容量（Capacitance）であり、Ｃｔｏｔは浮遊ゲートから見える全体の容量（Capacitance）を示している。図９（Ｂ）から明らかなように、本発明のＥＳＣＧ構造を有するメモリセルでは、浮遊ゲートと制御ゲート間の容量の結合率が増大し、セル性能が向上できることがわかった。
図１０は、書き込み電圧と消去電圧の規格化した制御ゲート電圧に対する依存性に関するシミュレーション結果を示す図である。図１０の横軸は規格化した制御ゲート電圧Ｖｃｇ（Ｖ）を、縦軸はシミュレーションしたＶｔｈ（Ｖ）である。図１０では、丸プロット（●）が本発明のメモリセルの結果を示し、菱形プロット（◆）が比較例の結果を示している。
図１０から明らかなように、本発明のメモリセルは、比較例の場合よりも（２）式で表される結合率が大きくなる。このため、書き込み時のＶｃｇ（Ｖ）によって浮遊ゲート５の浮遊電位が変わってＶｔｈも変わることを示している。これにより、本発明の制御ゲートによれば、書き込み時間と消去時間が著しく速くなることが分かる。
図１１は、本発明メモリセルの読み出し電流とｐ型半導体柱２の表面に誘起される電子密度のミュレーション結果を示す図であり、（Ａ）は初期のＶｔｈと読み出し電流の関係を、（Ｂ）はｐ型半導体柱２の表面に誘起される電子密度とｐ型半導体柱２の直径（ｎｍ）との関係を示している。図１１（Ａ）の横軸はシミュレーションした初期のＶｔｈ（Ｖ）を、縦軸はシミュレーションした読み出し電流Ｉｒｅａｄ（μＡ）を示している。
図１１（Ａ）から明らかなように、本発明のＥＳＣＧ構造を有するメモリセルでは、読み出し電流Ｉｒｅａｄが比較例よりも５％増加することが分かった。これは、ｐ型半導体柱２の不純物密度を低くしても、ＥＳＣＧ構造によって制御ゲート４に対向するｐ型半導体柱２の表面に形成される反転層９が高い電子密度を有していることに起因している。
図１１（Ｂ）の横軸はｐ型半導体柱２の直径（ｎｍ）を、縦軸はｐ型半導体柱２の表面に誘起される電子密度（個／ｃｍ３）を示している。図１１（Ｂ）から明らかなように、本発明のＥＳＣＧ構造を有するメモリセルでは、ｐ型半導体柱２の直径Ｗ（ｎｍ）を３０ｎｍから、２０ｎｍ、１０ｎｍと減少させる程、表面に誘起される電子密度が増大することがわかった。
図１２は、本発明と比較例のメモリセルにおいて、隣接するメモリセル間の干渉を調べたシミュレーション結果を示す図であり、それぞれ（Ａ）は電位分布を、（Ｂ）は結合率と電位分布との関係を示している。図１２（Ａ）から明らかなように、本発明のＥＳＣＧ構造を有するメモリセルでは、Ｖｔｈを−３Ｖから＋４Ｖに変化したときに、比較例に比較して電位の変動が小さく、隣接するメモリセル間の干渉が抑制できることが分かる。
図１２（Ｂ）の横軸は結合率を、縦軸は電位分布（Ｖ）を示している。図１２の上段は比較例を、図１２の下段は発明を示している。図１２（Ｂ）から明らかなように、本発明のＥＳＣＧ構造を有するメモリセルでは、結合率が大きい場合でも比較例に比べて電位の変動が小さく、隣接するメモリセル間の干渉が抑制できることが分かる。
図１３は、本発明と比較例のメモリセルにおいて、隣接するメモリセル間の干渉についてＶｔｈの変動（ΔＶｔｈとも呼ぶ）を調べたシミュレーション結果を示す図である。図１３の横軸はＶｔｈ（Ｖ）を、縦軸はΔＶｔｈ（ｍＶ）を示している。
図１３から明らかなように、本発明のＥＳＣＧ構造を有するメモリセルのΔＶｔｈは比較例のフラッシュメモリセルのΔＶｔｈに対して５０％であることが分かった。比較例では最小加工寸法を小さくすると隣接するメモリセル間の干渉が抑制できない。これに対して、本発明のＥＳＣＧ構造を有するメモリセルでは、制御ゲート４のシールド効果で隣接するメモリセル間の干渉が抑制できる。このため、本発明のメモリセルでは、最小加工寸法を小さくしても隣接するメモリセル間の干渉が抑制できる。
（第２の実施形態）
図１４は、本発明の第２の実施形態に係るメモリセルストリング２０Ａの構成を示す模式図である。
図１４に示すように、各メモリセルにおける第２の制御ゲート４Ｂは、図１のメモリセル１とは異なり、浮遊ゲート５の下方側に配置されている。メモリセルの他の構成は、図１のメモリセル１と同じであるので説明は省略する。このメモリセルによれば、隣接する半導体柱２のセルの書き込み動作時、一番ソースライン（ＳＬ）に近い側のセルにおける書き込みの誤動作（Program disturbance）を防止する利点がある。さらに、図１４に示すセルによれば、多ビット化の製造方法も容易であり、セルアレイの制御や１ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。
（第３の実施形態）
次に、本発明の第３の実施形態に係るメモリ１０Ａについて説明する。
図１５は、第３の実施形態に係る本発明のメモリ１０Ａの構成を示す模式図である。
図１５に示すように、メモリセル１０Ａにおける上段の制御ゲート４と、メモリセル１０Ａにおける下段の制御ゲート４との間には、空隙又は低誘電率層１９が形成されている。他の構成は、図１のメモリセル１と同じであるので説明は省略する。これにより、隣接するメモリセル間に生じる干渉効果を、空隙又は低誘電率層１９の挿入によってさらに効果的に防止することができる。さらに、図１５に示すセルによれば、多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。
（第４の実施形態）
図１６は、本発明の第４の実施形態に係るメモリセル２５の構成を示す模式図である。
図１６に示すように、メモリセル２５の制御ゲート２４は、第１の制御ゲート２４Ａに対して浮遊ゲート５の上下方向にそれぞれ第２の制御ゲート２４Ｂが配設されて構成されている。つまり、制御ゲート２４は、断面が略コ字状の環状形状からなっている。この制御ゲート２４の第２制御ゲート２４Ｂは、ｐ型半導体柱２を囲んでいる。メモリセルの他の構成は、図１のメモリセル１と同じであるので説明は省略する。
このメモリセル２５によれば、制御ゲート２４に対向するｐ型半導体柱２領域であって浮遊ゲート５の上部と下部の各領域に反転層９をそれぞれ形成し、２つのＥＳＣＧ構造を形成することができる。つまり、１個のメモリセル２５に２つのＥＳＣＧ構造を形成できる。これらのＥＳＣＧ構造は、メモリセル２５のソースとドレインとして動作する。さらに、図１に示すセルの効果に加えて、浮遊ゲートと制御ゲート間の容量の結合率が増大できるため、書き込み速度のさらなる向上などセル性能を向上させることができる。さらに、図１６に示すセルによれば、多ビット化の製造方法も容易であり、セルアレイの制御や１ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。
（第５の実施形態）
図１７は、本発明の第５の実施形態に係るメモリセルストリング３０の構成を示す模式図である。
図１７に示すように、メモリセルストリング３０において、最も下段のメモリセル３１において、浮遊ゲート５の下部に擬似制御ゲート３３（ダミー制御ゲートとも呼ぶ）が配設されている。擬似制御ゲート３３は、上下方向で隣接するメモリセル３１同士で生じる結合容量の大きさを対称となるようにする作用がある。これにより、メモリセルストリング３０によれば、一番ソースライン（ＳＬ）側に近いセルの（２）式で表わされる結合率（＝Ｃ（ｆｇ−ｃｇ）／Ｃｔｏｔ）を他のセルの結合率と一致させることができる。また、擬似制御ゲート３３により電気的に拡散層を形成することが可能になると共に、ＬＳＧ側から最下段のセルへのホットキャリアの注入も抑制することが可能となる。さらに、メモリセルストリング３０によれば多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。
（第６の実施形態）
図１８は、本発明の第６の実施形態に係るメモリセルストリング３５の構成を示す模式図である。
図１８に示すように、メモリセルストリング３５は、左右の４ビットメモリセルストリング３６、３７をパス用トランジスタ３８で一組にして構成され、８ビットのメモリ容量を有している。メモリセルストリング３５の最上層には、ソースラインＳＬ及びビットラインＢＬが形成されている。さらに、左右の４ビットメモリセルストリング３６、３７の最下段にはパス用トランジスタ３８が配設されている。このパス用トランジスタには、縦型ＭＯＳトランジスタを用いることができる。
図１８に示す第１及び第２の選択ゲートトランジスタ１１、１２は、図２（Ａ）に示すメモリセルストリングの上下に配設される第１及び第２の選択ゲートトランジスタ１１、１２と同じゲートである。第１及び第２の選択ゲートトランジスタ１１、１２は、特定のビットラインとソースラインに接続されている半導体柱２を選択する制御ゲートである。これにより、第１及び第２の選択ゲートトランジスタ１１、１２で選択された半導体柱２にデータを外部から入力したり、その半導体柱２からデータを外部に出力することができる。また、図１８に示す構造にすることで、ＢＬやＳＬなどの配線を上部に形成できるようになるため、その製造が簡便になる。
さらに、メモリセルストリング３５によれば多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。
（第７の実施形態）
図１９は、本発明の第７の実施形態に係るメモリセルストリング４０の構成を示す模式図である。
図１９に示すように、メモリセルストリング４０は、最下段に配置される第１選択ゲートトランジスタ１１Ａによって左右の４ビットメモリセルストリング３６、３７を一組にして構成され、メモリストリング４０は８ビットのメモリ容量を有している。第１選択ゲートトランジスタ１１Ａはゲート酸化膜と基板１３との間に反転層９を形成する。このため、第１選択ゲートトランジスタ１１Ａは、ＥＳＣＧ構造を有することになる。このＥＳＣＧ構造により基板１３にソースラインＳＬを形成することができる。これにより、メモリセルストリング３５では、第１選択ゲートトランジスタ１１Ａの短チャネル効果を防止することができる。さらに、ソースラインＳＬを拡散工程等で形成する工程が不要となる。メモリセルストリング４０によれば、ソースラインＳＬ側も電気的に反転して使うため、製造方法も容易でかつ低抵抗のソースラインＳＬを実現できる。
ここで、図１６に示した略コ字状の環状形状を有しているメモリセル２５の製造方法について説明する。
図２０Ａ〜図２０Ｅは、図１６に示すメモリセル２５の製造方法を示す図であり、以下の工程でメモリセル２５を製造することができる。
製造工程１：所定の処理がなされた基板１３の上に５層ならなる膜層１４を積層し、半導体柱を形成する領域を異方性エッチングした後、等方性エッチングを行うステップ（図２０Ａ参照）。この時、膜層１４を構成する第１の絶縁層１４Ａ,第２の絶縁層１４Ｂ、第３の絶縁層１４Ｃは、それぞれのエッチングに対して選択性を有していることが特徴である。ここで、５層の絶縁層１４は、下から順に第２の絶縁層１４Ｂと第１の絶縁層１４Ａと第３の絶縁層１４Ｃと第１の絶縁層１４Ａと第２の絶縁層１４Ｂとからなる。製造工程１で等方性エッチングされるのは第３の絶縁層１４Ｃである。
製造工程２：浮遊ゲートとなるポリＳｉ１６を堆積するステップ（図２０Ｂ参照）。
製造工程３：開孔部にトンネル絶縁膜６と半導体柱２となるポリＳｉ１６とを堆積するステップ（図２０Ｃ参照）。
製造工程４：第１の絶縁層１４Ａと第３の絶縁層１４Ｃとを、等方性エッチングによって除去するステップ（図２０Ｄ参照）。
製造工程５：絶縁膜１７とポリＳｉ６を堆積するステップ（図２０Ｅ参照）。堆積したポリＳｉ１６の断面が略コ字状の制御ゲート４が形成される。
上述した第１乃至第７の実施形態は、種々の変形が可能である。例えば、浮遊ゲートは、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆する場合だけでなく、半導体柱の側面の一部を被覆してもよい。
制御ゲートは、半導体柱の外周に絶縁層を介して半導体柱を周状に被覆するとともに浮遊ゲートの側面に絶縁層を介して浮遊ゲートを周状に被覆する場合のみならず、半導体柱の外周に絶縁層を介して半導体柱の側面の一部を被覆してもよいし、浮遊ゲートの側面に絶縁層を介して浮遊ゲートの側面の一部を被覆してもよい。また、制御ゲートは、浮遊ゲートの上面、下面又は上下面の一部を被覆してもよい。
以下に説明する第８乃至第１１の実施形態として、隣接セルの浮遊ゲートから選択セルのチャネル領域に直接に影響をしている干渉問題を解決し、かつ、選択セルのしきい値電圧が電気的に制御しているソースやドレイン領域の依存性が低く、浮遊ゲートの電荷量を調節することが容易な半導体集積回路について説明する。この半導体集積回路では、浮遊ゲートの電荷量を調節することによって、1つのメモリセルに複数のビット情報を記憶させる多値化が可能となる。
（第８の実施形態）
図２１は、本発明の第８の実施形態に係る半導体集積回路５０に備えられるメモリセル６０の１セルのデバイス構造を示す斜視図である。
図２１に示すように、半導体集積回路１に備えられたメモリセル６０は、チャネルとなる半導体柱５２と、半導体柱５２の外周に絶縁層５６を介して半導体柱５２の側面を周状に被覆するか又はその一部を被覆する浮遊ゲート５５と、浮遊ゲート５５の外周に絶縁層５８を介して浮遊ゲート５５の側面を周状に被覆するか又はその一部を被覆する主制御ゲート５３と、浮遊ゲート５５の上面又は下面で半導体柱５２の外周に絶縁層５６，５７を介して半導体柱５２の側面を周状に被覆するか又はその一部を被覆するソース・ドレイン制御ゲート５４と、浮遊ゲート５５とソース・ドレイン制御ゲート５４との間に設けられる絶縁層５７、主制御ゲート５３とソース・ドレイン制御ゲート５４との間に設けられる絶縁層５７と、を有する。この実施形態では、半導体柱５２と浮遊ゲート５５との間に設けられる絶縁層５６はトンネル絶縁層であり、以下に特に断りのない限りトンネル絶縁層５６と表記する。それ以外の絶縁層として、主制御ゲート５３とソース・ドレイン制御ゲート５４との間に絶縁層５７と、浮遊ゲート５５と主制御ゲート５３との間に絶縁層５８とが設けられている。トンネル絶縁層５６、絶縁層５７、５８の各絶縁層は、纏めて絶縁層とか絶縁膜と呼ばれることもある。メモリセル６０は、所謂縦型のメモリセルである。ここで、主制御ゲート５３を第１の制御ゲート、ソース・ドレイン制御ゲート５４を第２の制御ゲートと呼んでもよい。ソース・ドレイン制御ゲートはソース制御ゲート、ドレイン制御ゲートの何れかを意味する。
この半導体柱５２は、図示しないＳｉ等の半導体からなる基板やＳＯＩ基板上に形成することができる。半導体柱５２は、例えばシリコン（Ｓｉ）から形成することができ、シリコン柱５２とも呼ぶ。チャネルとなる半導体柱５２は、ｐ型又はｎ型半導体柱を挙げることができる。以下の説明では、チャネルとなる半導体柱５２は、ｐ型半導体として説明する。半導体柱５２の不純物密度は、例えば１×１０１５ｃｍ−３以上１×１０２２ｃｍ−３以下とすればよい。
トンネル絶縁層５６の厚さは２ｎｍ〜２０ｎｍ程度である。浮遊ゲート５５の外周部と主制御ゲート５３との間の絶縁層５８及び主制御ゲート５３とソース・ドレイン制御ゲート５４との間の絶縁層５７の厚さは、５ｎｍ〜１００ｎｍ程度である。
本発明の第８の実施形態においては、メモリセルのゲートが、ソース・ドレイン制御ゲート５４を備えている点に特徴がある。詳細に説明する。
ソース・ドレイン制御ゲート５４の内周部は、絶縁層５６を介してｐ型半導体柱５２の表面と対向している。このため、ソース・ドレイン制御ゲート５４に電圧が印加されると、ｐ型半導体柱５２の表面にはｐ型半導体柱５２の多数キャリヤである正孔とは反対導電型の電子が誘起され、所謂反転層５９が形成される。
これにより、ｐ型半導体柱５２の表面には電子が多い領域が形成され、非常に浅いｎ型の拡散領域が形成された状態と等価な状態となる。この反転層５９は、このメモリセル６０のソース領域にも上側に配設される別のメモリセルのドレイン領域ともなる。ソース・ドレイン制御ゲート５４は、隣接するメモリセルをシールドする作用を有している。このため、隣接するメモリセル間の寄生容量を無くすことができる。
なお、本発明のソース・ドレイン制御ゲート５４を、ＥＳＣＧ（Extended Sidewall Control Gate）と呼ぶことにする。
さらに、半導体集積回路５０が図２１に示すようなセル構造を有することで、セルに記憶する情報の多ビット化も容易であり、セルアレイの制御や１ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。
図２２Ａは、本発明の第８の実施形態に係る縦型メモリセルを用いた３ビットのメモリのデバイス構造の部分断面図、図２２Ｂは図２２Ａに示すメモリのデバイス構造の平面図、図２２Ｃは図２２Ａに示すメモリのデバイス構造の等価回路図である。
図２２Ａに示すように、メモリ７０は、図２1に示したメモリセルが３個、ｐ型半導体柱５２の軸方向に直列接続されている。
最下段のメモリセルと基板６３との間には、第１の選択ゲートトランジスタ６１が配設され、第１の選択ゲートトランジスタ６１のソースが基板６３のｎ型拡散領域に配設され、ソースライン（Source Line）を形成している。最上段のメモリセルの上部には第２の選択ゲートトランジスタ６２が配設され、第２の選択ゲートトランジスタ６２のドレインがビットライン（Data Line）を形成している。
第１の選択ゲートトランジスタ６１及び第２の選択ゲートトランジスタ６２は、縦型のｎチャネルのＭＯＳトランジスタである。第１の選択ゲートトランジスタ６１とメモリセルが３個と第２の選択ゲートトランジスタ６２とが直列接続されており、メモリセルストリングを構成している。
図２２Ｂに示すように、３ビットのメモリセルストリングの最小加工面積は、最小加工寸法をＦとした場合、横が６Ｆで縦が４Ｆであるので、２４Ｆ２となる。ここで、最小加工寸法は、次世代の最小加工寸法である２Ｘｎｍ程度となる。このＸは未定であるが、現行の３２ｎｍプロセスの７割とした場合には、Ｆは２２ｎｍ程度となる。
ＥＳＣＧとなるソース・ドレイン制御ゲート５４を形成するために、１個のメモリセルの高さは、２．５Ｆ程度となる。ＮＡＮＤ構造のストリングを形成するための最小加工面積は、チャージトラップ型の縦型のメモリセルよりも大きくなる。しかしながら、本発明のメモリのビットコストは、８バット、あるいはそれ以上のビット数になると、従来の平面型ＮＡＮＤ構造のフラッシュメモリセルよりもビット単価は著しく安価となる。
本発明のメモリセルの製造方法は、以下の工程で製造することができる。
図２３Ａ〜図２３Ｊは、メモリセルの製造方法の主要工程を示す図であり、図２４Ａ〜図２４Ｆは３セルを積層した場合のメモリセルアレイ製造方法の主要工程を示す図である。
第１工程：所定の処理がなされた基板６３の上にソース・ドレイン制御ゲート５４となる層５４Ａと二種類の異なる絶縁層６４を図示するように積層するステップ（図２３Ａ，図２４Ａ参照）。
二種類の異なる絶縁層６４は、第１の絶縁層６４Ａと第２の絶縁層６４Ｂとからなる。第１の絶縁層６４Ａは例えばＳｉＯ２層である。第２の絶縁層６４Ｂは例えばＳｉ３Ｎ４層である。第１の絶縁層６４Ａ，第２の絶縁層６４Ｂの材料は上記した例に限らない。第１，第２の絶縁層６４Ａ，６４Ｂの材料は、等方性エッチングにおいて互いに選択エッチングができる材料であればよい。
基板６３上に、第２の絶縁層６４Ｂ，ソース・ドレイン制御ゲート５４となる層（以下、単に「ゲート形成用層」と呼ぶ）５４Ａ，第２の絶縁層６４Ｂ，第１の絶縁層６４Ａ，第２の絶縁層６４Ｂ，ゲート形成用層５４，第２の絶縁層６４Ｂの順に積層する。つまり、主制御ゲート５３及び浮遊ゲート５５が形成される層、即ち第１の絶縁層６４Ａを挟んで上下にそれぞれ、第２の絶縁層６４Ｂ、ゲート形成用層５４Ａ，第２の絶縁層６４Ｂを順に、積層する。
第２工程：この積層した層にレジスト６５等を用いてラインアンドスペースを施し、さらに上記基板６３表面まで開口を形成し、この開口に隣接して上記積層した層のうち半導体柱５２及びトンネル絶縁膜５６を形成する領域を異方性エッチングするステップ(図２３Ｂ参照)。異方性エッチングは、反応性イオンエッチング（ＲＩＥ）で行うことができる。
第３工程：上記開口に隣接して上記積層した絶縁層のうち浮遊ゲート５５となる領域の第１の絶縁層６４Ａを等方性エッチングするステップ(図２３Ｃ，図２４Ｂ参照)。等方性エッチングは、薬液を用いた化学エッチングで行うことができる。
第４工程：上記制御ゲート５４となる領域を含めて上記開口に浮遊ゲート５５となる半導体材料６６を堆積するステップ(図２３Ｄ参照)。半導体材料６６には、ポリＳｉなどのシリコン系の材料を用いることができる。
第５工程：半導体材料６６が堆積した領域に対して異方性エッチングを行って、半導体柱５２及びトンネル絶縁膜５６を形成すべき領域に開口を形成すると共に浮遊ゲート５５を形成するステップ(図２３Ｄ，図２４Ｃ参照)。
第６工程：異方性エッチングにより形成した開口の側壁にトンネル絶縁層５６を堆積するステップ(図２３Ｅ参照)。
第７工程：上記トンネル絶縁膜５６で囲まれる開口に半導体材料６６を堆積して半導体柱５２を形成するステップ(図２３Ｆ、図２４Ｄ参照)。
第８工程：上記二種類の異なる層のうち、上記ポリＳｉからなる浮遊ゲート５５が形成されている層の横に残っている第１の絶縁層６４Ａを等方性エッチングするステップ(図２３Ｇ参照)。
第９工程：上記浮遊ゲート５５の上に別の絶縁膜６７、例えばＳｉＯ２膜を形成するステップ(図２３Ｈ参照)。
第１０工程：上記別の絶縁膜６７の上に、主制御ゲート５３となるべき材料６６を堆積するステップ（図２３Ｉ参照）と、この材料６６を、主制御ゲート５３を形成するようエッチングするステップ(図２３Ｊ），図２４Ｅ参照)。主制御ゲート５３とソース・ドレイン制御ゲート５４となるべき材料は、ポリＳｉの代わりにメタル（金属）やシリサイドを使用してもよい。
図２４Ａ〜図２４Ｆにおいて、さらに、第１の選択ゲートトランジスタ６１と第２の選択ゲートトランジスタ６２を形成する場合にあっては次の点に注意する。
第１及び第２の選択ゲートトランジスタ６１，６２は図２２Ａに示すように、ＮＡＮＤ型ストリングの最上部と最下部に配設される選択ゲートトランジスタであり、特定の半導体柱５２を選択する選択ゲートである。そのため、第１及び第２の選択ゲートトランジスタ６１，６２では、浮遊ゲート５５を形成する必要がない。本発明のソース・ドレイン制御ゲート５４と同じゲート層を使用して形成することができる。(図２４Ａ〜図２４Ｅ参照)。
例えば、第１の選択ゲートトランジスタ６１については、上記膜層６４を形成する前に基板６１上に絶縁膜６８、選択ゲート用層５４Ｂを形成しておくことでよい。第２の選択ゲートトランジスタ６５については最上段のメモリセルを構成する第２の絶縁膜６４Ｂ上に選択ゲート用層５４Ｂ、第２の絶縁膜６４Ｂを形成しておけばよい。また、図２４Ｆに示すように、半導体柱５２の間でデータラインなどを形成する。
図２５は、本発明の第８実施形態に係る縦型メモリセルの動作を説明する図であり、（Ａ）は消去の場合を、（Ｂ）は書き込みの場合を、（Ｃ）は書き込み禁止の場合を、（Ｄ）は読み出しの場合を示している。
図２５（Ａ）に示すように、メモリセルの消去はブロック単位で行なわれ、消去動作はｐ型半導体柱に電圧をかけて浮遊ゲート５５から電子を引き抜くことで行われる。
図２５（Ｂ）に示すように、メモリセルへの情報の書き込みは、浮遊ゲート５５内に量子トンネル効果により電子を注入することで行われる。基板６３のｎ型半導体領域つまりソースラインＳＬを接地電位にし、微小な電流によって主制御ゲート５３に書き込み電圧を印加する。浮遊ゲート５５内に蓄積された電子が情報を記憶する。書き込みはページ単位で行なわれ、同一ページ内の全てのセルに対して、同時に主制御ゲート５３に書き込み電圧を印加することで書き込み動作が行なわれる。
図２５（Ｃ）に示すように、メモリセルへの書き込み禁止は、書き込み動作時に、書き込みの必要がないセルの書き込みを防止する動作である。
図２５（Ｄ）に示すように、本発明のメモリセルでは、ページ単位で情報の読み出し動作が行なわれる。浮遊ゲート５５にある一定量の電子がある場合にはソースとドレイン間に電流があまり流れず、この状態が"０"とされる。また、浮遊ゲート５５にある一定量の電子がない場合にはソース・ドレイン間に電流が比較的流れ、この状態が"１"とされる。
以上、説明したように本発明の第８の実施形態に係るＥＳＣＧ構造を有する縦型メモリセルは、通常の平面型のＮＡＮＤフラッシュメモリセルと同様のメモリ動作を行うことができる。特に、バルク消去方法は、ＥＳＣＧ構造を使用することによって利用可能となる。つまり、ＥＳＣＧ構造により形成される電気的なｎ型ソース・ドレイン領域はバルクに消去電圧を印加すると正孔電荷を蓄積させるため、ｐ型半導体柱５２がＳｉ等の半導体基板６３（バルク）に完全に接触する。このため、半導体集積回路５０のメモリセルは、通常の平面型のＮＡＮＤフラッシュメモリセルと同様にバルク消去方法が使用できる。
以下に、本発明のメモリセルの各種特性について計算例を示す。
本発明に用いるメモリセルを発明者等が開発した半導体集積回路の計算ソフトウェア（ＴＣＡＤ）を使用して、３次元シミュレーションを行ってメモリセルの各種特性について計算した。
図２６は、シミュレーションに用いた計算モデルを示す図であり、（Ａ）は比較例の従来のＦＧ構造を、（Ｂ）は第１の実施形態と同様のＥＳＣＧ構造を、（Ｃ）は第８の実施形態に係るＥＳＣＧ構造のフラッシュメモリセルを示している。
図２７は、本発明メモリセルの浮遊ゲート５５に注入される電荷のシミュレーション結果を示す図であり、電荷量に対するＶｔｈの依存性を示している。横軸は浮遊ゲート中の全体の電荷量ＱＦＧ（Ｃ）を、縦軸はシミュレーションしたＶｔｈ（Ｖ）を示している。図２７において、菱形プロット（◆）は従来のＦＧ構造、四角プロット（■）は第１の実施形態と同様のＥＳＣＧ構造、丸プロット（●）は第８の実施形態に係るＥＳＣＧ構造の結果を示している。
図２７から明らかなように、第８実施形態に係るＥＳＣＧ構造を有するメモリセルでは、Ｖｔｈが比較例のフラッシュメモリセル及び第１の実施形態と同様のＥＳＣＧ構造を有するメモリセルよりも大きくなることが分かる。浮遊ゲートの電荷量を調節によって選択セルのしきい値電圧の依存性も高くなるため、1つのメモリセルに複数のビット情報を記憶させる多値化も可能になる。
図２８は、本発明と比較例のメモリセルにおいて、隣接するメモリセル間の干渉についてＶｔｈの変動（ΔＶｔｈとも呼ぶ）を調べたシミュレーション結果を示す図である。図２８の横軸はＶｔｈ（Ｖ）を、縦軸はΔＶｔｈ（ｍＶ）を示している。図２８において、菱形プロット（◆）は従来のＦＧ構造、四角プロット（■）は第１の実施形態と同様のＥＳＣＧ構造、丸プロット（●）は第８の実施形態に係るＥＳＣＧ構造の結果を示している。
図２８から明らかなように、第８実施形態に係るＥＳＣＧ構造を有するメモリセルでは、比較例のフラッシュメモリセルに対してΔＶｔｈが著しく改善できることが分かった。比較例の従来のＦＧ構造では最小加工寸法を小さくすると隣接するメモリセル間の干渉が抑制できないし、第１の実施形態と同様のＥＳＣＧ構造を有するメモリセルの場合もＶｔｈが小さい時、隣接するメモリセル間の干渉問題が残っている。これに対して、第８実施形態に係るＥＳＣＧ構造を有するメモリセルでは、ソース・ドレイン制御ゲート５４のシールド効果で隣接するメモリセル間の干渉が完全に抑制できる。このため、第８実施形態に係るメモリセルでは、最小加工寸法を小さくしても隣接するメモリセル間の干渉が抑制できる。
図２９は、本発明と比較例の各メモリセルにおいて、隣接するメモリセル間の干渉についての電位分布を示す図である。図２８において、（Ａ）は従来のＦＧ構造、（Ｂ）は第１の実施形態と同様のＥＳＣＧ構造、（Ｃ）は第８の実施形態に係るＥＳＣＧ構造についての結果を示している。
図２９から明らかなように、比較例の従来のＦＧ構造では図２９（Ａ）に示すように、隣接する浮遊ゲートから選択セルの浮遊ゲートに間接的に影響しているため、最小加工寸法を小さくすると隣接するメモリセル間の干渉が抑制できない。図２９（Ｂ）に示すように、第１の実施形態と同様のＥＳＣＧ構造の場合は隣接セルの浮遊ゲートから選択セルのチャネル領域に直接的に影響をしている干渉問題が残っている。これに対して、図２９（Ｃ）に示すように、本発明の第８実施形態に係るＥＳＣＧ構造を有するメモリセルでは、ソース・ドレイン制御ゲート５４の完全なシールド効果で隣接するメモリセル間の干渉が完全に抑制できる。
（第９の実施形態）
図３０は、本発明の第９の実施形態に係るメモリセルストリング８０の構成を示す模式図である。
図３０に示すように、メモリセルストリング８０は、左右の３ビットメモリセルストリング８１，８２がパス用トランジスタ８３で一組に構成され、６ビットのメモリ容量を有している。メモリセルストリング８０の最上層には、ソースライン（Source Line）ＳＬ及びビットライン(Data Line)ＢＬが形成されている。さらに、左右の３ビットメモリセルストリング８１，８２の最下段にはパス用トランジスタ８３が配設されている。このパス用トランジスタには、縦型ＭＯＳトランジスタを用いることができる。
図３０に示す第１及び第２の選択ゲートトランジスタ６１，６２は、図２２Ａに示すメモリセルストリングの上下に配設される第１及び第２の選択ゲートトランジスタ６１，６２と同じゲートである。第１及び第２の選択ゲートトランジスタ６１，６２は、特定のビットラインとソースラインに接続されている半導体柱５２を選択する制御ゲートである。これにより、第１及び第２の選択ゲートトランジスタ６１，６２で選択された半導体柱５２には、データを外部から入力したり、データを外部に出力することができる。また、図３０に示す構造を有することで、ＢＬやＳＬなどの配線を上部に形成できるようになるため、その製造が簡便になる。
さらに、メモリセルストリング８０によれば多ビット化の製造方法も容易であり、セルアレイの制御や1ビットあたりに必要となる面積の更なる縮小が可能となる等の利点が生じる。
（第１０の実施形態）
図３１は、本発明の第１０の実施形態に係るメモリセルストリング９０の構成を示す模式図である。
図３１に示すように、メモリセルストリング９０は、左右に配置されている２組の３ビットメモリセルストリング９１，９２が最下段に配置される第１選択ゲートトランジスタ６１Ａを共有して構成されている。第１選択ゲートトランジスタ６１Ａはゲート酸化膜と基板６３との間にソースライン反転層９３を形成する。
これにより、メモリセルストリング９０では、第１選択ゲートトランジスタ６１Ａの短チャネル効果を防止することができる。さらに、ソースラインＳＬを拡散工程等で形成する工程が不要となる。メモリセルストリング９０によれば、ソースラインＳＬ側も電気的に反転して使うため製造方法も容易でかつ、低抵抗のソースラインＳＬを実現できる。
（第１１の実施形態）
図３２は、本発明の第１１の実施形態に係るメモリセルストリング９５の構成及びその作製方法を示す模式図である。
図３２に示すように、第８，第９，第１０の実施形態のメモリセルストリング７０，８０，９０において、エピタキシャル成長工程による単結晶Ｓｉ層９６，９７を用いた浮遊ゲート５５と半導体柱５２を形成する。この単結晶Ｓｉ層９６，９７は同時に形成しなくても独立的に形成することもできる。その他については図２３Ａ〜図２３Ｊ、図２４Ａ〜図２４Ｆを参照して説明した手順と同様である。
これにより、最近３次元積層縦形構造のフラッシュメモリの一番重要な問題点の一つ、ポリＳｉ半導体中のトラップ電荷によるしきい値電圧のばらつきと移動度の劣化特性を改善することができる。
第８乃至第１１の実施形態は、種々の変形が可能である。
浮遊ゲートは、半導体柱の外周から間隔をおいて半導体柱の側面を周状に被覆する場合だけでなく、半導体柱の側面の一部を被覆してもよい。
主制御ゲートは、浮遊ゲートの外周に絶縁層を介して浮遊ゲートを周状に被覆するのみならず、浮遊ゲートの外周に絶縁層を介して浮遊ゲートの側面の一部を被覆してもよい。
ソース・ドレイン制御ゲートは、浮遊ゲートの上面、下面の何れか又は双方において、半導体柱の外周に絶縁層を介して半導体柱の側面を周状に被覆するのみならず、半導体柱の側面の一部を被覆してもよい。ソース・ドレイン制御ゲートは、浮遊ゲートの上面、下面の何れか又は双方に設けてもよいし、また、浮遊ゲートの上面、下面の一部を被覆してもよい。
本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
例えば、第１乃至第７の実施形態においても、半導体柱をポリＳｉで形成せず、単結晶Ｓｉにより形成してもよい。

Claims (29)

  1. メモリセルを備えた半導体集積回路であって、
    上記メモリセルが、
    チャネルとなる半導体柱と、
    上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、
    上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに上記浮遊ゲートの外周に絶縁層を介して該浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する制御ゲートと、を有する、
    上記半導体集積回路。
  2. メモリセルを備えた半導体集積回路であって、
    上記メモリセルが、
    チャネルとなる半導体柱と、
    上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、
    上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆するとともに上記浮遊ゲートの外周に絶縁層を介して該浮遊ゲートの側面を周状に被覆するか又はその一部を被覆することに加え、上記浮遊ゲートの上面、下面又は上下面の一部を絶縁層を介して被覆する制御ゲートと、を有する、
    上記半導体集積回路。
  3. 前記制御ゲートは、前記半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成される第１の制御ゲートと、前記浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成される第２の制御ゲートとで構成される、請求項１又は２に記載の半導体集積回路。
  4. 前記制御ゲートは、前記半導体柱の軸方向に沿って、前記第１の制御ゲート、前記第２の制御ゲートの順に構成されるか、前記第２の制御ゲート、前記第１の制御ゲートの順に構成されるか、又は、前記第１の制御ゲート、前記第２の制御ゲート、第１の制御ゲートの順に構成される、請求項３に記載の半導体集積回路。
  5. 前記半導体柱のうち前記制御ゲートに対向する側部には、該制御ゲートに印加される電圧により反転層が形成される、請求項１、２又は４に記載の半導体集積回路。
  6. 前記半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、該電極に電圧が印加されて生じ得るホットエレクトロンが上記制御ゲートに侵入し、前記浮遊ゲートに注入されない、請求項１、２又は４に記載の半導体集積回路。
  7. 前記制御ゲートは、前記半導体柱の軸方向に沿って前記第２の制御ゲートが前記第１の制御ゲートを挟んで一体化されて構成されている、請求項４乃至６の何れかに記載の半導体集積回路。
  8. 請求項１乃至７の何れかに記載のメモリセルを複数備え、それぞれの前記半導体柱に沿って前記制御ゲート及び前記浮遊ゲートが複数設けられている、半導体集積回路。
  9. 前記複数のメモリセルの隣接する領域には、さらに空隙または低誘電率層が挿入されている、請求項８に記載の半導体集積回路。
  10. それぞれの前記半導体柱が基板上に設けられており、
    第１の選択ゲートトランジスタが最下段の前記メモリセルと上記基板との間に配設され、
    第２の選択ゲートトランジスタが最上段の前記メモリセルの上部間に配設されている、請求項８に記載の半導体集積回路。
  11. それぞれの前記半導体柱が基板上に設けられており、
    隣り合う前記半導体柱を接続するパストランジスタが上記基板に形成されている、請求項８に記載の半導体集積回路。
  12. それぞれの前記半導体柱は基板上に設けられ、
    最下段の前記メモリセルと最下段側に配設される第１の選択ゲートトランジスタとの間に、ダミー制御ゲートが設けられている、請求項１１に記載の半導体集積回路。
  13. 基板の上に三種類の異なる層を積層するステップと、
    この積層した層にラインアンドスペースを施しさらに上記基板表面まで開口を形成するステップと、
    上記開口に隣接して上記積層した層のうち制御ゲートとなる領域をエッチングするステップと、
    上記制御ゲートとなる領域を含めて上記開口に半導体材料を堆積するステップと、
    上記半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、
    異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、
    上記トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、
    互いにエッチング選択性を有する上記三種類の異なる層のうち、上記浮遊ゲートが形成されている層とセル間の分離層となる層とを残してエッチングするステップと、
    上記浮遊ゲート、上記分離層となる層及びトンネル絶縁層の上に別の絶縁層を形成するステップと、
    上記別の絶縁層の上に、制御ゲートとなるべき材料を堆積するステップと、
    上記制御ゲートとなるべき材料を、制御ゲートとワードラインを形成するようエッチングするステップと、
    を含む、半導体集積回路の製造方法。
  14. 前記半導体材料は、ポリシリコン、シリコン、メタル、シリサイドの何れかである、請求項１３に記載の半導体集積回路の製造方法。
  15. 前記制御ゲートとなるべき材料は、ポリシリコン、メタル、シリサイドの何れかである、請求項１３に記載の半導体集積回路の製造方法。
  16. 前記基板の上に三種類の異なる層を積層する前に、前記基板としてのシリコン基板に対してソース領域又はドレイン領域を形成する、請求項１３に記載の半導体集積回路の製造方法。
  17. 前記基板の上に三種類の異なる層を積層する前に、隣り合う前記半導体柱同士を連結するパストランジスタを形成する、請求項１３に記載の半導体集積回路の製造方法。
  18. メモリセルを備えた半導体集積回路であって、
    上記メモリセルが、チャネルとなる半導体柱と、
    上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆する浮遊ゲートと、
    上記浮遊ゲートの外周に絶縁層を介して上記浮遊ゲートの側面を周状に被覆するか又はその一部を被覆する主制御ゲートと、
    上記浮遊ゲートの上面又は下面で上記半導体柱の外周に絶縁層を介して該半導体柱の側面を周状に被覆するか又はその一部を被覆するソース・ドレイン制御ゲートと、
    上記浮遊ゲートと上記ソース・ドレイン制御ゲートとの間、上記主制御ゲートと上記ソース・ドレイン制御ゲートとの間にそれぞれ設けられる絶縁層と、を有する、
    上記半導体集積回路。
  19. 前記主制御ゲートが、前記浮遊ゲートの周りに絶縁層を介して周状に又は周状の一部に形成され、
    前記ソース・ドレイン制御ゲートが、前記浮遊ゲートの上面又は下面の前記半導体柱の周りに絶縁層を介して周状に又は周状の一部に形成され、
    前記主制御ゲートと前記ソース・ドレイン制御ゲートとが分離している、請求項１８に記載の半導体集積回路。
  20. 前記半導体柱のうち前記ソース・ドレイン制御ゲートに対向する側部は、前記ソース・ドレイン制御ゲートに印加される電圧により反転層が形成される、請求項１８に記載の半導体集積回路。
  21. 前記半導体柱の上下方向の少なくとも一方には、ソース電極及びドレイン電極の何れか一方の電極が設けられ、該電極に電圧が印加されて生じ得るホットエレクトロンが前記ソース・ドレイン制御ゲートに侵入し、前記浮遊ゲートに注入されない、請求項１８に記載の半導体集積回路。
  22. 請求項１８乃至２１の何れかに記載のメモリセルを複数備え、それぞれの前記半導体柱に沿って前記主制御ゲート、前記ソース・ドレイン制御ゲート及び前記浮遊ゲートが複数設けられている、半導体集積回路。
  23. それぞれの前記半導体柱が基板上に設けられており、
    第１の選択ゲートトランジスタが最下段のメモリセルと上記基板との間に配設され、
    第２の選択ゲートトランジスタが最上段のメモリセルの上部間に配設されている、請求項２２に記載の半導体集積回路。
  24. それぞれの前記半導体柱が基板上に設けられており、
    隣り合う前記半導体柱を接続するパストランジスタが上記基板上に形成されている、請求項２２に記載の半導体集積回路。
  25. 基板の上にソース・ドレイン制御ゲート用の半導体材料を含めて三種類の異なる層を積層するステップと、
    この積層した層にラインアンドスペースを施しさらに上記基板表面まで開口を形成するステップと、
    上記開口に隣接して上記積層した層のうち浮遊ゲートとなる領域をエッチングするステップと、
    上記浮遊ゲートとなる領域を含めて上記開口に半導体材料を堆積するステップと、
    上記半導体材料が堆積した領域に対して異方性エッチングを行って、半導体柱及びトンネル絶縁層を形成すべき領域に開口を形成すると共に浮遊ゲートを形成するステップと、
    異方性エッチングにより形成した開口の側壁にトンネル絶縁層を堆積するステップと、
    上記トンネル絶縁層で囲まれる開口に半導体材料を堆積して半導体柱を形成するステップと、
    上記浮遊ゲート側面の主制御ゲートとなる領域をエッチングするステップと、
    エッチングして形成した領域の側壁に別の絶縁層を堆積するステップと、
    上記別の絶縁層の上に、主制御ゲートとなるべき材料を堆積するステップと、
    主制御ゲートとなるべき材料を、主制御ゲートとワードラインを形成するようエッチングするステップと、
    を含む、半導体集積回路の製造方法。
  26. 前記半導体材料は、ポリシリコン、シリコン、メタル、シリサイドの何れかである、請求項２５に記載の半導体集積回路の製造方法。
  27. 前記主制御ゲート、前記ソース・ドレイン制御ゲートとなるべき材料は、ポリシリコン、メタル、シリサイドの何れかである、請求項２５に記載の半導体集積回路の製造方法。
  28. 前記基板の上に三種類の異なる層を積層する前に、前記基板としてのシリコン基板に対してソース領域又はドレイン領域を形成する、請求項２５に記載の半導体集積回路の製造方法。
  29. 前記基板の上に三種類の異なる層を積層する前に、隣り合う前記半導体柱同士を連結するパストランジスタを形成する、請求項２５に記載の半導体集積回路の製造方法。
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