KR20140035169A - 반도체 소자 - Google Patents

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KR20140035169A
KR20140035169A KR1020120101698A KR20120101698A KR20140035169A KR 20140035169 A KR20140035169 A KR 20140035169A KR 1020120101698 A KR1020120101698 A KR 1020120101698A KR 20120101698 A KR20120101698 A KR 20120101698A KR 20140035169 A KR20140035169 A KR 20140035169A
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pattern
dielectric
interlayer insulating
layer
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KR1020120101698A
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양준규
남필욱
지정근
황기현
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삼성전자주식회사
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Abstract

기판 상에 교대로 그리고 반복적으로 적층된 복수의 층간 절연 패턴 및 복수의 도전성 패턴들, 상기 복수의 도전성 패턴들 및 복수의 층간 절연 패턴들을 관통하는 활성 패턴 및 상기 활성 패턴의 측벽 상에 형성된 제1 유전체 패턴을 포함하는 수직 구조체, 그리고 상기 수직 구조체와 복수의 도전성 패턴들 사이에 형성된 제2 유전체 패턴을 포함하는 반도체 소자가 제공된다. 상기 제2 유전체 패턴은 상기 복수의 도전성 패턴들과 복수의 층간 절연 패턴들 사이로 연장되는 제1 부위와, 상기 제1 유전체 패턴과 복수의 층간 절연 패턴들 사이로 연장되는 제2 부위를 갖는다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자, 반도체 소자의 제조 방법, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.
반도체 소자의 크기를 축소하고 성능을 개선하기 위하여, 다수의 메모리 셀들을 기판 상에 수직하게 형성하는 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 높은 수직형 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 전하 내구성이 향상된 수직형 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 복수의 층간 절연 패턴 및 복수의 도전성 패턴들, 상기 복수의 도전성 패턴들 및 상기 복수의 층간 절연 패턴들을 관통하는 활성 패턴 및 상기 활성 패턴의 측벽 상에 형성된 제1 유전체 패턴을 포함하는 수직 구조체, 그리고 상기 수직 구조체와 상기 복수의 도전성 패턴들 사이에 형성된 제2 유전체 패턴을 포함한다. 상기 제2 유전체 패턴은 상기 복수의 도전성 패턴들과 상기 복수의 층간 절연 패턴들 사이로 연장되는 제1 부위와, 상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이로 연장되는 제2 부위를 갖는다.
상기 제2 유전체 패턴의 상기 제2 부위는 상기 수직 구조체의 최상부까지 연장될 수 있다.
상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이에 더미 패턴들이 형성될 수 있다.
상기 제2 유전체 패턴의 상기 제2 부위는 상기 더미 패턴들까지 연장될 수 있다.
상기 더미 패턴들은 상기 층간 절연 패턴들 및 상기 제1 유전체 패턴에 대해 식각 선택비를 갖는 물질막을 포함할 수 있다..
상기 더미 패턴들은 수직 적층된 복수의 막을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 복수의 층간 절연 패턴 및 복수의 도전성 패턴들, 상기 복수의 도전성 패턴들 및 상기 복수의 층간 절연 패턴들을 관통하는 활성 패턴, 상기 활성 패턴의 측벽 상에 형성된 제1 유전체 패턴, 및 상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이에 플로팅 도체로 형성된 복수의 더미 패턴들을 포함하는 수직 구조체, 그리고 상기 수직 구조체와 상기 복수의 도전성 패턴들 사이에 형성된 제2 유전체 패턴을 포함한다. 상기 제2 유전체 패턴은 상기 복수의 도전성 패턴들과 상기 복수의 층간 절연 패턴들 사이로 연장되는 제1 부위와, 상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이로 상기 복수의 더미 패턴들까지 연장되는 제2 부위를 갖는다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 복수의 도전성 패턴들과 복수의 층간 절연 패턴들 사이로 수평 연장되는 제1 부위와, 제1 유전체 패턴과 복수의 층간 절연 패턴들 사이로 수직 연장되는 제2 부위를 갖는 제2 유전체 패턴을 형성한다. 상기 제2 유전체 패턴의 제2 부위에 의해 상기 제1 유전체 패턴 내에 저장된 전하들이 측면 확산(lateral spreading)되는 것을 억제하여 신뢰성 및 전하 내구성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 2은 도 1의 A영역을 확대한 도면이다.
도 3은 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 4는 도 3의 B영역을 확대한 도면이다.
도 5는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 6은 도 5의 C영역을 확대한 도면이다.
도 7은 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 8은 도 7의 D영역을 확대한 도면이다.
도 9는 본 발명의 기술적 사상의 제5 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 10은 도 9의 E영역을 확대한 도면이다.
도 11은 본 발명의 기술적 사상의 제6 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 12는 도 11의 F영역을 확대한 도면이다.
도 13은 본 발명의 기술적 사상의 제7 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 14는 도 13의 G영역을 확대한 도면이다.
도 15는 본 발명의 기술적 사상의 제8 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 16은 도 15의 H영역을 확대한 도면이다.
도 17a 내지 도 17m은 본 발명의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18a 및 도 18c는 본 발명의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19a 및 도 19b는 본 발명의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20a 및 도 20b는 본 발명의 제4 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21a 내지 도 21o는 본 발명의 기술적 사상의 제5 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22a 및 도 22b는 본 발명의 기술적 사상의 제6 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23a 및 도 23b는 본 발명의 기술적 사상의 제7 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 24a 내지 도 24c는 본 발명의 기술적 사상의 제8 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타낸 개략도이다.
도 26은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 27은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 28은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 장치의 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자를 나타내는 단면도이고, 도 2는 도 1의 A영역을 확대한 도면이다.
먼저, 도 1을 참조하여 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자에 대하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 제1 실시예에 의한 반도체 소자는 기판(10), 상기 기판(10) 상에 형성된 적층 구조체들(11), 및 각각의 적층 구조체(11) 내에 형성된 복수의 수직 구조체들(30)을 포함할 수 있다.
상기 기판(10)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 기판(10)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 적층 구조체들(11)의 각각은 상기 기판(10) 상에 교대로 그리고 반복적으로 수직 적층된 복수의 층간 절연 패턴들(12a) 및 복수의 도전성 패턴들(38a)들을 포함할 수 있다. 또한, 각각의 적층 구조체(11)는 제1 캡핑 패턴(14a) 및 제2 캡핑 패턴(32a)을 더 포함할 수 있다.
상기 도전성 패턴들(38a)은 상기 층간 절연 패턴들(12a)에 의해 서로 이격되면서 수직적으로 적층될 수 있다. 상기 도전성 패턴들(38a)은 하부 도전성 패턴(38L), 복수의 중간 도전성 패턴들(38M) 및 상부 도전성 패턴(38U)을 포함할 수 있다.
상기 도전성 패턴들(38a)은 도프트 실리콘과 같은 도핑된 반도체, 텅스텐, 구리, 알루미늄 등과 같은 금속, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐 등과 같은 도전성 금속 질화물, 금속 실리사이드와 같은 도전성 금속-반도체 화합물, 또는 티타늄이나 탄탈륨 등과 같은 전이 금속 등에서 적어도 하나를 포함할 수 있다. 예를 들어, 각각의 도전성 패턴들(38a)은 텅스텐막 및 티타늄 질화막을 포함하도록 형성될 수 있다.
실시예들에서, 상기 도전성 패턴들(38a)은 반도체 소자의 게이트 전극들 및/또는 게이트 배선들로 이용될 수 있다. 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자가 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자인 경우, 상기 하부 도전성 패턴(38L)은 접지 선택 게이트 전극으로 이용될 수 있고, 상기 상부 도전성 패턴(38U)은 스트링 선택 게이트 전극으로 이용될 수 있다. 상기 중간 도전성 패턴들(38M)은 셀 게이트 전극들로 이용될 수 있다. 동일한 층에 위치하는 상기 중간 도전성 패턴들(38M)은 전기적으로 연결되어, 각 층의 중간 도전성 패턴들(38M)은 하나의 워드라인으로 제공될 수 있다. 셀 트랜지스터들이 수직 방향으로 적층되는 수직형 비휘발성 메모리 소자의 경우, 하나의 셀 스트링 내에는 2m(m은 1이상의 자연수)의 셀 트랜지스터들이 형성될 수 있다. 실시예들에서는 상기 중간 도전성 패턴들(38M)이 4층으로 적층되어 하나의 셀 스트링 내에 4개의 셀 트랜지스터들이 연결된 것으로 설명하고 있으나, 상기 셀 스트링 내에 포함되는 셀 트랜지스터들의 수를 증가시키기 위하여 상기 중간 도전성 패턴들(38M)의 적층 수를 4개 이상으로 늘릴 수 있음은 명백하다.
상기 층간 절연 패턴들(12a)은 하부 층간 절연 패턴(12aL), 중간 층간 절연 패턴들(12aM) 및 상부 층간 절연 패턴(12aU)을 포함할 수 있다. 상기 하부 층간 절연 패턴(12aL)은 상기 하부 도전성 패턴(38L)과 기판(10) 사이에 개재되고, 상기 중간 층간 절연 패턴들(12aM)의 각각은 상기 중간 도전성 패턴들(38M) 사이에 개재되고, 상기 상부 층간 절연 패턴(12aU)은 상기 상부 도전성 패턴(38U) 상에 형성될 수 있다. 상기 상부 층간 절연 패턴(12aU)은 상기 중간 층간 절연 패턴(12aM)보다 두꺼울 수 있다. 상기 중간 층간 절연 패턴(12aM)은 상기 하부 층간 절연 패턴(12aL)보다 두꺼울 수 있다. 상기 층간 절연 패턴들(12a)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 캡핑 패턴(14a) 및 제2 캡핑 패턴(32a)은 상기 상부 층간 절연 패턴(12aU) 상에 형성되며, 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 적층 구조체들(11)은 상기 기판(10) 상에 형성된 분리 패턴(42)에 의해 서로 이격되어 형성될 수 있다. 상기 분리 패턴(42)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 분리 패턴(42)과 상기 적층 구조체들(11) 사이에 절연성 스페이서들이 형성될 수 있다. 상기 절연성 스페이서들은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 분리 패턴(42) 하부의 상기 기판(10) 내에는 상기 기판(10)과 다른 도전형의 불순물 영역이 형성될 수 있다. 상기 불순물 영역은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자의 공통 소오스 영역으로 이용될 수 있다.
상기 수직 구조체들(30)의 각각은 상기 제1 캡핑 패턴(14a), 층간 절연 패턴들(12a) 및 도전성 패턴들(38a)을 관통하는 활성 패턴(24a), 및 상기 활성 패턴(24a)의 측벽 상에 형성된 제1 유전체 패턴(20a)을 포함할 수 있다. 또한, 각각의 수직 구조체(30)는 갭필(gap-fill) 패턴(26) 및 상기 갭필 패턴(26) 상에 형성된 패드 패턴(28)을 포함할 수 있다.
상기 활성 패턴(24a)은 수직 형태일 수 있다. 상기 활성 패턴(24a)은 트랜지스터의 채널 영역으로 이용되는 반도체 패턴일 수 있다. 예를 들어, 상기 활성 패턴(24a)은 폴리실리콘 또는 단결정실리콘 등으로 형성된 반도체 패턴일 수 있다. 상기 활성 패턴(24a)은 상기 갭필 패턴(26)의 바닥면 및 측면을 둘러싸며 상기 패드 패턴(28)의 측면으로 연장될 수 있다. 상기 패드 패턴(28)은 폴리실리콘 등으로 형성될 수 있다. 상기 패드 패턴(28)의 측면은 상기 활성 패턴(24a)과 접촉할 수 있다. 상기 갭필 패턴(26)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 유전체 패턴(20a)은 상기 활성 패턴(24a)과 상기 도전성 패턴들(38a) 사이에 형성되며, 상기 활성 패턴(24a)과 상기 층간 절연 패턴들(12a) 사이로 연장될 수 있다.
상기 수직 구조체(30)와 상기 도전성 패턴들(38a) 사이에 제2 유전체 패턴들(36a)이 형성될 수 있다. 상기 제2 유전체 패턴들(36a)의 각각은 상기 도전성 패턴(38a)과 상기 층간 절연 패턴들(12a) 사이로 수평 연장되는 제1 부위(36h) 및 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이로 수직 연장되는 제2 부위(36v)를 포함할 수 있다.
상기 분리 패턴(42) 및 상기 적층 구조체들(11) 상에 도전성 라인(46)이 형성될 수 있다. 상기 도전성 라인(46)은 콘택 플러그들(44)을 통해 상기 수직 구조체들(30)과 전기적으로 연결될 수 있다. 상기 콘택 플러그들(44)은 상기 제2 캡핑 패턴들(32a)을 관통하여 상기 도전성 라인(46)과 상기 수직 구조체들(30)의 상기 패드 패턴들(28)을 전기적으로 연결할 수 있다. 상기 도전성 라인(46) 및 콘택 플러그들(44)은 텅스텐, 구리, 알루미늄 등과 같은 금속성 물질로 형성될 수 있다. 상기 도전성 라인(46)은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서 비트라인으로 이용될 수 있다.
이하, 도 2를 참조하여, 본 발명의 기술적 사상에 따른 제1 실시예에서 상기 제1 및 제2 유전체 패턴들(20a, 36a)에 대하여 보다 구체적으로 설명하기로 한다.
도 2를 참조하면, 상기 제1 유전체 패턴(20a)은 복수의 유전막들을 포함할 수 있다. 예를 들어, 상기 제1 유전체 패턴(20a)은 제1 유전막(21), 제2 유전막(22) 및 제3 유전막(23)을 포함할 수 있다. 상기 제2 유전막(22)은 상기 제1 유전막(21)과 상기 제3 유전막(23) 사이에 개재될 수 있고, 상기 제3 유전막(23)은 상기 활성 패턴(24a)에 접할 수 있고, 상기 제1 유전막(21)은 상기 도전성 패턴들(38a) 및 층간 절연 패턴들(12a)에 접할 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 반도체 소자가 플래쉬 메모리 소자등과 같은 비휘발성 메모리 소자인 경우, 상기 제1 유전막(21)은 장벽 유전막일 수 있고, 상기 제2 유전막(22)은 전하(charge)를 트랩(trap)할 수 있는 정보 저장막일 수 있고, 상기 제3 유전막(23)은 터널 유전막일 수 있다. 상기 제2 유전체 패턴(36a)은 블로킹 유전막일 수 있다.
상기 제3 유전막(23)이 터널 유전막으로 이용되는 경우, 상기 제3 유전막(129)은 실리콘 산화막 또는 질소 도핑된 실리콘 산화막 중 적어도 하나를 포함할 수 있다.
상기 제2 유전막(22)이 정보 저장막으로 이용되는 경우, 상기 제2 유전막(22)은 메모리 소자의 동작 조건에 따라, 트랜지스터의 채널 영역으로 제공되는 상기 활성 패턴(24a)으로부터 상기 제2 유전막(23)을 통해 주입된 전자들을 트랩하여 보유(retention)하거나, 상기 제2 유전막(22) 내에 트랩되어 있는 전자들을 소거할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 제2 유전막(22)은 실리콘 질화물 또는 고유전체 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 란타늄 산화물(LaO) 등과 같이 실리콘 산화물보다 높은 유전 상수를 갖는 유전체를 포함할 수 있다.
상기 제1 유전막(21)이 장벽 유전막으로 이용되는 경우, 상기 제1 유전막(21)은 고유전체의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 갖는 유전체, 예를 들어 실리콘 산화물 등으로 형성될 수 있다.
상기 제2 유전체 패턴(36a)이 블로킹 유전막으로 이용되는 경우, 상기 제2 유전체 패턴(36a)은 터널 유전막으로서의 상기 제3 유전막(23)에 비하여 높은 유전 상수를 갖는 고유전체, 예를 들어 알루미늄 산화물 또는 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이로 수직 연장되는 상기 제2 유전체 패턴(36a)의 제2 부위(36v)는 상기 수직 구조체(30)의 최상부까지 연장될 수 있다.
상기 제2 유전막(22)이 전하 저장막으로 이용되는 경우, 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이에 개재된 상기 제2 유전체 패턴(36a)의 제2 부위(36v)에 의하여 상기 제2 유전막(22) 내에 저장되어 있는 전하들이 측면 확산되는 것이 억제될 수 있다.
구체적으로, 상기 층간 절연 패턴들(12a)과 상기 제2 유전체 패턴(36a)의 제2 부위(36v)와의 계면에 국부적으로 존재하는 고정 전하들(fixed charges)은 상기 제2 유전막(22) 내에 트랩되어 있는 전하들에 대해 음의 고정 전하들(negative fixed charges)로 제공된다. 이에 따라, 상기 층간 절연 패턴들(12a)과 상기 제2 유전체 패턴(36a)의 제2 부위(36v)와의 계면에 존재하는 음의 고정 전하들과 상기 제2 유전막(22) 내의 트랩된 전하들 사이에 척력이 작용함으로써, 상기 제2 유전막(22) 내의 트랩된 전하들이 측면 확산되는 것이 억제될 수 있다. 따라서, 하나의 셀에 저장된 전하들이 이웃하는 다른 셀 쪽으로 측면 확산되어 신뢰성이 저하되는 문제를 방지할 수 있다. 또한, ＇온(ON)＇ 셀에 저장된 전하들이＇오프(OFF)＇셀로 측면 확산되어 전하들이 손실되는 것을 방지함으로써, 전하 내구성을 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 4는 도 3의 B영역을 확대한 도면이다. 여기서, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 3 및 도 4를 참조하면, 기판(10) 상에 복수의 층간 절연 패턴들(12a) 및 복수의 도전성 패턴들(38a)을 포함하는 적층 구조체들(11)이 형성될 수 있다. 상기 적층 구조체들(11)은 분리 패턴(42)에 의해 서로 이격되어 형성될 수 있다.
각각의 적층 구조체(11) 내에는 제1 유전체 패턴(20a), 활성 패턴(24a), 갭필 패턴(26) 및 패드 패턴(28)을 포함하는 수직 구조체들(30)이 형성될 수 있다.
상기 수직 구조체(30)와 상기 도전성 패턴들(38a) 사이에 제2 유전체 패턴들(36a)이 형성될 수 있다. 각각의 제2 유전체 패턴(36a)은 상기 도전성 패턴(38a)과 상기 층간 절연 패턴들(12a) 사이로 수평 연장되는 제1 부위(36h) 및 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이로 수직 연장되는 제2 부위(36v)를 포함할 수 있다.
각각의 수직 구조체(30)는 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이에 형성된 더미 패턴들(18b)을 포함할 수 있다. 상기 제2 유전체 패턴들(36a)의 제2 부위들(36v)은 상기 더미 패턴들(18b)까지 연장되어 상기 더미 패턴들(18b)과 접촉될 수 있다.
상기 더미 패턴(18b)까지 연장된 상기 제2 유전체 패턴(36a)의 제2 부위(36v)와 상기 층간 절연 패턴들(12a)과의 계면(도 4의 I 참조)에 존재하는 음의 고정 전하들에 의해 상기 제2 유전막(22) 내의 트랩된 전하들에 대해 척력이 작용함으로써, 상기 제2 유전막(22) 내의 트랩된 전하들이 측면 확산되는 것이 억제될 수 있다.
상기 더미 패턴들(18b)은 상기 층간 절연 패턴들(12a) 및 상기 제1 유전체 패턴들(20a)에 대해 식각 선택비를 갖는 물질막을 포함할 수 있다. 예를 들어, 상기 더미 패턴들(18b)은 폴리실리콘이나 비정질실리콘 등의 실리콘 물질로 형성될 수 있다.
상기 더미 패턴들(18b)이 폴리실리콘 등의 도전성 물질로 형성되는 경우, 상기 더미 패턴들(18b)은 상기 층간 절연 패턴들(12a)에 의해 이웃하는 셀들 간에 절연된 플로팅 도체들로 제공될 수 있다. 상기 더미 패턴(18b)이 플로팅 도체로 형성되면, 상기 도전성 패턴(38a)과 상기 더미 패턴(18b) 사이에 캐패시턴스가 발생하게 된다. 즉, 셀 게이트 전극으로서의 도전성 패턴(38a)과 채널 영역으로서의 활성 패턴(24a) 사이에 플로팅 도체로 제공되는 더미 패턴(18b)이 개재됨으로써, 상기 도전성 패턴(38a)과 더미 패턴(18b) 사이(도 4의 J 참조), 그리고 상기 활성 패턴(24a)과 더미 패턴(18b) 사이(도 4의 K 참조)에 두 개의 캐패시터가 형성되어 전체 캐패시턴스가 증가하게 된다. 따라서, 상기 더미 패턴(18b)에 의해 용량성 결합(capacitive coupling)이 증가되어 프린징 전계(fringing field)가 강화됨으로써, 터널 유전막으로서의 제3 유전막(23)과 채널 영역으로서의 활성 패턴(24a) 사이에 인가되는 전기장이 증가되어 셀 트랜지스터의 채널 전류를 증가시킬 수 있다.
도 5는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 6은 도 5의 C영역을 확대한 도면이다. 여기서, 앞에서 설명한 실시예들과 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 5 및 도 6을 참조하면, 기판(10) 상에 복수의 층간 절연 패턴들(12a) 및 복수의 도전성 패턴들(38a)을 포함하는 적층 구조체들(11)이 형성될 수 있다.
각각의 적층 구조체(11) 내에는 제1 유전체 패턴(20a), 활성 패턴(24a), 갭필 패턴(26) 및 패드 패턴(28)을 포함하는 수직 구조체들(30)이 형성될 수 있다. 각각의 수직 구조체(30)는 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이에 형성된 더미 패턴들(40)을 포함할 수 있다.
상기 수직 구조체(30)와 상기 도전성 패턴들(38a) 사이에 제2 유전체 패턴들(36a)이 형성될 수 있다. 상기 제2 유전체 패턴들(36a)의 각각은 상기 도전성 패턴(38a)과 상기 층간 절연 패턴들(12a) 사이로 수평 연장되는 제1 부위(36h) 및 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이의 상기 더미 패턴들(40)까지 수직 연장되는 제2 부위(36v)를 포함할 수 있다.
각각의 더미 패턴(40)은 수직으로 적층된 복수의 막을 포함할 수 있다. 예를 들어, 각각의 더미 패턴(40)은 희생 패턴(18a) 및 상기 희생 패턴(18a)의 상부 및 하부에 각각 형성된 절연막들(37)을 포함할 수 있다. 상기 희생 패턴(18a)은 상기 층간 절연 패턴들(12a) 및 상기 제1 유전체 패턴(20a)에 대해 식각 선택비를 갖는 물질막을 포함할 수 있다. 예를 들어, 상기 희생 패턴(18a)은 폴리실리콘 또는 비정질실리콘 등의 실리콘 물질로 형성될 수 있다. 상기 절연막(37)은 상기 희생 패턴(18a)을 산화시켜 형성된 산화막일 수 있다.
상기 희생 패턴(18a)이 폴리실리콘 등의 도전성 물질로 형성되어 플로팅 도체로 제공되는 경우, 상기 희생 패턴들(18a)의 상부 및 하부에 형성된 상기 절연막들(37)에 의해 이웃하는 셀들 간에 상기 플로팅 도체들의 절연 효과를 증대시킬 수 있다.
도 7은 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 8은 도 7의 D영역을 확대한 도면이다. 여기서, 앞에서 설명한 실시예들과 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 7 및 도 8을 참조하면, 기판(10) 상에 복수의 층간 절연 패턴들(12a) 및 복수의 도전성 패턴들(38a)을 포함하는 적층 구조체들(11)이 형성될 수 있다.
각각의 적층 구조체(11) 내에는 제1 유전체 패턴(20a), 활성 패턴(24a), 갭필 패턴(26) 및 패드 패턴(28)을 포함하는 수직 구조체들(30)이 형성될 수 있다. 각각의 수직 구조체(30)는 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이에 형성된 더미 패턴들(41)을 포함할 수 있다.
상기 수직 구조체(30)와 상기 도전성 패턴들(38a) 사이에 제2 유전체 패턴들(36a)이 형성될 수 있다. 상기 제2 유전체 패턴들(36a)의 각각은 상기 도전성 패턴(38a)과 상기 층간 절연 패턴들(12a) 사이로 수평 연장되는 제1 부위(36h) 및 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이의 상기 더미 패턴들(41)까지 수직 연장되는 제2 부위(36v)를 포함할 수 있다.
상기 더미 패턴들(41)은 실리콘 산화물과 같은 절연막을 포함할 수 있다. 예를 들어, 상기 더미 패턴들(41)은 폴리실리콘이나 비정질실리콘 등의 실리콘 물질을 산화시켜 형성된 산화막일 수 있다.
도 9는 본 발명의 기술적 사상의 제5 실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 10은 도 9의 E영역을 확대한 도면이다.
도 9 및 도 10을 참조하면, 본 발명의 기술적 사상의 제5 실시예에 의한 반도체 소자는 기판(100), 상기 기판(100) 상에 서로 이격되어 형성된 분리 패턴들(146) 및 상기 분리 패턴들(146) 사이의 상기 기판(100)의 표면 상에 형성된 적층 구조체들을 포함할 수 있다.
상기 적층 구조체들의 각각은 상기 기판(100) 상에 교대로 그리고 반복적으로 수직 적층된 복수의 층간 절연 패턴들(116a) 및 복수의 도전성 패턴들(142a)을 포함할 수 있다. 또한, 상기 적층 구조체들의 각각은 제1 캡핑 패턴(122a) 및 제2 캡핑 패턴(136a)을 더 포함할 수 있다.
상기 분리 패턴들(146)은 평면 상에서 서로 평행한 라인 형태일 수 있다. 상기 분리 패턴들(146)과 상기 적층 구조체들은 교대로 그리고 반복적으로 배열될 수 있다. 상기 분리 패턴들(146)과 상기 적층 구조체들 사이에 절연성 스페이서들이 더 형성될 수 있다. 각각의 분리 패턴(146) 하부의 상기 기판(100) 내에는 상기 기판(100)과 다른 도전형의 불순물 영역이 형성될 수 있다. 상기 불순물 영역은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자의 공통 소오스 영역으로 이용될 수 있다.
상기 도전성 패턴들(142a)은 상기 층간 절연 패턴들(116a)에 의해 서로 이격되면서 수직적으로 적층될 수 있다. 상기 도전성 패턴들(142a)은 하나 또는 복수의 하부 도전성 패턴(142L), 상기 하부 도전성 패턴(142L) 상에 위치한 복수의 중간 도전성 패턴들(142M), 및 상기 중간 도전성 패턴들(142M) 상에 위치한 하나 또는 복수의 상부 도전성 패턴들(142U)을 포함할 수 있다.
실시예들에서, 상기 도전성 패턴들(142a)은 반도체 소자의 게이트 전극들 및/또는 게이트 배선들로 이용될 수 있다. 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자가 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자인 경우, 상기 중간 도전성 패턴들(142M)은 메모리 셀 게이트 전극들로 이용될 수 있고, 하나 또는 복수의 상기 하부 도전성 패턴들(142L)은 접지 선택 게이트 전극으로 이용될 수 있고, 하나 또는 복수의 상기 상부 도전성 패턴들(142U)은 스트링 선택 게이트 전극으로 이용될 수 있다.
상기 층간 절연 패턴들(116a)은 최하위 절연 패턴(102a), 하부 층간 패턴(104a), 하부 절연 패턴(106a), 중간 층간 패턴들(108a), 상부 절연 패턴(110a), 상부 층간 패턴(112a) 및 최상위 절연 패턴(114a)을 포함할 수 있다. 상기 최하위 절연 패턴(102a)은 상기 기판(100)과 상기 하부 도전성 패턴들(142L) 사이에 개재되고, 상기 하부 층간 패턴(104a)은 상기 하부 도전성 패턴들(142L) 사이에 개재되며, 상기 하부 절연 패턴(106a)은 상기 하부 도전성 패턴들(142L)과 상기 중간 도전성 패턴들(142M) 사이에 개재된다. 상기 중간 층간 패턴들(108a)은 상기 중간 도전성 패턴들(142M) 사이에 개재된다. 상기 상부 절연 패턴(110a)은 상기 중간 도전성 패턴들(142M)과 상기 상부 도전성 패턴들(142U) 사이에 개재되고, 상기 상부 층간 패턴(112a)은 상기 상부 도전성 패턴들(142U) 사이에 개재되며, 상기 최상위 절연 패턴(114a)은 상기 상부 도전성 패턴들(142U) 상에 형성될 수 있다. 상기 제1 캡핑 패턴(122a)은 상기 최상위 절연 패턴(114a) 상에 형성되고, 상기 제2 캡핑 패턴(136a)은 상기 제1 캡핑 패턴(122a) 상에 형성될 수 있다.
서로 인접하는 분리 패턴들(146) 사이에 지지 패턴(120)이 형성될 수 있다. 상기 지지 패턴(120)은 상기 적층 구조체들 내에 형성될 수 있다. 상기 지지 패턴(120)은 서로 인접하는 분리 패턴들(146) 사이에 하나 또는 복수개로 형성될 수 있다. 상기 지지 패턴(120)은 라인 형태일 수 있다. 상기 지지 패턴(120)은 상기 분리 패턴(146)과 평행할 수 있다. 예를 들어, 상기 지지 패턴(120) 및 상기 분리 패턴(146)은 서로 평행한 라인 형태로 형성될 수 있다. 상기 지지 패턴(120)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 지지 패턴(120)은 상기 제1 캡핑 패턴(122a)에 의해 덮일 수 있다.
각각의 적층 구조체 내에 제1 캡핑 패턴(122a), 층간 절연 패턴들(116a) 및 도전성 패턴들(142a)을 관통하는 복수의 수직 구조체들(135)이 형성될 수 있다. 상기 수직 구조체들(135)은 상기 지지 패턴들(120)의 상부면들보다 높은 레벨에 위치히는 상부면들을 가질 수 있다. 상기 수직 구조체들(135)의 상부면들은 상기 분리 패턴들(146)의 상부면들보다 낮은 레벨에 위치할 수 있다. 상기 분리 패턴들(146)은 상기 지지 패턴들(120)의 상부면들보다 높은 레벨의 상부면들을 가질 수 있다.
상기 수직 구조체들(135)의 각각은 갭필 패턴(132), 상기 갭필 패턴(132) 상에 형성된 패드 패턴(134a), 상기 갭필 패턴(132)의 바닥면 및 측면을 둘러싸며 상기 패드 패턴(134a)의 측면으로 연장된 활성 패턴(130a), 및 상기 활성 패턴(130a)의 측벽 상에 형성된 제1 유전체 패턴(126a)을 포함할 수 있다.
상기 활성 패턴(130a)은 수직 형태일 수 있다. 상기 활성 패턴(130a)은 트랜지스터의 채널 영역으로 이용되는 반도체 패턴일 수 있다. 상기 제1 유전체 패턴(126a)은 상기 활성 패턴(130a)과 상기 도전성 패턴들(142a) 사이에 개재되며 상기 활성 패턴(130a)과 상기 층간 절연 패턴들(116a) 사이로 연장될 수 있다.
상기 제1 유전체 패턴(126a)은 복수의 유전막들을 포함할 수 있다. 예를 들어, 상기 제1 유전체 패턴(126a)은 도 10에 도시된 바와 같이, 제1 유전막(127), 제2 유전막(128) 및 제3 유전막(129)을 포함할 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 반도체 소자가 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자인 경우, 상기 제1 유전막(127)은 장벽 유전막일 수 있고, 상기 제2 유전막(128)은 전하를 트랩할 수 있는 정보 저장막일 수 있고, 상기 제3 유전막(129)은 터널 유전막일 수 있다.
상기 수직 구조체들(135)의 각각은 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이에 개재된 더미 패턴들(141)을 포함할 수 있다. 상기 더미 패턴들(141)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 더미 패턴들(141)은 폴리실리콘 등의 실리콘 물질을 산화시켜 형성된 산화막일 수 있다.
상기 수직 구조체들(135)과 상기 도전성 패턴들(142a) 사이에 제2 유전체 패턴들(140a)이 형성될 수 있다. 상기 제2 유전체 패턴들(140a)은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자의 경우, 블로킹 유전막으로 제공될 수 있다.
각각의 제2 유전체 패턴(140a)은 도 10에 도시된 바와 같이, 상기 도전성 패턴(142a)과 상기 층간 절연 패턴들(116a) 사이로 수평 연장되는 제1 부위(140h) 및 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이로 수직 연장되는 제2 부위(140v)를 포함할 수 있다. 상기 제2 유전체 패턴(140a)의 제2 부위(140v)는 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이에 형성된 상기 더미 패턴들(141)까지 연장될 수 있다.
상기 더미 패턴들(141)까지 연장된 상기 제2 유전체 패턴(140a)의 제2 부위(140v)와 상기 층간 절연 패턴들(116a)과의 계면에 존재하는 음의 고정 전하들에 의해 상기 제2 유전막(128) 내의 트랩된 전하들에 대해 척력이 작용함으로써, 상기 제2 유전막(128) 내의 트랩된 전하들이 측면 확산되는 것이 억제될 수 있다.
상기 분리 패턴들(146) 및 상기 적층 구조체들 상에 도전성 라인(150)이 형성될 수 있다. 상기 도전성 라인(150)과 상기 수직 구조체들(135)을 전기적으로 연결하는 콘택 플러그들(148)이 형성될 수 있다. 상기 콘택 플러그들(148)은 상기 제2 캡핑 패턴들(136)을 관통하여 상기 도전성 라인(150)과 상기 수직 구조체들(135)의 상기 패드 패턴들(134a)을 전기적으로 연결할 수 있다. 상기 도전성 라인(150)은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서 비트라인으로 이용될 수 있다.
도 11은 본 발명의 기술적 사상의 제6 실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 12는 도 11의 F영역을 확대한 도면이다. 여기서, 앞에서 설명한 실시예들과 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 11 및 도 12를 참조하면, 기판(100) 상에 복수의 층간 절연 패턴들(116a) 및 복수의 도전성 패턴들(142a)을 포함하는 적층 구조체들이 형성될 수 있다.
각각의 적층 구조체 내에는 제1 유전체 패턴(126a), 활성 패턴(130a), 갭필 패턴(132) 및 패드 패턴(134a)을 포함하는 수직 구조체들(135)이 형성될 수 있다. 각각의 수직 구조체(135)는 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이에 형성된 더미 패턴들(145)을 포함할 수 있다.
상기 제1 유전체 패턴(126a)은 도 12에 도시된 바와 같이, 제1 유전막(127), 제2 유전막(128) 및 제3 유전막(129)을 포함할 수 있다. 상기 적층 구조체들, 상기 수직 구조체들(135) 및 상기 제1 유전체 패턴(126a)에 대해서는 앞에서 설명하였으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 수직 구조체(135)와 상기 도전성 패턴들(142a) 사이에 제2 유전체 패턴들(140a)이 형성될 수 있다. 각각의 제2 유전체 패턴(140a)은 상기 도전성 패턴(142a)과 상기 층간 절연 패턴들(116a) 사이로 수평 연장되는 제1 부위(140h) 및 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이의 상기 더미 패턴들(145)까지 수직 연장되는 제2 부위(140v)를 포함할 수 있다.
각각의 더미 패턴(145)은 수직으로 적층된 복수의 막을 포함할 수 있다. 예를 들어, 각각의 더미 패턴(145)은 희생 패턴(124a) 및 상기 희생 패턴(124a)의 상부 및 하부에 각각 형성된 절연막들(143)을 포함할 수 있다. 상기 희생 패턴(124a)은 상기 층간 절연 패턴들(116a) 및 상기 제1 유전체 패턴들(126a)에 대해 식각 선택비를 갖는 물질막을 포함할 수 있다. 예를 들어, 상기 희생 패턴(124a)은 폴리실리콘 등의 실리콘 물질로 형성될 수 있다. 상기 절연막들(143)은 상기 희생 패턴(124a)을 산화시켜 형성된 산화막일 수 있다.
도 13은 본 발명의 기술적 사상의 제7 실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 14는 도 13의 G영역을 확대한 도면이다. 여기서, 앞에서 설명한 실시예들과 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 13 및 도 14를 참조하면, 기판(100) 상에 복수의 층간 절연 패턴들(116a) 및 복수의 도전성 패턴들(142a)을 포함하는 적층 구조체들이 형성될 수 있다.
각각의 적층 구조체 내에는 제1 유전체 패턴(126a), 활성 패턴(130a), 갭필 패턴(132) 및 패드 패턴(134a)을 포함하는 수직 구조체들(135)이 형성될 수 있다. 각각의 수직 구조체(135)는 상기 제1 유전체 패턴(126a)과 상기 복수의 층간 절연 패턴들(116a) 사이에 형성된 더미 패턴들(124b)을 포함할 수 있다.
상기 제1 유전체 패턴(126a)은 복수의 유전막들을 포함할 수 있다. 예를 들어, 상기 제1 유전체 패턴(126a)은 도 14에 도시된 바와 같이, 제1 유전막(127), 제2 유전막(128) 및 제3 유전막(129)을 포함할 수 있다. 상기 적층 구조체들, 상기 수직 구조체들(135) 및 상기 제1 유전체 패턴(126a)에 대해서는 앞에서 설명하였으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 수직 구조체(135)와 상기 도전성 패턴들(142a) 사이에 제2 유전체 패턴들(140a)이 형성될 수 있다. 상기 제2 유전체 패턴(140a)들의 각각은 상기 도전성 패턴(142a)과 상기 층간 절연 패턴들(116a) 사이로 수평 연장되는 제1 부위(140h) 및 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이의 상기 더미 패턴들(124b)까지 수직 연장되는 제2 부위(140v)를 포함할 수 있다.
상기 더미 패턴들(124b)은 상기 층간 절연 패턴들(116a) 및 상기 제1 유전체 패턴들(126a)에 대해 식각 선택비를 갖는 물질막을 포함할 수 있다. 예를 들어, 상기 더미 패턴들(124b)은 폴리실리콘 또는 비정질실리콘 등의 실리콘 물질로 형성될 수 있다.
상기 더미 패턴들(124b)이 폴리실리콘 등의 도전성 물질로 형성되면, 상기 더미 패턴들(124b)은 상기 층간 절연 패턴들(116a)에 의해 이웃하는 셀 간에 서로 절연되는 플로팅 도체들로 제공될 수 있다. 따라서, 도 4에서 설명한 바와 같이, 셀 게이트 전극으로서의 상기 도전성 패턴(142a)과 채널 영역으로서의 상기 활성 패턴(130a) 사이에 상기 더미 패턴들(124b)에 의한 용량성 결합의 증가로 프린징 전계가 강화됨으로써, 터널 유전막으로서의 제3 유전막(129)과 채널 영역으로서의 활성 패턴(130a) 사이에 인가되는 전기장이 증가되어 셀 트랜지스터의 채널 전류를 증가시킬 수 있다.
도 15는 본 발명의 기술적 사상의 제8 실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 16은 도 15의 H영역을 확대한 도면이다. 여기서, 앞에서 설명한 실시예들과 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 15 및 도 16을 참조하면, 기판(100) 상에 복수의 층간 절연 패턴들(116a) 및 복수의 도전성 패턴들(142a)을 포함하는 적층 구조체들이 형성될 수 있다.
각각의 적층 구조체 내에는 제1 유전체 패턴(126a), 활성 패턴(130a), 갭필 패턴(132) 및 패드 패턴(134a)을 포함하는 수직 구조체들(135)이 형성될 수 있다.
상기 제1 유전체 패턴(126a)은 도 16에 도시된 바와 같이, 제1 유전막(127), 제2 유전막(128) 및 제3 유전막(129)을 포함할 수 있다. 상기 적층 구조체들, 상기 수직 구조체들(135) 및 상기 제1 유전체 패턴(126a)에 대해서는 앞에서 설명하였으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 수직 구조체(135)와 상기 도전성 패턴들(142a) 사이에 제2 유전체 패턴들(140a)이 형성될 수 있다. 상기 제2 유전체 패턴(140a)들의 각각은 상기 도전성 패턴(142a)과 상기 층간 절연 패턴들(116a) 사이로 수평 연장되는 제1 부위(140h) 및 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이로 수직 연장되는 제2 부위(140v)를 포함할 수 있다. 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이로 수직 연장되는 상기 제2 유전체 패턴(140a)의 제2 부위(140v)는 상기 수직 구조체(135)의 최상부까지 연장될 수 있다.
이하, 앞에서 설명한 본 발명의 기술적 사상에 따른 제1 내지 제8 실시예들에 의한 반도체 소자들의 제조 방법들에 대하여 설명하고자 한다.
도 17a 내지 도 17m은 도 1 및 도 2를 참조하여 설명한 본 발명의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17a를 참조하면, 반도체 기판과 같은 기판(10)이 준비될 수 있다. 예를 들어, 상기 기판(10)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 웨이퍼일 수 있다. 상기 기판(10)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 기판(10) 상에 복수의 수평 막들(12, 13)이 적층될 수 있다. 상기 복수의 수평 막들(12, 13)은 교대로 그리고 반복적으로 수직 적층되는 층간 절연막들(12) 및 제1 희생막들(13)을 포함할 수 있다. 상기 제1 희생막들(13)은 상기 층간 절연막들(12)에 의해 수직적으로 이격될 수 있다. 상기 제1 희생막들(13)은 후속 공정에서 제거되어 게이트 전극들로 제공되는 도전성 패턴들이 형성될 부위를 정의한다. 상기 제1 희생막들(13)은 게이트 전극의 유효 길이와 같거나 더 두껍게 형성될 수 있다.
상기 층간 절연막들(12)은 하부 절연막(12L), 상부 절연막(12U) 및 상기 하부 절연막(12L)과 상부 절연막(12U) 사이에 형성된 복수의 중간 층간 절연막들(12M)을 포함할 수 있다. 상기 상부 절연막(12U)은 상기 중간 층간 절연막들(12M)에 비하여 두껍게 형성될 수 있다. 상기 하부 절연막(12L)은 상기 중간 층간 절연막들(12M)에 비하여 얇게 형성될 수 있다.
상기 제1 희생막들(13)은 상기 층간 절연막들(12)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 층간 절연막들(12)은 실리콘 산화물로 형성될 수 있으며, 상기 제1 희생막들(13)은 상기 실리콘 산화물에 대해 식각 선택비를 갖는 실리콘 질화물로 형성될 수 있다.
상기 층간 절연막들(12)의 상부 절연막(12U) 상에 제1 캡핑막(14)이 형성될 수 있다. 상기 제1 캡핑막(14)은 상기 제1 희생막들(13)에 대해 식각 선택비를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 희생막들(13)이 실리콘 질화물로 형성되면, 상기 제1 캡핑막(14)은 실리콘 산화물로 형성될 수 있다.
도 17b를 참조하면, 상기 제1 캡핑막(14) 및 상기 복수의 수평 막들(12, 13)이 패터닝되어 상기 제1 캡핑막(14) 및 상기 복수의 수평 막들(12, 13)을 관통하여 상기 기판(10)의 일부분을 노출시키는 홀들(15)이 형성될 수 있다. 상기 홀들(15)은 트랜지스터의 채널 영역들을 정의한다.
상기 홀들(15)을 형성하기 위한 패터닝 공정은 식각 공정을 수반하므로, 상기 기판(10)의 노출된 부위가 상기 식각 공정에 의해 손상될 수 있다. 이에 따라, 상 홀들(15)을 형성하기 위한 패터닝 공정 후, 상기 기판(10)의 결정 구조인 단결정을 시드(seed)로 하는 에피택시얼 성장 공정이 실시되어 상기 홀들(15)에 의해 노출된 기판(10)의 표면에 단결정 반도체층들(16)이 형성될 수 있다. 예를 들어, 상기 단결정 반도체층들(16)은 단결정 실리콘층일 수 있다. 상기 단결정 반도체층들(16)은 도시된 바와 같이 상기 기판(10)의 표면에 얇게 형성될 수도 있고, 상기 기판(10)의 표면으로부터 상기 수평 막들(12, 13)의 소정 부위까지 연장되도록 형성될 수도 있다. 상기 홀(15)을 형성하기 위한 식각 공정의 특성상 상기 기판(10)의 표면 쪽으로 갈수록 상기 홀(15)의 직경이 감소될 수 있기 때문에, 상기 단결정 반도체층(16)의 높이를 증가시키면 후속 공정에서 상기 홀(16)의 내부에 형성되며 채널 영역으로 제공될 활성 패턴의 폭이 감소되는 것을 방지할 수 있다.
도 17c를 참조하면, 상기 홀들(15)의 측벽들 및 상기 제1 캡핑막(14) 상에 제2 희생막(18)이 형성될 수 있다. 상기 제2 희생막(18) 상에 제1 유전체(20)가 형성될 수 있다. 상기 제1 유전체(20)는 복수의 유전막들을 포함할 수 있다. 예를 들어, 상기 제1 유전체(20)는 도 2에서 설명한 바와 같이, 제1 유전막(21), 제2 유전막(22) 및 제3 유전막(23)을 포함할 수 있다.
장벽 유전막으로 제공될 수 있는 상기 제1 유전막(21)은 고유전체의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 갖는 유전체, 예를 들어 실리콘 산화물 등으로 형성될 수 있다. 정보 저장막으로 제공될 수 있는 상기 제2 유전막(22)은 실리콘 질화물 또는 고유전체 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 란타늄 산화물(LaO) 등과 같이 실리콘 산화물보다 높은 유전 상수를 갖는 유전체를 포함할 수 있다. 터널 유전막으로 제공될 수 있는 상기 제3 유전막(23)은 실리콘 산화물 또는 질소 도핑된 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
상기 제2 희생막(18)은 상기 층간 절연막들(12) 및 상기 제1 유전체(20)에 대해 식각 선택비를 갖는 물질막을 포함할 수 있다. 예를 들어, 상기 층간 절연막들(12)이 실리콘 산화물로 형성되고 상기 제1 유전체(20)가 앞에서 설명한 바와 같은 복수의 유전막들로 형성되는 경우, 상기 제2 희생막(18)은 폴리실리콘 또는 비정질실리콘 등의 실리콘 물질로 형성될 수 있다.
도 17d를 참조하면, 상기 제1 유전체(20) 및 상기 제2 희생막(18)이 상기 홀들(15)의 측벽들 상에 잔존하면서 상기 홀들(15)의 바닥면이 노출되도록 상기 제1 유전체(20) 및 상기 제2 희생막(18)이 식각될 수 있다. 상기 홀들(15)의 측벽들 상에 잔존하는 제2 희생막 및 제1 유전체는 각각, 희생 패턴들(18a) 및 제1 유전체 패턴들(20a)로 정의될 수 있다.
상기 희생 패턴들(18a) 및 제1 유전체 패턴들(20a)을 포함하는 기판(10) 상에 활성막(active layer)(24)이 형성될 수 있다. 상기 활성막(24)은 상기 희생 패턴들(18a) 및 제1 유전체 패턴들(20a)을 덮으면서 상기 홀들(15)의 바닥면에 위치한 기판(10)과 접촉하도록 컨포멀하게 형성될 수 있다.
상기 활성막(24)은 화학기상 증착법(CVD) 또는 원자층 증착법(ALD)으로 형성될 수 있다. 상기 활성막(24)은 결정질의 반도체막으로 형성될 수 있다. 예를 들어, 상기 희생 패턴들(18a) 및 제1 유전체 패턴들(20a)을 포함하는 기판(10) 상에 비정질실리콘막이 컨포멀하게 증착된 후, 상기 비정질실리콘막을 결정화시키기 위한 열처리 공정이 진행됨으로써 결정질 실리콘막으로 이루어진 활성막(24)이 형성될 수 있다. 상기 결정질 실리콘막은 폴리실리콘막일 수 있다.
상기 활성막(24)을 갖는 기판(10) 상에 상기 홀들(15)을 채우도록 갭필막이 형성될 수 있다. 상기 갭필막은 실리콘 산화물 등의 절연성 물질로 형성될 수 있다.
상기 갭필막이 부분 식각되어 상기 홀들(15)의 내부에 갭필 패턴(26)이 형성될 수 있다. 상기 갭필 패턴(26)은 상기 홀들(15)을 부분적으로 채우도록 형성되어 상기 활성막(24)의 일부분이 노출될 수 있다.
도 17e를 참조하면, 상기 갭필 패턴(26)을 갖는 기판(10) 상에 패드막이 형성되고, 상기 제1 캡핑막(14)이 노출될 때까지 상기 패드막 및 상기 활성막(24)이 평탄화될 수 있다. 상기 홀들(15) 내에 잔존하는 평탄화된 활성막 및 평탄화된 패드막은 각각, 활성 패턴들(24a) 및 패드 패턴들(28)로 정의될 수 있다. 상기 패드 패턴들(28)은 결정질 실리콘, 예를 들어 폴리실리콘으로 형성될 수 있다.
상기 활성 패턴들(24a)은 상기 홀들(15)의 내벽들에 형성될 수 있고, 상기 갭필 패턴들(26)은 상기 활성 패턴들(24a) 및 상기 패드 패턴들(48)에 의해 둘러싸일 수 있다.
상기 희생 패턴들(18a), 제1 유전체 패턴들(20a), 활성 패턴들(24a), 갭필 패턴들(26) 및 패드 패턴들(28)은 수직 구조체들(35)을 구성할 수 있다. 상기 수직 구조체들(35)은 상기 홀들(15) 내에 형성되며, 상기 제1 캡핑막(14) 및 상기 수평 막들(12, 13)을 관통할 수 있다.
이어서, 상기 수직 구조체들(35)을 갖는 기판(10) 상에 제2 캡핑막(32)이 형성될 수 있다. 상기 제2 캡핑막(32)은 상기 활성 패턴들(24a), 상기 패드 패턴들(28) 및 상기 제1 캡핑막(14)을 덮도록 형성될 수 있다. 상기 제2 캡핑막(32)은 상기 제1 희생막들(13)에 대하여 식각 선택비를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 희생막들(13)이 실리콘 질화물로 형성되는 경우, 상기 제2 캡핑막(32)은 실리콘 산화물로 형성될 수 있다.
도 17f를 참조하면, 상기 제2 캡핑막(32), 상기 제1 캡핑막(14) 및 상기 수평 막들(12, 13)이 패터닝되어 개구부(33)가 형성될 수 있다. 상기 개구부(33)는 평면상에서 라인 형태일 수 있다.
상기 개구부(33)에 의해 상기 제2 캡핑막(32)은 제2 캡핑 패턴(32a)으로 정의되고, 상기 제1 캡핑막(14)은 제1 캡핑 패턴(14a)으로 정의되며, 상기 층간 절연막들(12)은 층간 절연 패턴들(12a)로 정의될 수 있다. 상기 층간 절연 패턴들(12a)은 하부 층간 절연 패턴(12aL), 중간 층간 절연 패턴들(12aM) 및 상부 층간 절연 패턴(12aU)을 포함할 수 있다.
도 17g를 참조하면, 상기 개구부(33)에 의해 노출된 상기 제1 희생막들(13)이 선택적으로 제거되어 제1 빈 영역들(34)이 형성될 수 있다. 상기 제1 빈 영역들(34)에 의해 상기 수직 구조체들(30)을 구성하는 상기 희생 패턴들(18a)의 측면 일부분들이 노출될 수 있다.
상기 제1 희생막들(13)은 인산 등을 이용한 습식 식각 공정으로 제거될 수 있다. 상기 제1 희생막들(13)을 선택적으로 제거하기 위한 식각 공정 동안, 상기 희생 패턴들(18a)에 의해 상기 제1 유전체 패턴들(20a)이 식각되는 것이 방지될 수 있다. 따라서, 식각 손상을 보상하기 위한 상기 제1 유전체 패턴들(20a)의 재증착 공정이 필요하지 않게 되므로, 도 17a에서 설명한 상기 수평 막들(12, 13)의 형성 공정시 상기 제1 희생막들(13)의 두께를 낮출 수 있다. 이와 같이 상기 제1 희생막들(13)의 두께가 낮아지면, 수직 적층된 상기 수평 막들(12, 13)의 전체 높이가 감소됨으로써 도 17b에서 설명한 채널 영역을 정의하기 위한 상기 홀들(15)의 형성 공정 및 상기 개구부(33)의 형성 공정시 식각 공정이 용이하게 진행될 수 있다.
도 17h를 참조하면, 상기 희생 패턴들(18a)이 선택적으로 제거되어 제2 빈 영역들(35a)이 형성될 수 있다. 상기 제2 빈 영역들(35a)에 의해 상기 제1 유전체 패턴들(20a)의 측면들이 전부 노출될 수 있다.
도 17i를 참조하면, 상기 제1 빈 영역들(34) 및 제2 빈 영역들(35a)을 갖는 기판(10) 상에 제2 유전체(36)가 컨포멀하게 형성될 수 있다. 상기 제2 유전체(36)는 상기 수직 구조체들(30)에 형성된 상기 제2 빈 영역들(35a)을 채우도록 형성될 수 있다. 상기 제2 유전체(36)는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다.
블로킹 유전막으로 제공될 수 있는 상기 제2 유전체(36)는 고유전체, 예를 들어 알루미늄 산화물 또는 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
도 17j를 참조하면, 상기 제2 유전체(36) 상에 상기 제1 빈 영역들(34)을 채우는 도전막(38)이 형성될 수 있다. 상기 도전막(38)은 상기 제1 빈 영역들(34)을 채우면서 상기 개구부(33)의 내벽들을 덮도록 형성될 수 있다.
상기 도전막(38)은 도프트 실리콘과 같은 도핑된 반도체, 텅스텐, 구리, 알루미늄 등과 같은 금속, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐 등과 같은 도전성 금속 질화물, 금속 실리사이드와 같은 도전성 금속-반도체 화합물, 또는 티타늄이나 탄탈륨 등과 같은 전이 금속 등에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 도전막(38)은 텅스텐막 및 티타늄 질화막을 포함하도록 형성될 수 있다.
도 17k를 참조하면, 상기 도전막(38)이 부분 식각되어 상기 제1 빈 영역들(34) 내에 잔존하는 도전성 패턴들(38a)이 형성될 수 있다. 상기 도전막(38)의 부분 식각은 등방성 식각 공정으로 실시될 수 있다. 상기 도전성 패턴들(38a)은 상기 층간 절연 패턴들(12a)의 측벽들과 수직적으로 정렬되지 않은 측벽들을 가질 수 있다.
상기 도전성 패턴들(38a)은 하부 도전성 패턴(38L), 복수의 중간 도전성 패턴들(38M) 및 상부 도전성 패턴(38U)을 포함할 수 있다. 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서, 상기 하부 도전성 패턴(38L)은 접지 선택 게이트 전극으로 이용될 수 있고, 상기 상부 도전성 패턴(38U)은 스트링 선택 게이트 전극으로 이용될 수 있다. 상기 중간 도전성 패턴들(38M)은 셀 게이트 전극들로 이용될 수 있다.
도 17l을 참조하면, 상기 제2 유전체(36)가 부분 식각되어 제2 유전체 패턴들(36a)이 형성될 수 있다. 상기 제2 유전체 패턴들(36a)은 상기 수직 구조체들(30)과 상기 도전성 패턴들(38a) 사이에 형성되고, 상기 도전성 패턴들(38a)과 상기 층간 절연 패턴들(12a) 사이로 연장되는 제1 부위(36h)와, 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이로 연장되는 제2 부위(36v)를 포함할 수 있다.
도 17m을 참조하면, 상기 제2 유전체 패턴들(36a)을 갖는 기판(10) 상에 상기 개구부(33)를 채우도록 절연막이 형성되고, 상기 제2 캡핑 패턴(32a)이 노출될 때까지 상기 절연막이 평탄화되어 상기 개구부(33)를 채우는 분리 패턴(42)이 형성될 수 있다. 상기 분리 패턴(42)은 실리콘 산화물 등의 절연성 물질로 형성될 수 있다.
상기 분리 패턴(42)을 형성하는 공정 전에, 상기 개구부(33)의 양 측벽들 상에 절연성 스페이서들을 형성하는 공정이 수행될 수 있다. 상기 절연성 스페이서들은 실리콘 산화물 또는 실리콘 질화물 등으로 형성될 수 있다.
상기 분리 패턴(42)을 형성하는 공정 전에, 이온주입 공정이 실시되어 상기 개구부(33)의 바닥면 아래의 기판(10) 내에 불순물 영역이 형성될 수 있다. 상기 불순물 영역은 상기 기판(10)과 다른 도전형을 가질 수 있다. 상기 불순물 영역은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서 공통 소오스 라인으로 제공될 수 있다. 상기 불순물 영역을 형성하기 위한 이온주입 공정은 상기 절연성 스페이서들을 형성하기 전에 실시될 수 있다.
이어서, 도 1에 도시된 바와 같이, 상기 분리 패턴(42)을 갖는 기판(10) 상에 상기 제2 캡핑 패턴들(32a)을 관통하여 상기 수직 구조체들(30)과 전기적으로 연결되는 콘택 플러그들(44)이 형성될 수 있다. 상기 콘택 플러그들(44) 및 상기 제2 캡핑 패턴들(32a) 상에 상기 콘택 플러그들(44)과 전기적으로 연결되는 도전성 라인(46)이 형성될 수 있다. 상기 콘택 플러그들(44) 및 상기 도전성 라인(46)은 텅스텐, 구리, 알루미늄 등과 같은 금속성 물질막을 포함할 수 있다. 상기 도전성 라인(46)은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서 비트라인으로 이용될 수 있다.
도 18a 및 도 18c는 본 발명의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18a를 참조하면, 도 17a 내지 도 17g를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 17g에서 설명한 상기 제1 빈 영역들(34)을 통해 그 측면 일부가 노출된 상기 희생 패턴들(18a)을 갖는 기판(10)이 제공될 수 있다.
이어서, 상기 희생 패턴들(18a)이 부분적으로 제거되어 상기 제1 유전체 패턴들(20a)과 상기 층간 절연 패턴들(12a)과의 사이에 잔존하는 희생 패턴들로 이루어진 더미 패턴들(18b)이 형성될 수 있다. 상기 더미 패턴들(18b)을 형성하는 공정에 의해 상기 제1 유전체 패턴들(20a)의 측면 일부분들 및 상기 층간 절연 패턴들(12a)의 측면 일부분들을 노출시키는 제2 빈 영역들(35b)이 형성될 수 있다.
상기 더미 패턴들(18b)은 잔존하는 희생 패턴들로 형성되기 때문에, 상기 층간 절연 패턴들(12a) 및 상기 제1 유전체 패턴들(20a)에 대해 식각 선택비를 갖는 물질막, 예를 들어, 폴리실리콘 또는 비정질실리콘 등의 실리콘 물질로 형성될 수 있다.
상기 더미 패턴들(18b)이 폴리실리콘 등의 도전성 물질로 형성되면, 상기 더미 패턴들(18b)은 상기 층간 절연 패턴들(12a)에 의해 이웃하는 셀들 간에 서로 절연되는 플로팅 도체들로 제공될 수 있다. 따라서, 도 4에서 설명한 바와 같이, 상기 더미 패턴들(18b)에 의해 프린징 전계가 강화되어 터널 유전막으로서의 제3 유전막(23)과 채널 영역으로서의 활성 패턴(24a) 사이에 인가되는 전기장이 증가되어 셀 트랜지스터의 채널 전류를 증가시킬 수 있다.
도 18b를 참조하면, 상기 더미 패턴들(18b) 및 제2 빈 영역들(35b)을 갖는 기판(10) 상에 제2 유전체(36)가 컨포멀하게 형성될 수 있다. 상기 제2 유전체(36)는 상기 제2 빈 영역들(35b)을 채우도록 형성될 수 있다. 따라서, 상기 제2 유전체(36)는 상기 제2 빈 영역들(35b)을 통해 상기 제1 유전체 패턴들(20a)의 측면 일부분들 및 상기 층간 절연 패턴들(12a)의 측면 일부분들과 접촉하여 형성될 수 있다.
도 18c를 참조하면, 상기 제2 유전체(36)를 갖는 기판(10) 상에 도 17j에서부터 도 17m을 참조하여 설명한 방법들이 수행될 수 있다.
즉, 도 17j 및 도 17k에서 설명한 것과 같이, 상기 제1 빈 영역들(34) 내에 도전성 패턴들(38a)이 형성될 수 있다.
이어서, 도 17l에서 설명한 것과 같이, 상기 제2 유전체(36)가 부분 식각되어 제2 유전체 패턴들(36a)이 형성될 수 있다. 상기 제2 유전체 패턴들(36a)은 상기 수직 구조체들(30)과 상기 도전성 패턴들(38a) 사이에 형성되고, 상기 도전성 패턴들(38a)과 상기 층간 절연 패턴들(12a) 사이로 연장되는 제1 부위(36h)와, 상기 제1 유전체 패턴(20a)과 상기 층간 절연 패턴들(12a) 사이로 상기 더미 패턴들(18b)까지 연장되는 제2 부위(36v)를 포함할 수 있다.
상기 제2 유전체 패턴들(36a)을 갖는 기판(10) 상에 도 17m에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 3을 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 19a 및 도 19b는 본 발명의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19a를 참조하면, 도 17a 내지 도 17g를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 17g에서 설명한 상기 제1 빈 영역들(34)을 통해 그 측면 일부가 노출된 상기 희생 패턴들(18a)을 갖는 기판(10)이 제공될 수 있다.
이어서, 상기 희생 패턴들(18a)이 부분적으로 제거되어 상기 제1 유전체 패턴들(20a)의 측면 일부분들 및 상기 층간 절연 패턴들(12a)의 측면 일부분들을 노출시키는 제2 빈 영역들(35b)이 형성될 수 있다.
이어서, 잔존하는 희생 패턴들(18a)의 일부분이 산화되도록, 상기 기판(10)에 대해 산화 공정이 실시될 수 있다. 그 결과, 상기 제2 빈 영역들(35b)에 의해 노출된 상기 잔존하는 희생 패턴들(18a)의 표면이 일부 산화됨으로써, 상기 제1 유전체 패턴들(20a)과 상기 층간 절연 패턴들(12a)과의 사이에 희생 패턴들(18a)과, 상기 희생 패턴들(18a)의 상부 및 하부에 각각 형성된 산화막들(37)을 포함하는 더미 패턴들(40)이 형성될 수 있다.
도 19b를 참조하면, 도 17i에서부터 도 17m에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 5를 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 20a 및 도 20b는 본 발명의 제4 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20a를 참조하면, 도 17a 내지 도 17g를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 17g에서 설명한 상기 제1 빈 영역들(34)을 통해 그 측면 일부가 노출된 상기 희생 패턴들(18a)을 갖는 기판(10)이 제공될 수 있다.
이어서, 상기 희생 패턴들(18a)이 부분적으로 제거되어 상기 제1 유전체 패턴들(20a)의 측면 일부분들 및 상기 층간 절연 패턴들(12a)의 측면 일부분들을 노출시키는 제2 빈 영역들(35b)이 형성될 수 있다.
이어서, 잔존하는 희생 패턴들(18a)이 모두 산화되도록 상기 기판(10)에 대해 산화 공정이 실시될 수 있다. 그 결과, 상기 제2 빈 영역들(35b)을 통해 노출된 희생 패턴들(18a)이 산화되어 상기 제1 유전체 패턴들(20a)과 상기 층간 절연 패턴들(12a)과의 사이에 산화막으로 이루어진 더미 패턴들(41)이 형성될 수 있다. 상기 산화 공정시, 상기 층간 절연 패턴들(12a)에 비해 두껍게 형성되는 상기 제1 캡핑 패턴(14)의 측면과 접하여 형성된 희생 패턴들(18a)은 도 20a에 도시된 바와 같이 모두 산화될 수도 있고, 도 19a에 도시된 바와 같이 일부분만 산화될 수도 있다.
도 20b를 참조하면, 도 17i에서부터 도 17m에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 7을 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 21a 내지 도 21o는 본 발명의 기술적 사상의 제5 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21a를 참조하면, 반도체 기판과 같은 기판(100)이 준비될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 웨이퍼일 수 있다. 상기 기판(100)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 기판(100) 상에 복수의 수평 막들(116, 118)이 적층될 수 있다. 상기 복수의 수평 막들(116, 118)은 교대로 그리고 반복적으로 수직 적층되는 층간 절연막들(116) 및 제1 희생막들(118)을 포함할 수 있다. 상기 제1 희생막들(118)은 후속 공정에서 제거되어 게이트 전극들로 제공되는 도전성 패턴들이 형성될 부위를 정의한다. 상기 제1 희생막들(118)은 게이트 전극의 유효 길이와 같거나 더 두껍게 형성될 수 있다.
상기 제1 희생막들(118)은 하나 또는 복수의 하부 희생막들(118L), 복수의 중간 희생막들(118M) 및 하나 또는 복수의 상부 희생막들(118U)을 포함할 수 있다. 상기 중간 희생막들(118M)은 상기 하부 희생막들(118L)보다 높은 레벨에 위치되고, 상기 상부 희생막들(118U)은 상기 중간 희생막들(118M)보다 높은 레벨에 위치될 수 있다.
상기 층간 절연막들(116)은 상기 하부 희생막들(118L)과 상기 기판(100) 사이에 개재된 최하위 절연막(102), 상기 하부 희생막들(118L) 사이에 개재된 하부 층간막(104), 상기 하부 희생막들(118L)과 상기 중간 희생막들(118M) 사이에 개재된 하부 절연막(106), 상기 중간 희생막들(118M) 사이에 개재된 중간 층간막들(108), 상기 중간 희생막들(118M)과 상기 상부 희생막들(118U) 사이에 개재된 상부 절연막(110), 상기 상부 희생막들(118U) 사이에 개재된 상부 층간막(112) 및 상기 상부 희생막들(118U) 상에 형성된 최상위 절연막(114)을 포함할 수 있다.
상기 제1 희생막들(118)은 상기 층간 절연막들(116)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 층간 절연막들(116)은 실리콘 산화물로 형성될 수 있으며, 상기 제1 희생막들(118)은 상기 실리콘 산화물에 대해 식각 선택비를 갖는 실리콘 질화물로 형성될 수 있다.
도 21b를 참조하면, 상기 수평 막들(116, 118) 내에 제1 개구부(119)가 형성되고, 상기 제1 개구부(119)의 내부에 지지 패턴(120)이 형성될 수 있다.
상기 지지 패턴(120)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 21c를 참조하면, 상기 지지 패턴(120)을 갖는 기판(100) 상에 제1 캡핑막(122)이 형성될 수 있다. 상기 제1 캡핑막(122)은 상기 제1 희생막들(118)에 대해 식각 선택비를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 희생막들(118)이 실리콘 질화물로 형성되면, 상기 제1 캡핑막(122)은 실리콘 산화물로 형성될 수 있다.
상기 제1 캡핑막(122) 및 상기 복수의 수평 막들(116, 118)이 패터닝되어 상기 제1 캡핑막(122) 및 상기 복수의 수평 막들(116, 118)을 관통하여 상기 기판(100)의 일부분을 노출시키는 홀들(123)이 형성될 수 있다. 상기 홀들(123)은 트랜지스터의 채널 영역들을 정의한다.
이어서, 상기 기판(100)의 결정 구조인 단결정을 시드로 하는 에피택시얼 성장 공정이 실시되어 상기 홀들(123)에 의해 노출된 기판(100)의 표면에 단결정 반도체층들(125)이 형성될 수 있다. 예를 들어, 상기 단결정 반도체층들(125)은 단결정 실리콘층일 수 있다. 상기 단결정 반도체층들(125)은 도시된 바와 같이 상기 기판(100)의 표면에 얇게 형성될 수도 있고, 상기 기판(100)의 표면으로부터 상기 수평 막들(116, 118)의 소정 부위까지 연장되도록 형성될 수도 있다. 상기 단결정 반도체층(125)의 높이를 증가시키면 후속 공정에서 상기 홀(123)의 내부에 형성되며 채널 영역으로 제공될 활성 패턴의 폭이 감소되는 것을 방지할 수 있다.
도 21d를 참조하면, 상기 홀들(123)의 측벽들 및 상기 제1 캡핑막(122) 상에 제2 희생막(124)이 형성될 수 있다. 상기 제2 희생막(124) 상에 제1 유전체(126)가 형성될 수 있다. 상기 제1 유전체(126)는 복수의 유전막들을 포함할 수 있다. 예를 들어, 상기 제1 유전체(126)는 도 10에서 설명한 바와 같이, 제1 유전막(127), 제2 유전막(128) 및 제3 유전막(129)을 포함할 수 있다.
장벽 유전막으로 제공될 수 있는 상기 제1 유전막(127)은 고유전체의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 갖는 유전체, 예를 들어 실리콘 산화물 등으로 형성될 수 있다. 정보 저장막으로 제공될 수 있는 상기 제2 유전막(127)은 실리콘 질화물 또는 고유전체 중 적어도 하나를 포함할 수 있다. 터널 유전막으로 제공될 수 있는 상기 제3 유전막(129)은 실리콘 산화물 또는 질소 도핑된 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
상기 제2 희생막(124)은 상기 층간 절연막들(116) 및 상기 제1 유전체(126)에 대해 식각 선택비를 갖는 물질막을 포함할 수 있다. 예를 들어, 상기 층간 절연막들(116)이 실리콘 산화물로 형성되고 상기 제1 유전체(126)가 앞에서 설명한 바와 같은 복수의 유전막들로 형성되는 경우, 상기 제2 희생막(124)은 폴리실리콘 또는 비정질실리콘 등의 실리콘 물질로 형성될 수 있다.
도 21e를 참조하면, 상기 제1 유전체(126) 및 상기 제2 희생막(124)이 상기 홀들(123)의 측벽들 상에 잔존하면서 상기 홀들(123)의 바닥면이 노출되도록 상기 제1 유전체(126) 및 상기 제2 희생막(124)이 식각될 수 있다. 상기 홀들(123)의 측벽들 상에 잔존하는 제2 희생막 및 제1 유전체는 각각, 희생 패턴들(124a) 및 제1 유전체 패턴들(126a)로 정의될 수 있다.
상기 희생 패턴들(124a) 및 제1 유전체 패턴들(126a)을 갖는 기판(100) 상에 활성막(130)이 형성될 수 있다. 상기 활성막(130)은 상기 희생 패턴들(124a) 및 제1 유전체 패턴들(126a)을 덮으면서 상기 홀들(123)의 바닥면에 위치한 기판(100)과 접촉하도록 컨포멀하게 형성될 수 있다. 상기 활성막(130)은 결정질의 반도체막, 예를 들어 폴리실리콘막일 수 있다.
상기 활성막(130)을 갖는 기판(100) 상에 상기 홀들(123)을 채우도록 갭필막이 형성되고, 상기 갭필막이 부분 식각되어 상기 홀들(123)의 내부에 갭필 패턴(132)이 형성될 수 있다. 상기 갭필 패턴(132)은 실리콘 산화물 등의 절연성 물질로 형성될 수 있다. 상기 갭필 패턴(132)은 상기 홀들(123)을 부분적으로 채우도록 형성되어 상기 활성막(130)의 일부분이 노출될 수 있다.
상기 갭필 패턴(132)을 갖는 기판(100) 상에 패드막(134)이 형성될 수 있다. 상기 패드막(134)은 결정질 실리콘, 예를 들어 폴리실리콘을 포함할 수 있다.
도 21f를 참조하면, 상기 제1 캡핑막(122)이 노출될 때까지 상기 패드막(134) 및 상기 활성막(132)이 평탄화될 수 있다. 상기 홀들(123) 내에 잔존하는 평탄화된 활성막 및 평탄화된 패드막은 각각, 활성 패턴들(132a) 및 패드 패턴들(134a)로 정의될 수 있다. 상기 활성 패턴들(132a)은 상기 홀들(123)의 내벽들에 형성될 수 있고, 상기 갭필 패턴들(130)은 상기 활성 패턴들(132a) 및 상기 패드 패턴들(134a)에 의해 둘러싸일 수 있다.
상기 희생 패턴들(124a), 제1 유전체 패턴들(126a), 갭필 패턴(130), 활성 패턴들(132a), 및 패드 패턴들(134a)은 수직 구조체들(135)을 구성할 수 있다. 상기 수직 구조체들(135)은 상기 홀들(123) 내에 형성되며, 상기 제1 캡핑막(122) 및 상기 수평 막들(116, 118)을 관통할 수 있다.
이어서, 상기 수직 구조체들(135)을 갖는 기판(100) 상에 제2 캡핑막(136)이 형성될 수 있다. 상기 제2 캡핑막(136)은 상기 활성 패턴들(132a), 상기 패드 패턴들(134a) 및 상기 제1 캡핑막(122)을 덮도록 형성될 수 있다. 상기 제2 캡핑막(136)은 상기 제1 희생막들(118)에 대하여 식각 선택비를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 희생막들(118)이 실리콘 질화물로 형성되는 경우, 상기 제2 캡핑막(136)은 실리콘 산화물로 형성될 수 있다.
도 21g를 참조하면, 상기 제2 캡핑막(136), 상기 제1 캡핑막(122) 및 상기 수평 막들(116, 118)이 패터닝되어 제2 개구부들(137)이 형성될 수 있다. 상기 제2 개구부들(137)은 평면상에서 라인 형태일 수 있다.
상기 제2 개구부들(137)에 의해 상기 제2 캡핑막(136)은 제2 캡핑 패턴(136a)으로 정의되고, 상기 제1 캡핑막(122)은 제1 캡핑 패턴(122a)으로 정의되며, 상기 층간 절연막들(116)은 층간 절연 패턴들(116a)로 정의될 수 있다.
도 21h를 참조하면, 상기 제2 개구부들(137)에 의해 노출된 상기 제1 희생막들(118)이 선택적으로 제거되어 제1 빈 영역들(138)이 형성될 수 있다. 상기 제1 빈 영역들(138)에 의해 상기 수직 구조체들(135)을 구성하는 상기 희생 패턴들(124a)의 측면 일부분들이 노출될 수 있다.
상기 제1 희생막들(118)을 제거하는 동안, 상기 희생 패턴들(124a)에 의해 상기 제1 유전체 패턴들(126a)이 식각 손상되는 것이 방지될 수 있다. 따라서, 식각 손상을 보상하기 위한 상기 제1 유전체 패턴들(126a)의 재증착 공정이 필요하지 않게 되므로, 도 21a에서 설명한 상기 수평 막들(116, 118)의 형성 공정시 상기 제1 희생막들(118)의 두께를 낮출 수 있다. 이와 같이 상기 제1 희생막들(118)의 두께가 낮아지면, 수직 적층된 상기 수평 막들(116, 118)의 전체 높이가 감소되어 상기 홀들(123) 및 상기 제1 개구부들(137)을 형성하기 위한 식각 공정들이 용이하게 진행될 수 있다.
도 21i를 참조하면, 상기 희생 패턴들(124a)이 부분적으로 제거되어 상기 제1 유전체 패턴들(126a)의 측면 일부분들 및 상기 층간 절연 패턴들(116a)의 측면 일부분들을 노출시키는 제2 빈 영역들(139a)이 형성될 수 있다. 상기 희생 패턴들(124a)은 상기 제1 유전체 패턴들(126a)과 상기 층간 절연 패턴들(116a)과의 사이에 잔존될 수 있다.
도 21j를 참조하면, 잔존하는 희생 패턴들(124a)이 모두 산화되도록 상기 기판(100)에 대해 산화 공정이 실시될 수 있다. 그 결과, 상기 제2 빈 영역들(139a)을 통해 노출된 잔존하는 희생 패턴들(124a)이 산화되어 상기 제1 유전체 패턴들(126a)과 상기 층간 절연 패턴들(116a)과의 사이에 산화막으로 이루어진 더미 패턴들(141)이 형성될 수 있다. 상기 산화 공정시, 상기 층간 절연 패턴들(116a)에 비해 두껍게 형성되는 상기 제1 캡핑 패턴(122a)의 측면과 접하여 형성된 희생 패턴들(124a)은 모두 산화될 수도 있고, 일부분만 산화될 수도 있다.
도 21k를 참조하면, 상기 제1 빈 영역들(138) 및 제2 빈 영역들(139a)을 갖는 기판(100) 상에 제2 유전체(140)가 컨포멀하게 형성될 수 있다. 상기 제2 유전체(140)는 상기 제2 빈 영역들(139a)을 채우도록 형성될 수 있다. 블로킹 유전막으로 제공될 수 있는 상기 제2 유전체(140)는 고유전체, 예를 들어 알루미늄 산화물 또는 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
도 21l을 참조하면, 상기 제2 유전체(140) 상에 상기 제1 빈 영역들(138)을 채우는 도전막(142)이 형성될 수 있다. 상기 도전막(142)은 상기 제1 빈 영역들(138)을 채우면서 상기 제2 개구부들(137)의 내벽들을 덮도록 형성될 수 있다.
상기 도전막(142)은 예를 들어, 텅스텐막 및 티타늄 질화막을 포함하도록 형성될 수 있다.
도 21m을 참조하면, 상기 도전막(142)이 부분 식각되어 상기 제1 빈 영역들(138) 내에 잔존하는 도전성 패턴들(142a)이 형성될 수 있다. 상기 도전성 패턴들(142a)은 상기 층간 절연 패턴들(116a)의 측벽들과 수직적으로 정렬되지 않은 측벽들을 가질 수 있다.
상기 도전성 패턴들(142a)은 하나 또는 복수의 하부 도전성 패턴(142L), 복수의 중간 도전성 패턴들(142M) 및 하나 또는 복수의 상부 도전성 패턴(142U)을 포함할 수 있다. 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서, 상기 하부 도전성 패턴(142L)은 접지 선택 게이트 전극으로 이용될 수 있고, 상기 상부 도전성 패턴(142U)은 스트링 선택 게이트 전극으로 이용될 수 있다. 상기 중간 도전성 패턴들(142M)은 셀 게이트 전극들로 이용될 수 있다.
도 21n을 참조하면, 상기 제2 유전체(140)가 부분 식각되어 제2 유전체 패턴들(140a)이 형성될 수 있다. 상기 제2 유전체 패턴들(140a)은 상기 수직 구조체들(135)과 상기 도전성 패턴들(142a) 사이에 개재되고, 상기 도전성 패턴들(142a)과 상기 층간 절연 패턴들(116a) 사이로 연장되는 제1 부위(140h)와, 상기 제1 유전체 패턴(126a)과 상기 층간 절연 패턴들(116a) 사이로 상기 더미 패턴들(142)까지 연장되는 제2 부위(140v)를 포함할 수 있다.
도 21o를 참조하면, 상기 제2 유전체 패턴들(140a)을 갖는 기판(100) 상에 상기 제2 개구부들(137)을 채우도록 절연막이 형성되고, 상기 제2 캡핑 패턴(136a)이 노출될 때까지 상기 절연막이 평탄화되어 상기 제2 개구부들(137)을 채우는 분리 패턴들(146)이 형성될 수 있다. 상기 분리 패턴들(146)은 실리콘 산화물 등의 절연성 물질로 형성될 수 있다.
상기 분리 패턴들(146)을 형성하는 공정 전에, 상기 제2 개구부들(137)의 양 측벽들 상에 절연성 스페이서들을 형성하는 공정이 수행될 수 있다. 상기 절연성 스페이서들은 실리콘 산화물 또는 실리콘 질화물 등으로 형성될 수 있다.
상기 분리 패턴들(146)을 형성하는 공정 전에, 이온주입 공정이 실시되어 상기 제2 개구부들(137)의 바닥면 아래의 기판(100) 내에 불순물 영역들이 형성될 수 있다. 상기 불순물 영역들은 상기 기판(100)과 다른 도전형을 가질 수 있다. 상기 불순물 영역들은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서 공통 소오스 라인으로 제공될 수 있다. 상기 불순물 영역들을 형성하기 위한 이온주입 공정은 상기 절연성 스페이서들을 형성하기 전에 실시될 수 있다.
이어서, 도 9에 도시된 바와 같이, 상기 분리 패턴들(146)을 갖는 기판(100) 상에 상기 제2 캡핑 패턴들(136a)을 관통하여 상기 수직 구조체들(135)과 전기적으로 연결되는 콘택 플러그들(148)이 형성될 수 있다. 상기 콘택 플러그들(148) 및 상기 제2 캡핑 패턴들(136a) 상에 상기 콘택 플러그들(148)과 전기적으로 연결되는 도전성 라인(150)이 형성될 수 있다. 상기 콘택 플러그들(148) 및 상기 도전성 라인(150)은 텅스텐, 구리, 알루미늄 등과 같은 금속성 물질막을 포함할 수 있다. 상기 도전성 라인(150)은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자에서 비트라인으로 이용될 수 있다.
도 22a 및 도 22b는 본 발명의 기술적 사상의 제6 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22a를 참조하면, 도 21a 내지 도 21i를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 21h에서 설명한 상기 제1 빈 영역들(138)을 통해 그 측면 일부가 노출된 상기 희생 패턴들(124a)이 부분적으로 제거되어 상기 제1 유전체 패턴들(126a)의 측면 일부분들 및 상기 층간 절연 패턴들(116a)의 측면 일부분들을 노출시키는 제2 빈 영역들(139a)이 형성될 수 있다.
이어서, 잔존하는 희생 패턴들(124a)의 일부분이 산화되도록, 상기 기판(100)에 대해 산화 공정이 실시될 수 있다. 그 결과, 상기 제2 빈 영역들(139a)에 의해 노출된 상기 잔존하는 희생 패턴들(124a)의 표면이 일부 산화됨으로써, 상기 제1 유전체 패턴들(126a)과 상기 층간 절연 패턴들(116a)과의 사이에 희생 패턴들(124a)과, 상기 희생 패턴들(124a)의 상부 및 하부에 각각 형성된 산화막들(143)을 포함하는 더미 패턴들(145)이 형성될 수 있다.
도 22b를 참조하면, 도 21j에서부터 도 21o에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 11을 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 23a 및 도 23b는 본 발명의 기술적 사상의 제7 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23a를 참조하면, 도 21a 내지 도 21h를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 21h에서 설명한 상기 제1 빈 영역들(138)을 통해 그 측면 일부가 노출된 상기 희생 패턴들(124a)을 갖는 기판(100)이 제공될 수 있다.
이어서, 상기 희생 패턴들(124a)이 부분적으로 제거되어 상기 제1 유전체 패턴들(126a)과 상기 층간 절연 패턴들(116a)과의 사이에 잔존하는 희생 패턴들로 이루어진 더미 패턴들(124b)이 형성될 수 있다. 상기 더미 패턴들(124b)을 형성하는 공정에 의해 상기 제1 유전체 패턴들(126a)의 측면 일부분들 및 상기 층간 절연 패턴들(116a)의 측면 일부분들을 노출시키는 제2 빈 영역들(139a)이 형성될 수 있다.
상기 더미 패턴들(124b)은 잔존하는 희생 패턴들로 형성되기 때문에, 상기 층간 절연 패턴들(116a) 및 상기 제1 유전체 패턴들(126a)에 대해 식각 선택비를 갖는 물질막, 예를 들어, 폴리실리콘 또는 비정질실리콘 등의 실리콘 물질로 형성될 수 있다.
상기 더미 패턴들(124b)이 폴리실리콘 등의 도전성 물질로 형성되면, 상기 더미 패턴들(124b)은 상기 층간 절연 패턴들(116a)에 의해 이웃하는 셀 간에 서로 절연되는 플로팅 도체들로 제공될 수 있다. 따라서, 도 11에서 설명한 바와 같이, 상기 더미 패턴들(124b)에 의한 용량성 결합이 증대되어 프린징 전계가 강화되며, 이로 인하여 터널 유전막으로서의 제3 유전막(129)과 채널 영역으로서의 활성 패턴(130a) 사이에 인가되는 전기장이 증가되어 셀 트랜지스터의 채널 전류를 증가시킬 수 있다.
상기 더미 패턴들(124b) 및 제2 빈 영역들(139a)을 갖는 기판(100) 상에 제2 유전체(140)가 컨포멀하게 형성될 수 있다. 상기 제2 유전체(140)는 상기 제2 빈 영역들(139a)을 채우도록 형성될 수 있다. 따라서, 상기 제2 유전체(140)는 상기 제2 빈 영역들(139a)을 통해 상기 제1 유전체 패턴들(126a)의 측면 일부분들 및 상기 층간 절연 패턴들(116a)의 측면 일부분들과 접촉하여 형성될 수 있다.
도 23b를 참조하면, 도 21l에서부터 도 21o에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 13을 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 24a 내지 도 24c는 본 발명의 기술적 사상의 제8 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 24a를 참조하면, 도 21a 내지 도 21h를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 21h에서 설명한 상기 제1 빈 영역들(138)을 통해 그 측면 일부가 노출된 상기 희생 패턴들(124a)을 갖는 기판(100)이 제공될 수 있다.
이어서, 상기 희생 패턴들(124a)이 선택적으로 제거되어 제2 빈 영역들(139b)이 형성될 수 있다. 상기 제2 빈 영역들(139b)에 의해 상기 제1 유전체 패턴들(126a)의 측면들이 전부 노출될 수 있다.
도 24b를 참조하면, 상기 제2 빈 영역들(139b)을 갖는 기판(100) 상에 제2 유전체(140)가 컨포멀하게 형성될 수 있다. 상기 제2 유전체(140)는 상기 제2 빈 영역들(139b)을 채우도록 형성될 수 있다. 따라서, 상기 제2 유전체(140)는 상기 제2 빈 영역들(139b)을 통해 상기 제1 유전체 패턴들(126a)의 측면 전체와 접촉하여 형성될 수 있다.
도 24c를 참조하면, 도 21l에서부터 도 21o에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 15를 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 25는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타낸 개략도이다.
도 25를 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이서(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
따라서, 상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120) 로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다.
상기 인터페이서(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 26은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 26을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이트를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 27 및 도 28을 참조하여 설명하기로 한다.
도 27은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 27을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318), 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 메모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는, 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다. 또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 28은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 장치의 시스템 블록도이다.
도 28을 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 소자들 중 어느 하나의 반도체 소자는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 100 : 기판 12a, 116a : 층간 절연 패턴
120 : 지지 패턴 14a, 122a : 제1 캡핑 패턴
18a, 124a : 희생 패턴 20a, 126a : 제1 유전체 패턴
24a, 130a : 활성 패턴 26, 132 : 갭필 패턴
28, 134a : 패드 패턴 30, 135 : 수직 구조체
37, 143 : 산화막 32a, 136a : 제2 캡핑 패턴
18b, 40, 41, 124b, 141, 145 : 더미 패턴
36a, 140a : 제2 유전체 패턴 38a, 142a : 도전성 패턴
42, 146 : 분리 패턴 44, 148 : 콘택 플러그
46, 150 : 도전성 라인

Claims (10)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 복수의 층간 절연 패턴 및 복수의 도전성 패턴들;
    상기 복수의 도전성 패턴들 및 상기 복수의 층간 절연 패턴들을 관통하는 활성 패턴 및 상기 활성 패턴의 측벽 상에 형성된 제1 유전체 패턴을 포함하는 수직 구조체;
    상기 수직 구조체와 상기 복수의 도전성 패턴들 사이에 형성된 제2 유전체 패턴을 포함하고,
    상기 제2 유전체 패턴은 상기 복수의 도전성 패턴들과 상기 복수의 층간 절연 패턴들 사이로 연장되는 제1 부위와, 상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이로 연장되는 제2 부위를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 유전체 패턴의 상기 제2 부위는 상기 수직 구조체의 최상부(top)까지 연장되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이에 형성된 복수의 더미 패턴들을 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 유전체 패턴의 상기 제2 부위는 상기 더미 패턴들까지 연장되는 반도체 소자.
  5. 제3항에 있어서,
    상기 더미 패턴들은 상기 층간 절연 패턴들 및 상기 제1 유전체 패턴에 대해 식각 선택비를 갖는 물질막을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 더미 패턴들은 폴리실리콘막을 포함하는 반도체 소자.
  7. 제3항에 있어서,
    상기 더미 패턴들은 산화막을 포함하는 반도체 소자.
  8. 제3항에 있어서,
    상기 더미 패턴들은 수직 적층된 복수의 막을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 더미 패턴들은 폴리실리콘막 및 상기 폴리실리콘막의 상부 및 하부에 각각 형성된 산화막들을 포함하는 반도체 소자.
  10. 기판 상에 교대로 그리고 반복적으로 적층된 복수의 층간 절연 패턴 및 복수의 도전성 패턴들;
    상기 복수의 도전성 패턴들 및 상기 복수의 층간 절연 패턴들을 관통하는 활성 패턴, 상기 활성 패턴의 측벽 상에 형성된 제1 유전체 패턴, 및 상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이에 플로팅 도체로 형성된 복수의 더미 패턴들을 포함하는 수직 구조체; 및
    상기 수직 구조체와 상기 복수의 도전성 패턴들 사이에 형성된 제2 유전체 패턴을 포함하고,
    상기 제2 유전체 패턴은 상기 복수의 도전성 패턴들과 상기 복수의 층간 절연 패턴들 사이로 연장되는 제1 부위와, 상기 제1 유전체 패턴과 상기 복수의 층간 절연 패턴들 사이로 상기 복수의 더미 패턴들까지 연장되는 제2 부위를 갖는 반도체 소자.
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KR20160101294A (ko) * 2015-02-16 2016-08-25 삼성전자주식회사 전하 저장층들을 포함하는 비휘발성 메모리 장치

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