CN217641291U - 封装模组 - Google Patents

Abstract

一种封装模组，包括于一封装体中嵌埋多个导电柱、第一电子元件与第二电子元件，且第一电子元件的第一作用面朝上，而该第二电子元件的第二作用面朝下，以经由该封装体上侧的第一线路结构电性连接该第一电子元件与该导电柱，以及通过该封装体下侧的第二线路结构电性连接该第二电子元件与该导电柱，使该第一电子元件与第二电子元件之间形成串联机制。

Description

封装模组

技术领域

本申请有关一种半导体封装结构，尤指一种嵌埋有多个芯片的片状封装模组。

背景技术

随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术亦随之开发出不同的封装型态。目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct ChipAttached，简称DCA)或多芯片模组封装(Multi-Chip Module，简称MCM)等覆晶型态的封装模组，或将芯片立体堆叠化整合为2.5D芯片堆叠技术等。

现行的2.5D封装架构中，往往会将高频宽记忆体(High Bandwidth Memory，简称HBM)类型的芯片使用垂直封装的方式，再经由硅中介板(Si interposer)连接中央处理器(Central Processing Unit，缩写CPU)或图形处理器(Graphics Processing Unit，缩写GPU)类型的芯片。

然而，现行的2.5D封装制程中，需将多个高频宽记忆体类型的芯片进行堆叠，因而不利于薄化整体封装厚度，且需进行该硅中介板的硅穿孔(Through Silicon Via，简称TSV)等相关制程，因而需耗费大量的机台与维护成本。

再者，因现行的2.5D封装制程需将多个高频宽记忆体类型的芯片进行堆叠，故需进行多次置晶(俗称打Die)步骤，而每一次置晶会产生些许误差，导致现行的2.5D封装制程往往因过多置晶步骤而造成封装良率的下降。

因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。

实用新型内容

鉴于上述现有技术的缺失，本申请提供一种封装模组，包括：封装体，其具有相对的第一侧与第二侧；多个导电柱，其嵌埋于该封装体中；至少一第一电子元件，其嵌埋于该封装体中且具有朝向该第一侧的第一作用面，该第一作用面具有多个第一电极垫；至少一第二电子元件，其嵌埋于该封装体中且具有朝向该第二侧的第二作用面，该第二作用面具有多个第二电极垫；第一线路结构，其配置于该第一侧以电性连接该多个第一电极垫与该多个导电柱；以及第二线路结构，其配置于该第二侧以电性连接该多个第二电极垫与该多个导电柱。

前述的封装模组中，该第一电子元件的厚度小于50微米。

前述的封装模组中，该第二电子元件的厚度小于50微米。例如该至少一第一电子元件的厚度及/或该至少一第二电子元件的厚度小于该封装体的厚度。

前述的封装模组中，该第一电子元件与该第二电子元件设置于同一平面上。

前述的封装模组中，该第一线路结构包含至少一第一介电层与至少一第一线路层，以经由该至少一第一线路层电性连接该多个导电柱与该多个第一电极垫。例如，形成该第一介电层的材质为有机绝缘材。

前述的封装模组中，该第二线路结构包含至少一第二介电层与至少一第二线路层，以经由该至少一第二线路层电性连接该多个导电柱与该多个第二电极垫。例如，形成该第二介电层的材质为有机绝缘材。

前述的封装模组中，还包括配置多个导电元件于该第一线路结构及/或第二线路结构上。

前述的封装模组中，该多个导电柱配置于该至少一第一电子元件与该至少一第二电子元件之间。

前述的封装模组中，该多个导电柱的其中一端部设有金属层。

前述的封装模组中，该至少一第一电子元件的多个第一电极垫及/或该至少一第二电子元件的多个第二电极垫上形成有多个电性接点。

由上可知，本申请的封装模组，经由将晶面朝上(Face up)及晶面朝下(Facedown)的置晶模式使用于同一层封装体中，并在该第一电子元件与第二电子元件之间的空间制作该多个导电柱，再经由该第一与第二线路结构使该第一电子元件与第二电子元件之间形成串联机制，故相比于现有技术，本申请有利于薄化该封装模组的厚度，且可省去进行现有硅中介板的硅穿孔等相关制程所需的机台与维护成本。

再者，由于可单独制作每一个封装模组，且每一个片状的封装模组会包含多个芯片(即该第一电子元件与第二电子元件)，故将多片封装模组进行叠合，即可于一次堆叠作业中使多片芯片串联，以减少置晶步骤的次数，因而能增加封装良率。

附图说明

图1为本申请的封装模组的应用的剖面示意图。

图2A至图2H为本申请的封装模组的制法的剖视示意图。

图3为本申请的封装模组的一应用的剖视示意图。

附图标记说明

1,3:电子封装件

10:载板

2:封装模组

2a:第一侧

2b:第二侧

20:导电柱

21:第一电子元件

21a:第一作用面

21b:第一非作用面

210:第一电极垫

211:电性接点

22:第二电子元件

22a:第二作用面

22b:第二非作用面

220:第二电极垫

23:封装体

23a:第一包覆层

23b:第二包覆层

24:第一线路结构

240:第一介电层

241:第一线路层

242:电性连接垫

243:导电体

25:第二线路结构

250:第二介电层

251:第二线路层

252:焊垫

26:导电元件

30:电子模组

300:导电凸块

7:支撑板

70,90:暂时性结合层

8:阻层

80:穿孔

9:承载件

91:金属层

92:种晶层

t1,t2:厚度

h0,h1,h2,h3,H3:表面高度。

具体实施方式

以下经由特定的具体实施例说明本申请的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本申请的其他优点及功效。

须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本申请可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本申请可实施的范畴。

图1为本申请的封装模组2的应用的剖面示意图。如图1所示，该封装模组2配置于一如封装基板或电路板的载板10上，以形成电子封装件1，其中，该封装模组2包括一封装体23、嵌埋于该封装体23中的多个导电柱20、至少一第一电子元件21与至少一第二电子元件22、以及设于该封装体23上的第一线路结构24与第二线路结构25。

所述的封装体23具有相对的第一侧2a与第二侧2b。

所述的多个导电柱20贯穿该封装体23，其相对两端面均外露于该封装体23。

所述的第一电子元件21具有朝向该第一侧2a的第一作用面21a，且该第一作用面21a具有多个第一电极垫210。

所述的第二电子元件22具有朝向该第二侧2b的第二作用面22a，且该第二作用面22a具有多个第二电极垫220。

于一实施例中，该第一电子元件21与该第二电子元件22设置于同一平面上。

所述的第一线路结构24配置于该第一侧2a以电性连接该第一电极垫210与该导电柱20。

所述的第二线路结构25配置于该第二侧2b以电性连接该第二电极垫220与该导电柱20。

于一实施例中，该第一电子元件21的厚度t1小于50微米(um)，且该第一电子元件21的厚度t1小于该封装体23的厚度。

于一实施例中，该第二电子元件22的厚度t2小于50微米(um)，且该第二电子元件22的厚度t2小于该封装体23的厚度。

于一实施例中，该第一线路结构24包含至少一第一介电层240与设于该第一介电层240上的第一线路层241，以经由该第一线路层241电性连接该导电柱20与该第一电极垫210。例如，形成该第一介电层240的材质为有机绝缘材，以取代传统无机薄膜材料。

于一实施例中，该第二线路结构25包含至少一第二介电层250与设于该第二介电层250上的第二线路层251，以经由该第二线路层251电性连接该导电柱20与该第二电极垫220。例如，形成该第二介电层250的材质为有机绝缘材，以取代传统无机薄膜材料。

于一实施例中，该第二线路结构25上配置多个导电元件26，以接合该载板10。

于一实施例中，该多个导电柱20配置于该第一电子元件21与该第二电子元件22之间。

于一实施例中，该多个导电柱20的其中一端部设有金属层91。

因此，本申请的封装模组2主要经由该第一电子元件21与该第二电子元件22的设置方式不同，即在同一平面(或同一层布设)上分别呈现晶面朝上(Face up)及晶面朝下(Face down)的态样，且于该第一电子元件21与该第二电子元件22之间的空间中配置导电柱20，以利用该导电柱20配合该第一路结构24与第二线路结构25连接该第一电子元件21与该第二电子元件22而形成串联布设，故相比于现有技术，本申请的封装模组2于同一层中可配置多个电子元件，以利于减少堆叠芯片的数量，即减少置晶步骤，因而有利于提升封装良率。

再者，因该封装模组2于同一层中可配置多个如芯片的电子元件，故相比于现有技术，该电子封装件1在相同厚度(或层数)下可堆叠更多芯片。

图2A至图2H为本申请的封装模组2的制法的剖面示意图。

如图2A所示，于一承载件9上形成一具有多个穿孔80的阻层8，再于该多个穿孔80中形成导电柱20。

于本实施例中，该承载件9可依需求选择胶带、晶圆型板体(Wafer formsubstrate)或一般面板型板体(Panel form substrate)，其可包括例如晶圆、硅板等的半导体材载体或玻璃材的圆形暂时性载体等的构造。

再者，该承载件9上可依序形成有一如离形膜的暂时性结合层90、一如作为阻障层或粘着层的金属层91及一电镀制程用的种晶层92，其中，该金属层91可为钛(Ti)、钛钨(TiW)、钽(Ta)等薄膜构造，且该种晶层92可为铜层或其它适当材质的薄膜。例如，于该暂时性结合层90上利用物理气相沉积方式依序制作该金属层91与种晶层92。

另外，该阻层8为光刻胶，如正型或是负型光刻胶，以涂布于该种晶层92上，再以如曝光显影的光刻方式定义出包含多个穿孔80的图形。

另外，进行电镀金属制程，以经由该种晶层92于该多个穿孔80中形成导电柱20。

如图2B所示，移除该阻层8及其下方的金属层91与种晶层92，以外露出该暂时性结合层90。

于本实施例中，利用湿蚀刻方式，移除该阻层8下方的金属层91与种晶层92，而保留该导电柱20下方的金属层91与种晶层92。

如图2C所示，分别设置至少一第一电子元件21及至少一第二电子元件22于该承载件9上的暂时性结合层90上，且该第一电子元件21与该第二电子元件22的晶面配置方向为相反。

于本实施例中，该第一电子元件21为主动元件、被动元件或其二者组合，其中，该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。具体地，该第一电子元件21为半导体芯片，其具有相对的第一作用面21a与第一非作用面21b，该第一作用面21a具有至少一第一电极垫210，且该第一电子元件21以其第一非作用面21b(即晶背)结合至该暂时性结合层90上，使该第一作用面21a朝外，即晶面朝上(Face up)。

另一方面，该第二电子元件22为主动元件、被动元件或其二者组合，其中，该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。具体地，该第二电子元件22为半导体芯片，其具有相对的第二作用面22a与第二非作用面22b，该第二作用面22a具有至少一第二电极垫220，且该第二电子元件22以其第二作用面22a结合至该暂时性结合层90上，使该第二非作用面22b(即晶背)朝外，即晶面朝下(Face down)。

因此，该些电子元件用以粘着至该暂时性结合层90上的配置模式需至少一者的晶面朝上而至少一者的晶面朝下。

再者，该多个导电柱20配置于该第一电子元件21与该第二电子元件22之间。

如图2D所示，形成一第一包覆层23a于该承载件9上的暂时性结合层90上，以包围该第一电子元件21与第二电子元件22与该多个导电柱20。

于本实施例中，该第一包覆层23a为有机绝缘材料，如聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)，其可用填充、压合(lamination)或模压(molding)的方式形成于该暂时性结合层90上。

再者，该第一包覆层23a相对于该承载件9(或该暂时性结合层90)的表面高度h3小于或等于该导电柱20及第一电子元件21与第二电子元件22相对于该承载件9(或该暂时性结合层90)的表面高度h0,h1,h2，其中，该第一电子元件21与第二电子元件22相对于该承载件9(或该暂时性结合层90)的表面高度h1,h2相等，且该导电柱20相对于该承载件9(或该暂时性结合层90)的表面高度h0大于该第一电子元件21与第二电子元件22相对于该承载件9(或该暂时性结合层90)的表面高度h1,h2。

如图2E所示，于该第一电子元件21的第一电极垫210上形成电性接点211，再形成一第二包覆层23b于该第一包覆层23a上，以覆盖该第一电子元件21与第二电子元件22与该多个导电柱20，且将该第一包覆层23a与第二包覆层23b视为封装体23，使该封装体23包覆该第一电子元件21与第二电子元件22与该多个导电柱20，其中，该电性接点211与该导电柱20外露于该封装体23或第二包覆层23b。

于本实施例中，该多个电性接点211为导电凸块，其可采用如铜、金、合金、银、铝或其它合适金属材等制作。另外，于其它实施例中，亦可先形成该多个电性接点211于该第一电子元件21的第一电极垫210上，再将设有多个电性接点211的第一电子元件21接置于该承载件9上，并形成第二包覆层23b。

再者，该第二包覆层23b为有机绝缘材料，如聚酰亚胺、干膜、环氧树脂或封装材，其可用填充、压合或模压的方式形成于该暂时性结合层90上。应可理解地，该第一包覆层23a与该第二包覆层23b可采用相同或相异材质。

另外，该第二包覆层23b可先令其绝缘材料(即包含图2E所示的假想线部分)包覆该第一电子元件21与第二电子元件22的上侧与该导电柱20的端面，即该绝缘材料相对于该承载件9(或该暂时性结合层90)的表面高度H3超过该导电柱20、电性接点211与第二电子元件22相对于该承载件9(或该暂时性结合层90)的表面高度。接着，经由整平制程，如研磨方式，移除该第二包覆层23b的上侧部分绝缘材料(即图2E所示的虚线部分)，将该电性接点211与该导电柱20研磨至呈同一水平面，使该封装体23的表面齐平该导电柱20的端面20a与该电性接点211的顶面。应可理解地，该封装体23可覆盖或齐平该第二电子元件22支第二非作用面22b。

如图2F所示，形成第一线路结构24于该封装体23上，以令该第一线路结构24电性连接该多个导电柱20与该多个电性接点211。

于本实施例中，该第一线路结构24包含至少一(或多个)第一介电层240与至少一(或多个)第一线路层241，以经由该第一线路层241将该导电柱20与该电性接点211连接，使该导电柱20与该电性接点211相互电性导通。例如，以线路重布层(redistribution layer，简称RDL)方式电镀形成该第一线路层241，其材质为铜，且形成该第一介电层240的材质为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的有机绝缘材。另外，于其它实施例中，该第一电子元件21的第一电极垫210可未设置多个电性接点，而直接使该第一线路层241通过如导电盲孔的方式电性连接该第一电子元件21的第一电极垫210。

再者，于最外层的第一介电层240上形成有多个电性连接该第一线路层241的电性连接垫242。例如，于该第一介电层240上的特定处形成开孔，以电镀金属材形成该电性连接垫242，并通过开孔与第一线路层241电性连接于该开孔中而形成导电体243，使至少一该电性连接垫242经由该导电体243连接该第一线路层241。

如图2G所示，于该第一线路结构24上结合一支撑板7，再将整体结构翻转，以移除该承载件9及该暂时性结合层90，使该第一包覆层23a、该第二电子元件22及该导电柱20上的金属层91外露。之后，形成第二线路结构25于该第一包覆层23a上，且令该第二线路结构25电性连接该导电柱20与该第二电子元件22。

于本实施例中，该支撑板7可依需求选择胶带、晶圆型板体或一般面板型板体，其可包括例如晶圆、硅板等的半导体材载体或玻璃材的圆形暂时性载体等的构造。例如，可先涂布一如离形材的暂时性结合层70于该第一线路结构24上，再接合该支撑板7。

再者，该第二线路结构25包含至少一(或多个)第二介电层250与至少一(或多个)第二线路层251，以经由该第二线路层251将该金属层91与该第二电极垫220连接，使该多个导电柱20与该第二电子元件22相互电性导通，其中，该第二线路层251电性连接该多个导电柱20与该第二电子元件22的方式可参照前述该第一线路层241电性连接该多个导电柱20与该第一电子元件21的方式(例或通过电性接点或导电盲孔)，于此不再赘述。例如，以线路重布层(RDL)方式电镀形成该第二线路层251，其材质为铜，且形成该第二介电层250的材质为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)等的有机绝缘材。

再者，最外层的第二线路层251具有多个焊垫252，以结合如焊球、金属球、金属柱或其它等的导电元件26。例如，于最外层的第二介电层250上的特定处形成开孔，以将焊球植入该开孔中而形成导电元件26。

如图2H所示，移除该支撑板7及该暂时性结合层70，以形成一片状封装模组2。

于本实施例中，该封装模组2的第二侧(下侧)可经由该多个导电元件26接合至一如封装基板或电路板的载板10上，如图1所示；或者，可依产品需求将多个片状封装模组2经由该多个导电元件26相叠合，如图3所示的电子封装件3，且进一步可将如包含有芯片的电子模组30经由多个如焊锡材料的导电凸块300接合至最上层的封装模组2的第一侧(上侧)的电性连接垫242上。应可理解地，该封装模组2的第一侧可依需求堆叠另一封装模组2或电子模组30，亦或未接置其它元件。

因此，本申请的封装模组主要经由将第一电子元件21及第二电子元件22分别以晶面朝上(Face up)及晶面朝下(Face down)的置晶(打Die)模式使用于同一层封装体23中，并在该第一电子元件21与第二电子元件22之间的空间制作该多个导电柱20，再经由该第一线路结构24与第二线路结构25使该第一电子元件21与第二电子元件22之间形成串联机制，以利于薄化该封装模组2的厚度及省去进行现有硅中介板的硅穿孔(Through SiliconVia，简称TSV)等相关制程所需的机台与维护成本。

再者，由于每一个封装模组2可单独制作，且每一个片状的封装模组2会包含至少两个芯片(即该第一电子元件21与第二电子元件22)，故将这些片状的封装模组2进行叠合时，每一次堆叠作业将可串联多片芯片，如此将可减少组装厂在芯片接合步骤的次数，因而提升封装良率。

综上所述，本申请的封装模组，经由将晶面朝上及晶面朝下的置晶模式使用于同一层封装体中，以减少置晶次数，并经由该多个导电柱与线路结构的配置以达到芯片串联的低成本封装模式，故本申请适用于低成本及金属接点较少的封装架构，以取代现有的2.5D封装制程。

上述实施例仅用以例示性说明本申请的原理及其功效，而非用于限制本申请。任何本领域技术人员均可在不违背本申请的精神及范畴下，对上述实施例进行修改。因此本申请的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种封装模组，其特征在于，包括：

封装体，其具有相对的第一侧与第二侧；

多个导电柱，其嵌埋于该封装体中；

至少一第一电子元件，其嵌埋于该封装体中且具有朝向该第一侧的第一作用面，该第一作用面具有多个第一电极垫；

至少一第二电子元件，其嵌埋于该封装体中且具有朝向该第二侧的第二作用面，该第二作用面具有多个第二电极垫；

第一线路结构，其配置于该第一侧以电性连接该多个第一电极垫与该多个导电柱；以及

第二线路结构，其配置于该第二侧以电性连接该多个第二电极垫与该多个导电柱。

2.如权利要求1所述的封装模组，其特征在于，该多个导电柱配置于该至少一第一电子元件与该至少一第二电子元件之间。

3.如权利要求1所述的封装模组，其特征在于，该多个导电柱的其中一端部设有金属层。

4.如权利要求1所述的封装模组，其特征在于，该至少一第一电子元件的厚度小于50微米，及/或该至少一第二电子元件的厚度小于50微米。

5.如权利要求1所述的封装模组，其特征在于，该第一电子元件与该第二电子元件设置于同一平面上。

6.如权利要求1所述的封装模组，其特征在于，该第一线路结构包含至少一第一介电层与至少一第一线路层，以经由该至少一第一线路层电性连接该多个导电柱与该多个第一电极垫。

7.如权利要求1所述的封装模组，其特征在于，该至少一第一电子元件的厚度及/或该至少一第二电子元件的厚度小于该封装体的厚度。

8.如权利要求1所述的封装模组，其特征在于，该第二线路结构包含至少一第二介电层与至少一第二线路层，以经由该至少一第二线路层电性连接该多个导电柱与该多个第二电极垫。

9.如权利要求1所述的封装模组，其特征在于，该至少一第一电子元件的多个第一电极垫及/或该至少一第二电子元件的多个第二电极垫上形成有多个电性接点。

10.如权利要求1所述的封装模组，其特征在于，该封装模组还包括配置于该第一线路结构及/或第二线路结构上的多个导电元件。

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