JP5175489B2 - 半導体パッケージの製造方法 - Google Patents

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Description

本発明はPGA(ピングリッドアレイ)型の半導体装置に用いられるピン付き基板およびピン付き基板の好適な製造方法、およびピン付き基板を用いた半導体製品に関する。
PGA型の半導体装置は、ソケットにピンを挿すだけで実装でき、BGA型の半導体装置のように、はんだリフローによって実装するといった煩雑な工程が不要であるという利点と、ソケットから製品を挿し換えるだけで製品を交換することができるという利点があり、種々の電子製品に使用されている。
PGA型の半導体装置には、配線基板にピン取り付け用のスルーホールを設け、スルーホールにピンを取り付けて製造する製品と、配線基板の実装面側に設けたピン接合用のパッドにピンを接合して製造する製品がある。
配線基板にスルーホールを設けてピンを取り付ける場合には、配線基板がピンの支持体になるから、配線基板自体がある程度の強度を備えている必要があり、補強用のコア基板を備えて形成される場合が多い。同様に、接合用のパッドにピンのネイルヘッドを接合してPGA型の半導体装置とする場合も、配線基板の反り等の変形を防止するために、コア基板を設ける等によって所定の強度を備えた配線基板が用いられてきた。
しかしながら、近年は、半導体装置の小型化、薄型化が求められ、厚さが1mm以下といったように配線基板の厚さがきわめて薄くなってきた。このため、配線基板内に補強用のコア基板を設けるといったことができず、配線基板が十分な強度を保持しないためにはんだリフローの際に配線基板が反るといったことが問題となる。
図14は配線基板5に設けたパッド6にピン7を接合したPGA型のパッケージの例を示す。このパッケージを形成する際には、配線基板5のパッド6にはんだペースト8を塗布した後、配線基板5とピン7とを支持治具により支持し、支持治具とともにリフロー装置に搬入してピン7をパッド6にはんだ接合する。図15は、支持治具9を用いて配線基板5にピン7を接合する工程を示す。このリフロー工程では、リフロー装置から搬出された配線基板5と支持治具9が室温程度になったところで、支持治具9を配線基板5から取り外すが、配線基板5が反ってしまうと、反りによって傾いたピン7が支持治具9のピン挿入孔9aに引っ掛かり、支持治具9を配線基板5から外すことができなくなり、無理に支持治具9を外すと製品が損傷してしまうという問題が生じる。
なお、PGA型のパッケージの構成として、基板にピンを取り付けたピン付き基板を配線基板とは別個に用意し、配線基板にピン付き基板を接合することによって、ピンの接合強度を保持するとともに配線基板の高密度化を図ることを可能にする製品が提案されている(たとえば、特許文献1〜3)。
特開平7−169876号公報 特開平9−129778号公報 特開2000−22019号公報
しかしながら、上記の配線基板にピン付き基板を接合して構成されるPGA型の半導体製品の場合は、ピン付き基板を形成するために、基板に穴あけ加工を施し、基板にピンを挿入し、ピンを基板にろう付け加工するといった作業が必要であり、ピン付き基板を製造する工程が煩雑であるという問題がある。また、基板にピンをろう付けして取り付ける構成としているために、ピン付き基板を配線基板にはんだ接合する際の温度に耐えられるように、ピン付き基板にピンをろう付けするろう材を選択する必要があり、ろう材の材料選択についても制約されるという問題もある。
本発明はこれらの課題を解決すべくなされたものであり、厚さが薄く変形しやすい配線基板を使用する場合であっても、確実にかつ容易にPGA型の半導体製品を製造することができ、製造も容易なピン付き基板およびこのピン付き基板の好適な製造方法並びにこのピン付き基板を用いた半導体製品を提供することを目的とする。
上記目的を達成するために、本発明は次の構成を備える。
すなわち、樹脂成形により形成された樹脂基板にピンの一端部が埋設されたピン付き基板と、前記ピンとの接続用のパッドが形成された配線基板とを備え、前記ピンの一端部に、前記ピンの軸部よりも径大となるヘッド部が形成され、前記ピン付き基板は、前記樹脂基板の一方の面から前記ピンの一端部の端面が前記樹脂基板の一方の面と面一に露出し、該樹脂基板の他方の面から前記ピンの他端部が延出して形成され、前記配線基板は、一方の面に前記パッドが形成され、他方の面に半導体素子搭載部が形成され、前記ピンの一端部の端面と前記パッドとが導電材を介して接合されて前記ピン付き基板と前記配線基板とは、接合されていることを特徴とする。なお、ピンの一端部とは、ピンに設けられるヘッド部、接続突起、ピンの上端面を含む概念である。
記ピンの一端部が、前記樹脂基板の一方の面と面一に形成されていることにより、薄型でコンパクトな半導体製品として提供される。また、前記ピンの一端部に、ピンの軸部よりも径大となるヘッド部が形成されていることによってピンとパッドとの接合性を向上させることができる
た、前記ピンの軸部の中途部に、前記樹脂基板に埋没される係止部が設けられていることにより、前記ピンを樹脂基板に確実に支持することができる。例えば、前記ピンの軸部の中途部に、前記樹脂基板に埋没されるフランジが設けられ、前記樹脂基板の他方の面から延出する位置にある前記フランジの面と、前記樹脂基板の他方の面とが面一である。
また、前記配線基板の前記ピン付き基板が接合された面と反対側の面(他方の面)に、補強材が設けられることにより、前記配線基板とピン付き基板との物性値が異なることによって生じる応力を緩和し、半導体製品の信頼性を向上させることができる。
また、前記配線基板が、コアレスのビルドアップ基板であることで、薄型に好適である。
また、前記半導体パッケージの前記半導体素子搭載部に半導体素子を搭載した半導体装置を提供することができる。
また、樹脂基板にピンが設けられたピン付き基板を配線基板に接合して構成される半導体パッケージの製造方法であって、(a)前記ピンの軸部よりも径大となるヘッド部が形成された前記ピンの一端部を下型の樹脂成形面から突出させ、前記ピンの他端部を該下型のセット孔に挿入して前記ピンを下型にセットし、前記下型にセットされたピンの一端部の端面にフィルムを介して上型を当接させ、前記下型と上型とで樹脂成形用のキャビティを形成し、前記キャビティに樹脂を充填し、硬化させることによって前記樹脂基板を成形して、前記樹脂基板の一方の面から前記ピンの一端部の端面が前記樹脂基板の一方の面と面一に露出し、前記樹脂基板の他方の面から前記ピンの他端部が延出した前記ピン付き基板を形成し、(b)一方の面にパッドが形成され、他方の面に半導体素子搭載部が形成された前記配線基板を形成し、(c)前記ピンの一端部の端面と前記パッドとを導電材により前記前記ピン付き基板と前記配線基板とを接合することを特徴とする
た、前記ピンとして、ピンの軸部の中途部にフランジを設けたピンを使用し、前記フランジを前記下型の樹脂成形面に当接させて前記下型に前記ピンをセットし、前記セット穴への樹脂の侵入を抑制して樹脂成形することを特徴とする。
本発明に係る半導体製品は、配線基板にピン付き基板を接合して形成されるから、ピン付き基板の保形性によって配線基板が支持され、半導体製品全体として所要の強度を保持することができる。また、配線基板に形成された接続用のパッドにピンの一端部をはんだ等の導電材を介して接続することにより、所要のピン接合強度を備えた、ピングリッドアレイ型の半導体製品として提供することができる。また、本発明に係るピン付き基板はこれらの半導体製品の製造に好適に使用でき、また本発明に係るピン付き基板の製造方法によれば、容易にピン付き基板を製造することができる。
以下、本発明の好適な実施の形態について添付図面とともに詳細に説明する。
(ピン付き基板)
図1は、本発明に係るピン付き基板の製造方法を示す。本発明に係るピン付き基板は、モールド樹脂によって平板状に樹脂成形された基板に、ピン10を所定配置に整列して立設した形態に形成される。
図1(a)は、ピン10を所定配列で支持するモールド用の金型の下型20を示す。下型20にはピン付き基板におけるピン10の平面配列に合わせてピン10を支持する多数のセット穴21が形成されている。セット穴21はピン10の軸部が摺入される内径に形成される。ピン付き基板に取り付けられるピン10は、ヘッド部10aの外径が0.75mm程度であり、軸部の外径は0.3mm程度である。
図1(b)は、下型20にピン10をセットした状態を示す。図示例のピン10は、軸部10bの上部に、軸部10bよりも径大に形成され、端面(頂部面)が平坦面に形成された円形のヘッド部10aを備える。ピン10は、軸部10bをセット穴21に振り込むようにしてセットされる。
セット穴21にピン10の軸部10bを挿入することにより、ピン10はセット穴21の底面に軸部10bの下端が当接し、ヘッド部10aが下型20の上面(樹脂成形面20a)から若干上方に離間した状態で支持される。
図1(c)、(d)は、ピン10がセットされた下型20に上型22を対向させて配置して樹脂成形する工程である。図1(c)に示すように、上型22の下型20に対向する面(樹脂成形面22a)は平坦面に形成されている。上型22の樹脂成形面22aをモールド用のフィルム24により被覆し、フィルム24にピン10のヘッド部10aの端面を当接させて上型22と下型20とでピン10をクランプすることによりキャビティ26が形成される。キャビティ26にはキャビティ26に連通して設けられたモールドゲート25から樹脂が充填される。
モールド用のフィルム24には、モールド金型の加熱温度に耐えられる耐熱性を有し、金型面および樹脂から容易に剥離し、モールド金型のキャビティの内面にならって容易に変形する柔軟性および伸展性を有する材料、たとえばPTFE、ETFE、PET、FEPフィルム、フッ素含浸ガラスクロス、ポリプロピレンフィルム、ポリ塩化ビニリジン等が好適に用いられる。また、モールド用のフィルムをキャビティの内面にならうように上型22にエア吸着して樹脂成形し、また、キャビティ26内を真空引きし、キャビティ26内を減圧した状態でキャビティ26にモールド用の樹脂を充填して樹脂成形する。キャビティ26内を減圧して樹脂成形することにより、樹脂中にボイドが混入することを防止して樹脂成形することができる。
図1(d)は、キャビティ26に樹脂30を充填した状態を示す。キャビティ26は閉鎖空間として形成され、所定の圧力でキャビティ26に樹脂30を充填し、樹脂30を熱硬化させて樹脂成形する。
図2は、上記の樹脂成形操作によって製造したピン付き基板40を示す。ピン付き基板40は、樹脂成形後、型開きし、下型20から成形品を離型して金型外に取り出して得られる。
ピン付き基板40は樹脂30によって平板状に樹脂成形された樹脂基板42に、多数本のピンを立設して形成される。下型20と上型22の樹脂成形面20a、22aが平坦面に形成されているから、樹脂基板42の両面は平坦面に形成される。
ピン付き基板40に立設されたピン10は、ピン10の一端部に形成されたヘッド部10aが樹脂基板42に没入され、ピン10の他端部(軸部10b)が樹脂基板42の他方の面(下面)から延出する。ピン10の他端部は、ソケットに挿入される外部接続端子となる。
ピン10のヘッド部10aの端面(頂部面)は樹脂基板42の一方の面(配線基板に接合される面)に面一に露出する。ピン10のヘッド部10aの端面は樹脂成形時に、フィルム24に押接されて被覆され、樹脂成形時にヘッド部10aの端面上に樹脂30が侵入することが防止され、ヘッド部10aの端面は樹脂基板42の一方の面で確実に露出した状態となる。
ピン付き基板40の樹脂基板42の厚さは、樹脂成形時のキャビティ26の厚さ、いいかえれば下型20にピン10をセットした際の、下型20の樹脂成形面20aからのピン10の突出寸法(樹脂成形面20aからヘッド部10aの端面までの高さ)によって規定される。したがって、下型20に形成されるセット穴21は、ピン10の軸部10bの長さおよびヘッド部10aの厚さを考慮してその深さを設定する。
ピン付き基板40の樹脂基板42の厚さは0.2〜1.0mm程度である。ピン付き基板40の樹脂基板42は、配線基板の変形を抑えるために、所定の保形性が得られる厚さに設定される。キャビティ26およびセット穴21は、この樹脂基板42の厚さに合わせて設定される。樹脂基板42に用いられる樹脂材には、所定の強度を有するエポキシ系の樹脂あるいはエポキシ系の樹脂に補強用にシリカやアルミナ等のフィラーが混入された樹脂材が使用される。もちろん、エポキシ系以外の適宜樹脂材を使用することができる。
図3、4は、ピン付き基板の他の製造方法と、この製造方法によって得られたピン付き基板を示す。
本実施形態のピン付き基板の製造方法においても、下型20にピン11の軸部11bを挿入するセット穴21を設け、セット穴21にピン11の軸部11bを挿入し(図3(a))、上型22の樹脂成形面22aをモールド用のフィルム24により被覆し、ピン11のヘッド部11aの端面をフィルム24に当接させ(図3(b))、モールドゲート25からキャビティ26にモールド用の樹脂30を充填して樹脂成形する(図3(c))。
本実施形態において特徴的な構成は、軸部11bの中途部に、下型20の樹脂成形面20aに当接して下型20におけるピン11の挿入位置を規制するフランジ11cを設けたピン11を使用したことにある。
ピン11の軸部11bにフランジ11cを設けたことにより、ピン11を下型20にセットした際に、セット穴21の開口縁の近傍部分がフランジ11cによって閉止されるから、樹脂成形した際に、セット穴21とピン11の外周面との隙間部分に樹脂が侵入することを抑えることができ、ピン11の軸部11bの外周側面に樹脂ばりが生じることを防止する。
なお、フランジ11cを備えたピン11を使用する場合は、下型20の樹脂成形面20aからのピン11の突出量が、軸部11b上でのフランジ11cの位置によって決まるから、下型20に形成するセット穴21は、セット穴21の底面に軸部11bの下端が当接しない深さに設定すればよい。
図4に示すように、本実施形態のピン付き基板43も、上述したピン付き基板40と同様に平板状に樹脂成形された樹脂基板42にピン11が所定配置で立設され、樹脂基板42の一方の面(上面)ではピン11の一端部が樹脂基板42の上面と面一となって露出し、フランジ11cの下面位置と樹脂基板42の下面位置とが面一となり、樹脂基板42の他方の面(下面)からピン11の他端部(軸部11b)が延出する。
本実施形態のピン付き基板43では、ピン11のヘッド部11aと係止部として作用するフランジ11cが樹脂基板42中に埋没するようにして樹脂成形されるから、樹脂基板42にピン11がより強固に取り付けられる。
図5、6は、ピン付き基板のさらに他の製造方法と、この製造方法によって得られたピン付き基板を示す。
本実施形態のピン付き基板の製造方法においては、軸部12bの中途に係止部として作用する突起12cを設けたピン12を用いてピン付き基板44を形成することを特徴とする。樹脂成形に使用する下型20および上型22の構成、および樹脂成形工程は前述した実施の形態と同様であるので説明を省略する。
ピン12の軸部12bに設ける突起12cは、樹脂成形した際に樹脂基板42の内部に完全に埋没する位置に設けられる。すなわち、セット穴21の底に軸部12bの下端を当接させて下型20にピン12をセットした際に、下型20の樹脂成形面20aよりも上位置に突起12cが位置するように、突起12cの軸部12b上における位置を設計する。
図6に示すように、本実施形態のピン付き基板44は、樹脂成形によって平板状に樹脂成形された樹脂基板42の一方の面(上面)に、ピン10の一端部として形成されたヘッド部12aの平坦面に形成された端面が、樹脂基板42の上面と面一に配置されて露出し、樹脂基板42の他方の面(下面)からピン12の他端部(軸部12b)が延出する。ピン12の軸部12bに設けられた突起12cは、樹脂基板42の内部に完全に没入(埋設)した状態で樹脂成形されている。
本実施形態のように、樹脂基板42の内部に突起12cを埋設した形態で樹脂成形した場合は、突起12cがピン12を樹脂基板42から抜け止めさせるように作用し、ピン付き基板44にピン12を確実に支持することができる。
なお、ヘッド部を備えたピンを樹脂成形してピン付き基板を形成する場合に、ヘッド部の端面(頂部面)が常に樹脂基板42の外面と面一に形成されていなければならないものではない。場合によってはヘッド部の頂部面が樹脂基板42の外面から突出するように樹脂成形してもよいし、ヘッド部の頂部面が樹脂基板42の外面から若干後退して、ヘッド部の部位が凹部状になるように形成してもよい。
ヘッド部の頂部面を樹脂基板42の外面から突出させる際には、ヘッド部の頂部面を平坦面のまま突出させる形態の他に、ヘッド部の頂部を円錐形として頂部が突出するようにしたり、ヘッド部の頂部を球面状の曲面に形成して頂部が突出するようにしたりすることもできる。樹脂基板42の外面からヘッド部を部分的に突出させるようにするには、下型20と上型22とでピンをクランプした際に、ヘッド部の頂部をフィルム24に押入して、ヘッド部の頂部に樹脂が侵入しないようにして樹脂成形すればよい。ヘッド部の頂部が樹脂基板42の外面から突出する突出量が大きくなる場合にはフィルム24の厚さを厚くするといったように、ヘッド部の突出量に合わせて使用するフィルム24の厚さを選択して樹脂成形する。
図7は、ピン付き基板のさらに他の製造方法を示す。上述した各実施の形態においてはピンの一端部に軸部よりも径大に設けたヘッド部を備えたピンを樹脂成形してピン付き基板を製造した例について説明した。本実施形態では、ピンの一端部にヘッド部が形成されていない、いわばピン全体が軸部13bと同一径に形成されたピンを用いてピン付き基板を形成することを特徴とする。
図7に示す実施の形態は、軸部13bの中途に係止部として作用するフランジ状の突起13cを設けたピン13を樹脂成形してピン付き基板45を形成する例である。図7(a)に示すように、セット穴21が形成された下型20にピン13をセットした際に、突起13cが下型20の樹脂成形面20aよりも上方に位置するように軸部13b上での突起13cの形成位置が設定されている。
図7(b)に示すように、軸部13bの上端面13aがフィルム24に当接するように上型22と下型20とでクランプし、キャビティ26を形成し、モールドゲート25からキャビティ26に樹脂30を充填する。図7(c)は、キャビティ26に樹脂30が充填された状態を示す。
図8(a)は、ピン13を樹脂成形して得られたピン付き基板45である。ピン13の一端部である上端面13aが樹脂基板42の一方の面(上面)と面一に露出し、軸部13bの中途に形成された係止部としての突起13cが樹脂基板42の内部に没入して樹脂成形され、樹脂基板42の他方の面(下面)からピン13の他端部が延出する。突起13cが樹脂基板42に埋没して樹脂成形されることにより、ピン13が全体として同一径に形成されていても、ピン13を樹脂基板42から抜け止めして支持することができる。
図8(b)、(c)は、図8(a)と同様に、ピン全体が同一径に形成されたピン14、15を樹脂成形して形成したピン付き基板46,47の例である。
図8(b)は、ピン14の軸部14bの中途に断面形状が三角形状の突起14cを設けた例で、突起14cが樹脂基板42の内部に完全に埋没して樹脂成形された例である。図8(c)は、ピン15の軸部15bの中途に断面形状が三角形状の突起15cを設けた例で、突起15cを樹脂基板42の下面に位置合わせして樹脂成形した例である。図8(b)、(c)のいずれの場合も、ピン14、15の一端部である上端面14a、15aが樹脂基板42の上面(配線基板との接合面)に面一に露出する。
図9は、樹脂基板42の上面から突出する突出部を有するピン16、17、18を用いてピン付き基板48、49、50を形成した例を示す。
図9(a)に示すピン付き基板48は、軸部16bの中途にフランジ16cを設けるとともに、一端部に円錐状の接続突起16dを設けたピン16を用いてピン付き基板48を形成した例である。フランジ16cはピン16を樹脂成形する際に下型からのピンの突出量を規制し、かつ軸部16b外面に樹脂ばりが生じることを防止する。接続突起16dは、樹脂基板42の上面から突起部分のみが突出するように樹脂成形されている。
図10に、接続突起16dを設けたピン16を用いてピン付き基板48を樹脂成形する状態を示す。上型22と下型20とでピン16をクランプすることにより、上型22の樹脂成形面を被覆するフィルム24にピン16の接続突起16dが押入され、接続突起16dの外面がフィルム24によって被覆され、キャビティ26に樹脂を充填した際に、接続突起16dの外面に樹脂が侵入することを防止して樹脂成形される。これによって、樹脂基板42の外面から接続突起16dが突出し、接続突起16dの外面に樹脂を付着させることなく接続突起16dの外面を露出させた状態で樹脂成形される。この樹脂成形操作においては、接続突起16dの部位が押入される程度の柔軟性および厚さを備えたフィルム24を使用する。
図9(b)は、ピン17の一端部として軸部17bの上端に球面状の外面を有する接続突起17dを備えたピン17を用いてピン付き基板49を形成した例である。この実施形態においても、下型20と上型22とでピン17をクランプした際に、フィルム24に接続突起17dが押入され、接続突起17dの外面がフィルム24によって被覆された状態で樹脂成形することにより、接続突起17dを樹脂基板42の上面から露出させた状態で突出させることができる。ピン17の軸部17bの中途にフランジ17cを設けることは、図9(a)に示す実施の形態と同様である。樹脂基板42の下面からはピン17の他端部が延出する。
図9(c)は、ピン18の一端部として軸部18bの上端を球面状に加工して接続突起18dとしたピン18を用いてピン付き基板50を形成した例である。上記例と同様に、下型20と上型22とでピン18をクランプする際に、軸部18bの球面状に加工したピン18の接続突起18dがフィルム24によって被覆されるようにして樹脂成形することにより、樹脂基板42の上面から、軸部18bの端部の接続突起18dを露出させた状態で突出させることができる。
なお、ピン18の一端部に形成する接続突起を球面状に形成するかわりに、円錐状に形成することもできる。
図8および図9(c)に示したピン付き基板は、ピン全体が同一径の軸部からなるピンを用いて形成されるから、従来のような軸部よりも径大に形成されたヘッド部を備えたピンを使用する場合にくらべて、高密度にピンを配置することができる。これによって、ピンをより高密度に配置することができ、半導体装置の多ピン化とピンの高密度配置に対応することが可能になる。また、ピンの軸部に突起等を設け、樹脂基板42に突起を埋没させるようにして樹脂成形することにより、樹脂基板42に抜け止めしてピンを取り付けることができ、ピンの接合強度を向上させることができる。
なお、ピン付き基板に使用するピンには、銅、銅合金、鉄−ニッケル合金、鉄−ニッケル−コバルト合金等が使用され、事前に、ピンの外面に、下地層側からニッケルめっき層/金めっき層、あるいはニッケルめっき層/パラジウムめっき層/金めっき層を設け、ピンの外表面が金めっき層によって被覆されたピンを用いてピン付き基板を形成する。
また、上記実施形態では、一つのキャビティ26により一つのピン付き基板を樹脂成形する例を示したが、一つのキャビティ26で複数のピン付き基板を一括して樹脂成形し、大判の樹脂成形品を成形した後、樹脂成形品を一つの製品単位に切断することによって、個々のピン付き基板とすることもできる。
(半導体製品)
上述したピン付き基板は配線基板と接合することによって、半導体パッケージあるいは半導体装置として提供される。
図11は、図2に示したピン付き基板40を配線基板に接合して半導体装置を形成する工程を示す。
配線基板60は、ビア65を介して層間で配線パターン66を電気的に接続して配線層61を積層することにより形成される。配線基板60のピン付き基板40が接合される面(下面)には、ピンが接続されるパッド62が形成され、配線基板60の上面には半導体素子70を接続するためのパッド63が形成されている。配線基板60のパッド63が形成された領域が半導体素子搭載部である。
図11(a)は、ピン付き基板40を接合する配線基板60のピン接続用のパッド62にはんだペースト64を供給し、ピン付き基板40と位置合わせした状態を示す。ピン付き基板40には、配線基板60に形成された接続用のパッド62の平面配置と同一の平面配置にピン10が取り付けられている。
図11(b)は、ピン付き基板40と配線基板60とを治具等を用いて位置合わせし、はんだリフローによってはんだ接合した状態を示す。配線基板60に形成された接続用のパッド62とピン付き基板40に形成されたピン10のヘッド部10aとは一対一に対応し、ピン付き基板40に取り付けられたピン10はヘッド部10aが樹脂基板42の接合面で露出して支持されているから、はんだリフローによって各々のパッド62とピン10のヘッド部10aとが確実にはんだ接合される。
なお、はんだペースト64は、パッド62に供給するかわりにピン付き基板40のヘッド部10aに供給してもよく、また、パッド62とヘッド部10aの双方に供給してもよい。また、はんだの替わりに導電性接着剤によってピン付き基板40と配線基板60とを接合してもよい。
図11(c)は、配線基板60にピン付き基板40を接合した後、配線基板60に半導体素子70を搭載した状態を示す。図では、半導体素子70をフリップチップ接続によって搭載した状態を示す。半導体素子70は、ワイヤボンディングによって搭載することももちろん可能である。
なお、半導体素子70は、本実施形態のように、ピン付き基板40を配線基板60に接合した後に配線基板60に搭載してもよいし、配線基板60にピン付き基板40を接合する前に配線基板60に搭載してもよい。
図11(b)は、配線基板60にピン付き基板40を接合した半導体パッケージとしての半導体製品、図11(c)は、半導体パッケージに半導体素子70を搭載した半導体装置としての半導体製品である。
本実施形態の半導体製品は、配線基板60にピン付き基板40を接合したことによって、配線基板60のパッド62とピン10とが電気的に接続され、ピングリッドアレイ型の半導体パッケージあるいは半導体装置として提供される。
ピン付き基板40は配線基板60に形成されたパッド62に位置合わせしてピン10を配置して形成されるものであり、配線基板60は、従来のピン接合用のパッドを備えた配線基板と同様な形態に形成される。
ピン付き基板40は配線基板60の変形を抑えるための所定の保形性を備えているから、配線基板60にピン付き基板40を接合することによって、配線基板60が補強され、単独では変形しやすい配線基板60であっても、ピン付き基板40によって保形支持され、所要の強度を有し、変形を抑えた半導体製品として提供される。また、ピン付き基板40を配線基板60に接合して半導体製品とすることにより、ピン付き基板40に取り付けられた各々のピン10も接合強度が向上し、ピングリッドアレイ型の半導体製品を挿抜操作するに十分な接合強度が得られる。
なお、図11(b)に示すように、ピン付き基板40と配線基板60とを接合した後、ピン付き基板40と配線基板60との接合部の隙間部分に樹脂を充填し、接合部を樹脂によって封止するとともに樹脂を硬化させ、ピン付き基板40と配線基板60との接合部分を補強することも可能である。
本発明に係る半導体製品を構成する配線基板60の構成、たとえば配線層の積層数や配線基板60の製造方法はとくに限定されるものではないが、薄型のコアレスのビルドアップ基板に適用するととくに好適である。コアレスの配線基板としては、支持板上に複数の配線層と絶縁層を積層した後、支持板を除去して配線基板とするビルドアップ基板(特許第3635219号)が好適に使用される。
図12は、ピン付き基板40を配線基板60に接合した際に、ピン付き基板40と配線基板60との、熱膨張係数等の物性値の相違によって、半導体製品に反り等が生じないようにする方法として、配線基板60のピン付き基板40を接合する面とは反対側の面(半導体素子を搭載する面)に補強材80を接合した例を示す。図12(a)は、半導体素子搭載面に補強材80を接合した配線基板60とピン付き基板40とを接合する前の状態、、図12(b)は、配線基板60とピン付き基板40とを接合し、半導体素子70を搭載した状態を示す。
補強材80はピン付き基板40と応力のバランスをとるためのものであり、樹脂あるいは金属等の適宜材料、たとえばピン付き基板40の樹脂基板42を構成する樹脂材と同一の樹脂材を使用することができる。
補強材80は、半導体素子70を搭載する領域を確保するため枠体状に形成される。図12では、配線基板60に補強材80を接合した後に、配線基板60とピン付き基板40とを接合したが、配線基板60とピン付き基板40とを接合した後に、配線基板60に補強材80を接合してもよい。また、配線基板60に対して樹脂成形する方法によって補強材80を配線基板60に取り付けることもできる。
また、配線基板60とピン付き基板40との熱膨張係数等の物性値をマッチングさせる方法として、ピン付き基板を樹脂成形する際に使用するモールド用の樹脂材を選択し、樹脂材に混入させるシリカ等のフィラーの充填量を調節し、または使用するフィラー材を選択するといった方法を利用することも可能である。
図11および図12では、配線基板60に接合するピン付き基板として図2に示したピン付き基板40を接合した例を示したが、図4、6、8、9に示すピン付き基板についても、同様に配線基板60に接合して半導体製品とすることができる。
図13は、図9(a)に示したピン付き基板48を配線基板60に接合して半導体装置を形成した例を示す。ピン付き基板48は、樹脂基板42の上面から突出する接続突起16dが形成されたピン16を備えているから、配線基板60にピン付き基板48を接合する際に、接続突起16dをパッド62に突き当てるようにすることで、ピン付き基板48の位置決めが容易になり、また接続突起16dを設けたことによって、接続突起16dとパッド62とのはんだ接合による接合面積が増大し、これによってピン16の接合強度が向上するという利点がある。また、接続突起16dを設けたことにより、はんだ接合時のボイド抜きの効果も得られる。
また、図8、9(c)に示したピン全体が同一径に形成されたピン付き基板45、46、47、50では、ピンの端面がヘッド部を備えたピンに比べて細径に形成されているから、配線基板60に形成する接続用のパッド62も縮径して形成することができ、これによってパッド62を高密度に配置することが可能になる。
また、本発明に係るピン付き基板は、樹脂成形によって形成した樹脂基板42にピンを立設して形成されるから、樹脂基板42によってピンが確実に支持され、取り扱いが容易である。
また、樹脂成形する際に、下型と上型によってピンを正確に整列して樹脂成形するからピンの高さを揃えることができ、ピンの傾きを抑えて正確に配列することができる。これによって、ピンを狭ピッチで配置することが可能になる。
また、樹脂基板42にピンを支持したことにより、後工程でピン付き基板を配線基板に接合する際に、ろう材が溶融してもピンが移動することがなく、したがって、はんだリフロー工程において用いるはんだの種類(導電材の種類)が制約されず、ピン付き基板と配線基板とを容易にかつ確実に接合することができる。
なお、図11、12、13に示す半導体製品の製造工程においては、配線基板60のパッド63が形成された面に半導体素子70を搭載したが、ソルダレジスト67が被着されたパッド62の形成面側を半導体素子70の搭載面とし、パッド63が形成された面側をピン付き基板を接合する接合面とすることもできる。また、配線基板60の一方の面に、半導体素子70を搭載するパッド(電極)とピンを接合するパッドとを設け、ピン付き基板を、中央部に半導体素子70を搭載する搭載孔が形成された枠体状に形成して、配線基板60の片面にピン付き基板を接合し半導体素子を搭載することもできる。すなわち、ピン付き基板は樹脂基板を枠体状に成形して形成することもできる。このように、ピン付き基板は、適宜平面形状に形成できる。
本発明に係るピン付き基板の製造方法を示す説明図である。 ピン付き基板の構成を示す断面図である。 ピン付き基板の製造方法を示す説明図である。 ピン付き基板の他の構成を示す断面図である。 ピン付き基板の製造方法を示す説明図である。 ピン付き基板のさらに他の構成を示す断面図である。 ピン付き基板の製造方法を示す説明図である。 ピン付き基板のさらに他の構成を示す断面図である。 ピン付き基板のさらに他の構成を示す断面図である。 図9(a)に示すピン付き基板の製造方法を示す説明図である。 半導体装置の製造方法を示す説明図である。 半導体装置の他の製造方法を示す説明図である。 半導体装置の他の構成例を示す説明図である。 半導体製品の従来の構成を示す断面図である。 支持治具を用いて配線基板にピンを接合する工程を示す説明図である。
符号の説明
10、11、12、13、14、15、16、17、18 ピン
10a、11a、12a ヘッド部
10b、11b、12b、13b、14b、15b、16b、17b、18b 軸部
11c、16c、17c フランジ
12c、13c、14c、15c 突起
13a、14a、15a 上端面
16d、17d、18d 接続突起
20 下型
20a、22a 樹脂成形面
21 セット穴
22 上型
24 フィルム
26 キャビティ
30 樹
0、43、44、45、46、47、48、49、50 ピン付き基板
42 樹脂基板
60 配線基板
61 配線層
62 パッド
64 はんだペースト
65 ビア
66 配線パターン
70 半導体素子
80 補強材

Claims (2)

  1. 樹脂基板にピンが設けられたピン付き基板を配線基板に接合して構成される半導体パッケージの製造方法であって、
    (a)前記ピンの軸部よりも径大となるヘッド部が形成された前記ピンの一端部を下型の樹脂成形面から突出させ、前記ピンの他端部を該下型のセット孔に挿入して前記ピンを下型にセットし、
    前記下型にセットされたピンの一端部の端面にフィルムを介して上型を当接させ、前記下型と上型とで樹脂成形用のキャビティを形成し、
    前記キャビティに樹脂を充填し、硬化させることによって前記樹脂基板を成形して、前記樹脂基板の一方の面から前記ピンの一端部の端面が前記樹脂基板の一方の面と面一に露出し、前記樹脂基板の他方の面から前記ピンの他端部が延出した前記ピン付き基板を形成し、
    (b)一方の面にパッドが形成され、他方の面に半導体素子搭載部が形成された前記配線基板を形成し、
    (c)前記ピンの一端部の端面と前記パッドとを導電材により接合することを特徴とする半導体パッケージの製造方法。
  2. 前記ピンとして、ピンの軸部の中途部にフランジを設けたピンを使用し、
    前記フランジを前記下型の樹脂成形面に当接させて前記下型に前記ピンをセットし、前記セット穴への樹脂の侵入を抑制して樹脂成形することを特徴とする請求項記載の半導体パッケージの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745244B2 (en) * 2008-06-23 2010-06-29 Fairchild Semiconductor Corporation Pin substrate and package
JP5160390B2 (ja) * 2008-12-15 2013-03-13 新光電気工業株式会社 リードピン付配線基板及びその製造方法
TWI393233B (zh) * 2009-08-18 2013-04-11 Unimicron Technology Corp 無核心層封裝基板及其製法
JP2012164965A (ja) * 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
KR101672641B1 (ko) * 2015-07-01 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
TWI807533B (zh) * 2021-12-14 2023-07-01 南茂科技股份有限公司 可撓性線路載板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62242348A (ja) * 1986-04-14 1987-10-22 Matsushita Electric Works Ltd ピングリツドアレイ
JPS62247555A (ja) * 1986-04-18 1987-10-28 Ibiden Co Ltd 半導体素子搭載ピングリットアレイパッケージ基板の製造方法
JPS6442579A (en) * 1987-08-11 1989-02-14 Shinko Electric Ind Co Electroless plating method
JP2713994B2 (ja) * 1988-06-15 1998-02-16 株式会社日立製作所 パッケージ構造体
JPH03177056A (ja) * 1989-12-05 1991-08-01 Sumitomo Electric Ind Ltd 回路基板の製造方法
JPH07169876A (ja) * 1993-04-13 1995-07-04 Shinko Electric Ind Co Ltd 半導体装置及び半導体装置用実装キャリア
JP3037885B2 (ja) * 1995-10-31 2000-05-08 日本特殊陶業株式会社 Pga型電子部品用基板
JP3076282B2 (ja) * 1997-09-26 2000-08-14 九州日本電気株式会社 半導体装置の製造方法
JP4046854B2 (ja) * 1998-06-29 2008-02-13 イビデン株式会社 ピン付きプリント配線板の製造方法
JP4410370B2 (ja) * 2000-03-07 2010-02-03 イビデン株式会社 多層回路基板
JP2004228595A (ja) * 2000-04-10 2004-08-12 Ngk Spark Plug Co Ltd ピン立設樹脂製基板、ピン立設樹脂製基板の製造方法、ピン及びピンの製造方法
US7785113B2 (en) * 2006-10-27 2010-08-31 Asahi Denka Kenkyusho Co., Ltd. Electrical connection structure

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