CN106328624B - 制造具有多层囊封的传导基板的半导体封装的方法及结构 - Google Patents

制造具有多层囊封的传导基板的半导体封装的方法及结构 Download PDF

Info

Publication number
CN106328624B
CN106328624B CN201610515932.9A CN201610515932A CN106328624B CN 106328624 B CN106328624 B CN 106328624B CN 201610515932 A CN201610515932 A CN 201610515932A CN 106328624 B CN106328624 B CN 106328624B
Authority
CN
China
Prior art keywords
conductive
encapsulant
leads
conductive layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610515932.9A
Other languages
English (en)
Other versions
CN106328624A (zh
Inventor
班文贝
金本吉
金锦雄
郑季洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anrely Technology Singapore Holdings Pte Ltd
Original Assignee
Amkor Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amkor Technology Inc filed Critical Amkor Technology Inc
Publication of CN106328624A publication Critical patent/CN106328624A/zh
Application granted granted Critical
Publication of CN106328624B publication Critical patent/CN106328624B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49558Insulating layers on lead frames, e.g. bridging members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49527Additional leads the additional leads being a multilayer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49534Multi-layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83194Lateral distribution of the layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

制造具有多层囊封的传导基板的半导体封装的方法及结构。在一个实施例中,半导体封装包括具有精细节距的多层囊封传导基板。该多层囊封传导基板包括:彼此间隔开的传导引线;第一囊封物,其安置在引线之间;第一传导层,其电连接到多个引线;传导柱,其安置在该第一传导层上;第二囊封物,其囊封第一传导层和传导柱;以及第二传导层,其电连接到传导柱并且在第二囊封物中暴露。半导体裸片电连接到该第二图案化传导层。第三囊封物至少覆盖该半导体裸片。

Description

制造具有多层囊封的传导基板的半导体封装的方法及结构
相关申请的交叉参考
本申请主张2016年6月3日在美国专利局递交的标题为“制造具有多层囊封的传导基板的半导体封装的方法及结构”的第15/173,281号美国专利申请案以及2015年7月1日在韩国知识产权局递交的第10-2015-0094305号韩国专利申请的优先权,以及它们在35U.S.C.§119下的全部权益,这些专利申请的内容以引用的方式全文并入本文中。
技术领域
本发明大体上涉及电子元件,并且更具体地说,涉及半导体封装、其结构及制造半导体封装的方法。
背景技术
一般而言,用于半导体装置封装的引线框是通过相对于金属条带执行机械冲压或化学蚀刻过程制造的。更具体地说,引线框同时充当用于将半导体裸片连接到外部电路的互连结构以及用于将半导体封装固定到外部装置的框。
根据半导体裸片的高密度和高度集成以及组件安装方法,引线框可具有多种形状。为了将半导体裸片电连接到引线框,半导体封装被配置成使用传导凸块或导线将半导体裸片的接合垫连接到引线框。引线框分成框(或裸片垫)和引线,并且半导体裸片连接到引线以交换电信号。随着电子装置的小型化和高性能的持续需要,也需要精细间距多层互连结构框。
相应地,希望具有形成包括精细节距多层囊封互连主框架结构的封装半导体装置的结构和方法,该结构例如微引线框结构,其支持小型化和高性能电子装置的需要。还希望的是在完成封装半导体装置之前制造精细节距多层囊封互连主结构以减少制造周期时间。另外,还需要的是结构和方法容易地并入到制造流中并且是经济的。
发明内容
在其它特征之中,本发明包括:多层囊封传导基板;精细节距多层囊封传导基板;多层囊封引线框结构;或多层模制传导结构,其包括至少两层的囊封或模制的传导互连结构。在一些实施例中,在制造期间载体附接到多层囊封传导结构的表面作为临时支撑结构。电子组件,例如,半导体裸片,可以附接到多层囊封传导基板并且进一步用另外的囊封物囊封。
更具体地说,在一个实施例中,半导体封装包括:多层囊封传导基板,其包括:彼此间隔开的多个引线;第一囊封物,其安置在多个引线之间;第一传导层,其电连接到多个引线;传导柱,其安置在第一传导层上;第二囊封物,其囊封第一传导层和传导柱;以及第二传导层,其电连接到传导柱并且邻近第二囊封物安置;半导体裸片,其电耦合到第二传导层;以及第三囊封物,其至少囊封半导体裸片。
其中:所述第一囊封物的底部表面突出到所述多层囊封传导基板的底部部分多于所述多个引线的底部表面;以及所述半导体封装进一步包括附接到所述多个引线的所述底部表面的焊料结构。
其中,进一步包括:传导柱,其安置在所述第二传导层上;以及第四囊封物,其囊封所述第二传导层和所述传导柱,其中所述传导柱暴露在所述第四囊封物中,其中:所述半导体裸片电耦合到所述传导柱;传导凸块形成在所述半导体裸片下面;以及所述传导凸块电连接到所述传导柱。
其中:所述第一传导层重叠到所述第一囊封物上;至少一个传导柱安置在所述第一传导层上,其中所述第一传导层重叠所述第一囊封物;所述第一囊封物包括第一模制化合物;以及所述第二囊封物包括第二模制化合物。
在另一实施例中,半导体封装的制造方法包括:提供多层囊封传导基板,该多层囊封传导基板包括:彼此间隔开的传导引线;第一囊封物,其安置在传导引线之间;第一传导层,其电连接到传导引线;传导柱,其安置在第一传导层上;第二囊封物,其囊封第一传导层和传导柱,其中传导柱暴露于第二囊封物的外部;以及第二传导层,其电连接到传导柱并且邻近第二囊封物安置;将半导体裸片电耦合到第二传导层;以及形成至少覆盖在半导体裸片处的第三囊封物。
其中,提供所述多层囊封传导基板包括:提供具有顶部表面和相对的底部表面的主框架;从所述顶部表面移除所述主框架的第一部分以形成框和从所述框突出的所述传导引线;用所述第一囊封物第一囊封所述传导引线,其中所述传导引线暴露于所述第一囊封物的外部;形成电连接到所述传导引线的所述第一传导层;形成邻近所述第一传导层的所述传导柱;用所述第二囊封物第二囊封所述传导柱和所述第一传导层;形成电连接到所述传导柱的所述第二传导层;以及移除主框架的第二部分以暴露所述引线的底部表面和所述第一囊封物的底部表面。
其中:形成所述第一传导层包括将所述第一传导层重叠到所述第一囊封物上;形成所述传导柱包括形成放置成直接地上覆所述第一囊封物的至少一个传导柱;以及提供所述多层囊封传导基板进一步包括使所述传导引线的所述底部表面或所述第一囊封物的所述底部表面凹进。
在另一实施例中,制造半导体封装的方法包括:提供主框架;部分地移除主框架的上部部分以形成框和从框突出的引线;通过第一囊封物第一囊封引线;使引线的第一表面暴露于外部;形成电连接到引线的第一表面的第一传导层;形成电连接到第一传导层的传导通孔;使用第二囊封物第二囊封传导通孔和第一传导层;移除第二囊封物的上部部分以使传导通孔暴露于外部;形成电连接到传导通孔的第二传导层;使引线的第二表面暴露于外部;使引线的第二表面或第一囊封物的底部表面凹进;以及将半导体裸片电耦合到第二传导图案。在另外的实施例中,使引线的第一表面暴露包括:a.移除第一囊封物的第一部分,或b.移除主框架的下部部分以移除框。在另一实施例中,使引线的第二表面暴露包括:c.如果使用步骤a,那么移除主框架的下部部分以移除框,或d.如果使用步骤b,那么移除第一囊封物的第二部分;使凹进包括使所述引线的所述第二表面凹进使得所述第一囊封物相对于所述引线向下突出;以及所述方法进一步包括将焊料结构附接到所述引线的所述凹进的第二表面。
其中:使所述引线的所述第一表面暴露包括:a.移除所述第一囊封物的第一部分,或b.移除所述主框架的下部部分以移除所述框;使所述引线的所述第二表面暴露包括:c.如果使用步骤a,那么移除所述主框架的所述下部部分以移除所述框,或d.如果使用步骤b,那么移除所述第一囊封物的第二部分;使凹进包括使所述第一囊封物的所述底部表面凹进使得所述引线相对于所述第一囊封物向下突出。
附图说明
通过参考附图详细描述其示例性实施例,本发明的上述以及其它特征将变得更加显而易见,在附图中:
图1是说明根据本发明的实施例的半导体封装的制造方法的流程图;
图2A到2M是说明根据图1的实施例的半导体封装的制造方法的截面图;
图3A到3M是说明根据本发明的另一实施例的半导体封装的制造方法的截面图;
图4是说明根据本发明的另一实施例的半导体封装的制造方法的流程图;
图5A到5M是说明根据图4的实施例的半导体封装的制造方法的截面图;
图6是说明根据本发明的另一实施例的半导体封装的制造方法的流程图;以及
图7A到7H是说明根据图6的实施例的半导体封装的制造方法的截面图。
为了说明的简单和清楚起见,图中的元件未必按比例绘制,并且相同参考标号在不同图中表示相同元件。另外,为了描述的简单起见省略众所周知的步骤和元件的描述和细节。如本文中所使用,术语“和/或”包括相关联的所列项目中的一或多个的任何和所有组合。另外,本文中所使用的术语仅仅是出于描述特定实施例的目的而并不意图限制本发明。如本文中所使用,除非上下文另外明确指示,否则单数形式也意图包括复数形式。将进一步理解术语包括在用于本说明书时规定所陈述的特征、数目、步骤、操作、元件和/或组件的存在,但是并不排除一个或多个其它特征、数目、步骤、操作、元件、组件和/或其群组的存在或添加。将理解虽然术语第一、第二等可以在本文中使用以描述各个部件、元件、区域层和/或区段,但是这些部件、元件、区域、层和/或区段应该不受这些术语的限制。这些术语仅用于区分一个部件、元件、区域层和/或区段与另一部件、元件、区域层和/或区段。因此,举例来说,下文论述的第一部件、第一元件、第一区域、第一层和/或第一区段可能被称为第二部件、第二元件、第二区域、第二层和/或第二区段而不脱离本发明的教示。在本说明书通篇中参考“一个实施例”或“实施例”指的是结合实例描述的特定特征、结构或特性包括于本发明的至少一个实施例中。因此,在本说明书通篇的各个位置中短语“在一个实施例中”或“在实施例中”的出现未必全部是指同一实施例,但是在一些情况下可以指同一实施例。此外,特定特征、结构或特性可以任何合适方式组合,如在一个或多个实施例中将对于所属领域的一般技术人员是显而易见的。另外,术语“在……时”是指特定动作至少出现在起始动作的持续时间的某一部分内。词语“大约”、“近似”或“基本上”的使用是指元件的值预期为接近一种状态值或位置。然而,众所周知在本领域中总是存在妨碍值或位置恰好如所陈述的一般的轻微变化。除非另外规定,否则如本文所使用词语“在……上面”或“在……上”包括所规定的元件可以直接或间接物理接触的定向、放置或关系。另外应理解在下文中说明和描述的实施例适当地可具有实施例和/或可以在无本文中确切地揭示的任何元件存在的情况下实践。
具体实施方式
图1是说明制造或制作半导体封装的方法的流程图,该半导体封装包括根据第一实施例的多层囊封传导基板,并且图2A到2M是说明图1的制造方法的截面图。根据图1,半导体封装的制造方法包括以下步骤:部分地移除或半蚀刻(S1);第一囊封(S2);形成第一图案层(S3);形成传导通孔(S4);第二囊封(S5);形成第二图案层(S6);材料移除或背面研磨(S7);蚀刻或使凹进(S8);以及附接半导体裸片(S9)。在下文中,参考图2A到2M描述图1的相应的过程步骤。
图2A说明传导板110或主框架110的截面图,其具有平坦的第一表面1101(例如,顶部表面)以及与第一表面1101相对的平坦的第二表面1102(例如,底部表面),该传导板或主框架是提供或制备的。在一个实施例中,主框架110包括传导材料,例如,金属或金属合金。在一个优选实施例中,主框架110包括铜(Cu)并且具有在从近似100微米到200微米的范围内的厚度。根据步骤S1,在主框架110上执行局部移除或半蚀刻。
接下来,如图2B中所说明,在部分地移除或半蚀刻的步骤(S1)中,以选择性方式部分地移除或半蚀刻主框架110的第一表面1101以形成多个引线112或传导引线112。举例来说,在步骤(S1)中,掩蔽层,例如,光阻剂,形成于主框架110的第一表面1101上,并且并不形成光阻剂的部分是半蚀刻的,由此形成引线112。相应地,主框架110包括基本上板形的框111以及从框111向上突出的多个引线112。虽然使用术语半蚀刻,但是应理解引线112的高度可以根据应用规范调节使得从主框架110移除的材料的量与一半相比更多或更少。
在第一囊封的步骤(S2)中,主框架110的顶部部分使用第一囊封物120囊封并且第一囊封物120的顶部部分随后被移除。如图2C中所说明,在第一囊封的步骤(S2)中,主框架110的顶部部分是使用第一囊封物120囊封的以覆盖主框架110的多个引线112。随后,如图2D中所说明,在第一囊封的步骤(S2)中,第一囊封物120被部分地移除由此使多个引线112暴露于第一囊封物120的外部。借助于实例,可以使用研磨技术或所属领域的技术人员已知的其它技术部分地移除第一囊封物120。在一个实施例中,移除第一囊封物120'的顶部部分基本上与引线112的顶部表面共面。第一囊封物120可以是聚合物复合材料,例如,用于通过模制过程执行囊封的环氧树脂成型化合物、用于通过分配器执行囊封的液体囊封部件,或其等效物,但是本实施例的方面并不限于此。
在形成第一图案层的步骤(S3)中,第一图案层130、第一图案化传导层130或第一传导层130形成于主框架110的顶部部分上。如图2E中所说明,在形成第一图案层的步骤(S3)中,第一图案层130形成于主框架110的引线112上或邻近于主框架110的引线112形成。更具体地说,在形成第一图案层的步骤(S3)中,第一图案层130形成为电连接到引线112。第一图案层130可以形成为从引线112的顶部表面延伸到或重叠到第一囊封物120'的顶部表面上。在一个实施例中,第一传导图案130可以由包括铜(Cu)或所属领域的技术人员已知的其它材料的传导材料制成。另外,第一图案层130可以由物理气相沉积(PVD)、化学气相沉积(CVD)、金属溅镀、金属蒸发、电解或无电极电镀或所属领域的技术人员已知的其它成形技术形成。在一个实施例中,第一图案层130具有在从近似5微米到30微米的范围内的厚度。在沉积之后,传导材料可以通过物理蚀刻或化学蚀刻或所属领域的技术人员已知的其它技术图案化以提供第一图案层130。
在形成传导通孔的步骤(S4)中,通孔140、传导通孔140、传导结构140、传导柱140或传导柱结构140形成于第一图案层130上,如图2F中所说明。传导通孔140可以使用PVD、CVD、金属溅镀、金属蒸发、电解或无电极电镀或所属领域的技术人员已知的其它成形技术形成。在一个实施例中,传导通孔140具有在从近似15微米到100微米的范围内的厚度。在一个实施例中,电解或无电极电镀技术与提供在第一主表面1101上且具有预先选择的图案的掩蔽层一起使用以在所希望的位置中在主框架110上形成传导通孔140。在一个实施例中,传导通孔140具有与第一图案层130相比不同的宽度。传导通孔140可以形成于延伸到或重叠到第一囊封物120'的顶部表面上的第一图案层130的一部分上。因此,传导通孔140通过第一图案层130电连接到主框架110的引线112。传导通孔140可以由铜(Cu)制成,类似主框架110和第一图案层130,或者可以由所属领域的技术人员已知的其它传导材料制成。
在第二囊封的步骤(S5)中,传导通孔140和第一图案层130使用第二囊封物150囊封并且第二囊封物150的顶部部分被移除。如图2G中所说明,在第二囊封的步骤(S5)中,主框架110的顶部部分是使用第二囊封物150囊封的以覆盖传导通孔140和第一图案层130。在一个实施例中,第二囊封物150形成于第一囊封物120'上。随后,如图2H中所说明,在第二囊封(S5)中,第二囊封物150的部分被移除,由此使传导通孔140暴露于外部。在一个实施例中,研磨过程用于形成基本上与传导通孔140的顶部表面共面的第二囊封物150'的顶部表面。在一些实施例中,第二囊封物150可以是聚合物复合材料,例如,用于通过模制过程执行囊封的环氧树脂成型化合物、用于通过分配器执行囊封的液体囊封部件,或其等效物,但是本实施例的方面并不限于此。第二囊封物150可以是与第一囊封物120的材料相比相同的材料或不同的材料。根据本实施例,第一囊封物120和第二囊封物150是不同的材料区。
在形成第二图案层的步骤(S6)中,第二图案层160、第二图案化传导层160或第二传导层160形成于传导通孔140上或邻近于传导通孔140形成,如图2I中所说明。更具体地说,在形成第二图案层的步骤(S6)中,第二图案层160提供或形成为电连接到传导通孔140。第二图案层160可以通过从传导通孔140的顶部部分延伸到或重叠到第二囊封物150'的顶部表面上形成。第二图案层160通过传导通孔140电连接到第一图案层130和主框架110的引线112。第二图案层160可以由铜(Cu)制成,类似第一图案层130和主框架110。另外,第二图案层160可以由物理气相沉积(PVD)、化学气相沉积(CVD)、金属溅镀、金属蒸发、电解或无电极电镀或所属领域的技术人员已知的其它成形技术形成。在一个实施例中,第二图案层160具有在从近似5微米到30微米的范围内的厚度。在沉积之后,传导材料可以通过物理蚀刻或化学蚀刻或所属领域的技术人员已知的其它技术图案化以提供第二图案层160。
在材料移除或背面研磨的步骤(S7)中,主框架110的第二表面1102使用例如背面研磨或研磨过程移除。如图2J中所说明,在材料移除或背面研磨的步骤(S7)中,主框架110的第二表面1102经受移除过程以移除框111。相应地,在材料移除或背面研磨的步骤(S7)中,第一囊封物120'和引线112暴露于外部。在一个实施例中,第一囊封物120'的底部表面和引线112基本上共面。
在蚀刻或使凹进的步骤(S8)中,在材料移除的步骤(S7)之后暴露于外部的第一囊封物120'或引线112被蚀刻(即,在厚度上减小)。如在图2K中所说明,在一个实施例中在蚀刻的步骤(S8)中,引线112的底部表面可以在厚度上减小。相应地,第一囊封物120'可相对于蚀刻引线112'向下突出。在一个实施例中,传导结构,例如,焊料结构或稍后描述的球,可以附接到引线112',它们的下表面在蚀刻的步骤(S8)中被蚀刻或凹进。根据本实施例,如图2K中所说明提供多层囊封传导基板20的实施例。在一个实施例中,多层囊封传导基板20可以在最后装配步骤之前制备并且可以包括引线112'、第一囊封物120'、第一图案层130、传导通孔140、第二囊封物150'和第二图案层160。
在附接半导体裸片的步骤(S9)中,半导体裸片170电连接到第二图案层160。如图2L中所说明,在一个实施例中半导体裸片170可以附接到第二图案层160。在一个实施例中,半导体裸片170包括硅材料并且多个半导体装置形成于半导体裸片170中。在一个实施例中,多个传导垫171形成于主表面上,例如,半导体裸片170的底部表面,并且传导凸块172形成于传导垫171上。在附接半导体裸片的步骤(S9)中,传导凸块172可以连接到第二图案层160。因此,半导体裸片170电连接到第二图案层160、传导通孔140、第一图案层130和引线112'。另外,在附接半导体裸片的步骤(S9)中,在半导体裸片170附接之后,半导体裸片170使用囊封物180囊封。在一些实施例中,囊封物180可以是聚合物复合材料,例如,用于通过模制过程执行囊封的环氧树脂成型化合物、用于通过分配器执行囊封的液体囊封部件,或其等效物,但是本实施例的方面并不限于此。囊封物180可以是与第二囊封物150和/或第一囊封物120相比相同的材料或不同的材料。根据一个实施例,第一囊封物120、第二囊封物150和囊封物180是不同材料区。在一个实施例中,传导结构,例如,焊料结构或球190附接到具有凹进底部表面的引线112'。相应地,根据本发明的实施例的半导体封装100由上述制造方法形成。
如上文所述,在根据本实施例的半导体封装100的制造方法中,第一图案层130、传导通孔140和第二图案层160预先形成于主框架110上,由此实现具有精细节距的微引线框结构。
如图2M中所说明,在蚀刻或使凹进的步骤(S8)中,第一囊封物120'可以被蚀刻。相应地,引线112可相对于蚀刻第一囊封物120”向下突出。引线112可充当被配置成直接地附接到外部电路而不含单独的焊料球的垫片。图2L中说明的半导体裸片170附接到引线112的顶部部分并且是使用囊封物180囊封的,由此形成根据另一个实施例的半导体封装200。根据本实施例,图2M说明多层囊封传导基板21的替代实施例,该多层囊封传导基板可在最后装配步骤之前制备并且可以包括引线112、第一囊封物120”、传导通孔140、第二囊封物150'和第二图案层160。
如上文所述,在根据另一实施例的半导体封装200的制造方法中,由于主框架110的引线112充当垫片、单独的传导结构,例如,不需要焊料球,由此节省制造成本并且减小了半导体封装200的尺寸(例如,高度)。
图3A到3M是说明半导体封装的制造或制作方法的截面图,该半导体封装包括根据另一个实施例的多层囊封传导基板。在此实施例中,制造方法包括:部分地移除或半蚀刻(S1);第一囊封(S2);形成第一图案层(S3);形成传导通孔(S4);第二囊封(S5);形成第二图案层(S6);材料移除或背面研磨(S7);蚀刻或使凹进(S8);以及附接半导体裸片(S9),如图1中所说明。
图3A到3M中说明的半导体封装的制造方法类似于图2A到2M中说明的半导体封装的制造方法。然而,如图3A中所说明,本制造方法是通过使主框架110附接到载体10或载体基板10完成的。载体10可以由铜(Cu)、玻璃、硅(Si)或所属领域的技术人员已知的其它材料制成。根据本实施例,载体10有助于例如将主框架110更容易地传递到随后的处理步骤。如图3A到3I中所说明,载体10可用于传递主框架110到部分地移除或半蚀刻(S1)、第一囊封(S2);形成第一图案层(S3);形成传导通孔(S4);第二囊封(S5);形成第二图案层(S6)的制造步骤。在如图3J中所说明一个实施例中,载体10可以在主框架110的底部表面在材料移除或背面研磨的步骤(S7)中移除之前被移除。
如上文所述,根据本实施例的半导体封装的制造方法基本上与图2A到2M中说明的半导体封装的制造方法相同,不同之处在于主框架110在制造期间附接到载体10,并且此处不再重复在图2A到2M中描述的其它过程步骤的详细描述。根据本实施例,如图3K中所说明提供多层囊封传导基板22的实施例,该多层囊封传导基板可以在最后装配步骤之前制备并且可以包括引线112'、第一囊封物120'、第一图案层130、传导通孔140、第二囊封物150'和第二图案层160。图3M说明多层囊封传导基板23的替代实施例,该多层囊封传导基板可以在最后装配步骤之前制备并且可以包括引线112、第一囊封物120”、传导通孔140、第二囊封物150'和第二图案层160。
图4是说明半导体封装的制造或制作方法的流程图,该半导体封装包括根据另一个实施例的多层囊封传导基板。图5A到5M是说明根据图4的实施例的半导体封装的制造方法的截面图。根据图4,半导体封装的制造方法包括以下步骤:部分地移除或半蚀刻(S11);第一囊封(S12);第一材料移除或第一背面研磨(S13);形成第一图案层(S14);形成传导通孔(S15);第二囊封(S16);形成第二图案层(S17);第二材料移除或第二背面研磨(S18);蚀刻或使凹进(S19)以及附接半导体裸片(S20)。在下文中,参考图5A到5M描述图4的相应的过程步骤。
图5A说明传导板310或主框架310的截面图,其具有平坦的第一表面3101(例如,顶部表面)以及与第一表面相对的平坦的第二表面3102(例如,底部表面),该传导板或主框架是提供或制备的。在一个实施例中,主框架310包括传导材料,例如,金属或金属合金。在一个优选实施例中,主框架310包括铜(Cu)。根据步骤S11,在主框架310上完成局部移除或半蚀刻。
接下来,如图5B中所说明,在部分地移除或半蚀刻的步骤(S11)中,主框架110的第一表面3101以选择性方式被部分地移除或半蚀刻以形成多个引线312。相应地,主框架310包括基本上板形的框311以及从框311向上突出的多个引线312。举例来说,在步骤(S11)中,掩蔽层,例如,光阻剂,形成于主框架310的第一表面3101上,并且并不形成光阻剂的部分是半蚀刻的,由此形成引线312。虽然使用术语半蚀刻,但是应理解引线312的高度可以根据应用规范调节使得从主框架310移除的材料的量与一半相比更多或更少。
在第一囊封的步骤(S12)中,主框架310的顶部部分是使用第一囊封物320囊封的。如图5C中所说明,在第一囊封的步骤(S12)中,主框架310的顶部部分是使用第一囊封物320囊封的以覆盖主框架310的多个引线312。第一囊封物320可以是聚合物复合材料,例如,用于通过模制过程执行囊封的环氧树脂成型化合物、用于通过分配器执行囊封的液体囊封部件,或其等效物,但是本实施例的方面并不限于此。
在第一材料移除或第一背面研磨的步骤(S13)中,主框架310的第二表面被移除。如图5D中所说明,在第一材料移除的步骤(S13)中,框311从主框架310的第二表面3102被移除。在一个实施例中,背面研磨过程用于移除框311。相应地,在第一材料移除或第一背面研磨的步骤(S13)中,在框311被移除之后第一囊封物320和引线312暴露于外部。在一个实施例中,在第一材料移除或第一背面研磨的步骤(S13)中,由于主框架310的第二表面被移除或变薄使得第一囊封物320和引线312基本上共面。
在形成第一图案层的步骤(S14)中,第一图案层330、第一图案化传导层330或第一传导层330形成于引线312上或邻近于引线312形成。首先,如图5E中所说明,在形成第一图案层的步骤(S14)中,主框架310翻转以允许引线312的第一表面通过第一背面研磨的步骤(S13)暴露于外部以面向上方。相应地,在一个实施例中,暴露于外部的引线312的第一表面可面向上方。随后,第一图案层330形成于引线312上或邻近于引线312形成。更具体地说,在第一图案层的形成(S14)中,第一图案层330提供为电连接到引线312。在一个实施例中,第一图案层330可以形成为从引线312的顶部部分延伸到或重叠到第一囊封物320的顶部部分上。在一个实施例中,第一传导图案330可以由包括铜(Cu)或所属领域的技术人员已知的其它材料的传导材料制成。另外,第一图案层330可以由物理气相沉积(PVD)、化学气相沉积(CVD)、金属溅镀、金属蒸发、电解或无电极电镀或所属领域的技术人员已知的其它成形技术形成。在一个实施例中,第一图案层330具有在从近似5微米到30微米的范围内的厚度。在沉积之后,传导材料可以通过物理蚀刻或化学蚀刻或所属领域的技术人员已知的其它技术图案化以提供第一图案层330。
在形成传导通孔的步骤(S15)中,通孔340、传导通孔340、传导通孔结构340、传导柱340或传导柱结构340形成于第一图案层330上,如图5F中所说明。在一个实施例中,在形成传导通孔的步骤(S15)中,传导通孔340形成于第一图案层330上。传导通孔340可以使用PVD、CVD、金属溅镀、金属蒸发、电解或无电极电镀或所属领域的技术人员已知的其它成形技术形成。在一个实施例中,传导通孔340具有在从近似15微米到100微米的范围内的厚度。在一个实施例中,电解或无电极电镀技术与提供在第一图案层330上且具有预先选择的图案的掩蔽层一起使用以在所希望的位置中在主框架310上形成传导通孔340。在一个实施例中,传导通孔340具有与第一图案层330相比不同的宽度。在一个实施例中,传导通孔340可以形成于延伸以重叠第一囊封物320的顶部表面的第一图案层330的一部分上。因此,传导通孔340通过第一图案层330电连接到主框架310的引线312。传导通孔340可以由铜(Cu)制成,类似主框架310和第一图案层330。
在第二囊封的步骤(S16)中,传导通孔340和第一图案层330是使用第二囊封物350囊封的,并且使用例如研磨过程移除第二囊封物350的顶部部分。如图5G中所说明,在第二囊封的步骤(S16)中,引线312的顶部部分是使用第二囊封物350囊封的以覆盖传导通孔340和第一图案层330。根据本实施例,第二囊封物350形成于第一囊封物320的部分上并且邻接第一囊封物320的部分。在一些实施例中,第二囊封物350可以是聚合物复合材料,例如,用于通过模制过程执行囊封的环氧树脂成型化合物、用于通过分配器执行囊封的液体囊封部件,或其等效物,但是本实施例的方面并不限于此。第二囊封物350可以是与第一囊封物320的材料相比相同的材料或不同的材料。根据本实施例,第一囊封物320和第二囊封物350是不同的材料区。
随后,如图5H中所说明,在第二囊封的步骤(S16)中,第二囊封物350的顶部部分的一部分被移除以将传导通孔340暴露于外部。在一个实施例中,使用研磨过程。在一个实施例中,在移除步骤之后变薄的第二囊封物350'的顶部表面基本上与传导通孔340的顶部表面共面。
在形成第二图案层的步骤(S17)中,第二图案层360、第二图案化传导层360或第二传导层360形成于传导通孔340上或邻近于传导通孔340形成,如图5I中所说明。更具体地说,在形成第二图案层的步骤(S17)中,第二图案层360提供或形成为电连接到传导通孔340。第二图案层360可以通过从传导通孔340的顶部部分延伸到或重叠到第二囊封物350'的顶部表面上形成。第二图案层360通过传导通孔340电连接到第一图案层330和主框架310的引线312。第二图案层360可以通过镀覆过程形成。另外,第二图案层360可以由铜(Cu)制成,类似第一图案层330和主框架310。另外,第二图案层360可以由物理气相沉积(PVD)、化学气相沉积(CVD)、金属溅镀、金属蒸发、电解或无电极电镀或所属领域的技术人员已知的其它成形技术形成。在一个实施例中,第二图案层360具有在从近似5微米到30微米的范围内的厚度。在沉积之后,传导材料可以通过物理蚀刻或化学蚀刻或所属领域的技术人员已知的其它技术图案化以提供第二图案层360。
在第二材料移除或第二背面研磨的步骤(S18)中,第一囊封物320的底部表面使用例如研磨过程移除。如图5J中所说明,在第二材料移除或第二背面研磨的步骤(S18)中,第一囊封物320的底部表面被移除以使引线312暴露于第一囊封物320'的外部。在一个实施例中,在第二移除步骤之后,第一囊封物320'的底部表面基本上与引线312的底部表面共面。
在蚀刻或使凹进的步骤(S19)中,暴露的第一囊封物320'或暴露的引线312相对于彼此蚀刻或凹进。在一个实施例中,如图5K中所说明,在蚀刻的步骤(S19)中,引线312的底部表面可以蚀刻或变薄。根据此实施例,第一囊封物320'可相对于引线312'向下突出,引线312'的底部表面是蚀刻或变薄的,并且传导结构,例如,稍后描述的焊料结构或球,可以附接到引线312',引线312'在蚀刻的步骤(S19)中它们的下表面蚀刻或凹进。根据本实施例,如图5K中所说明提供多层囊封传导基板24的实施例。在一个实施例中,多层传导基板24可以在最后装配步骤之前制备并且可以包括引线312'、第一囊封物320'、第一图案层330、传导通孔340、第二囊封物350'和第二图案层360。
在附接半导体裸片的步骤(S20)中,半导体裸片170电连接到第二图案层360。如图5L中所说明,在一个实施例中半导体裸片170附接到第二图案层360。在一个实施例中,半导体裸片170包括硅材料并且多个半导体装置形成于半导体裸片170中。在一个实施例中,多个传导垫171形成于主表面上,例如,半导体裸片170的底部表面,并且传导凸块172形成于传导垫171上。在附接半导体裸片的步骤(S20)中,传导凸块172可以连接到第二图案层360。因此,半导体裸片170电连接到第二图案层360、传导通孔340、第一图案层330和引线312'。另外,在附接半导体裸片的步骤(S20)中,在半导体裸片170附接之后,如先前所描述半导体裸片170是使用囊封物180囊封的。在一个实施例中,传导结构,例如,焊料结构或球390附接到具有凹进底部表面的引线312'。相应地,根据另一个实施例的半导体封装300是通过上述制造方法完成的。
在替代实施例中,如图5M中所说明,在蚀刻或使凹进的步骤(S19)中,第一囊封物320'可以蚀刻或变薄。因此,引线312可相对于蚀刻第一囊封物320”向下突出。根据本实施例,引线312可充当被配置成直接地附接到外部电路而不含例如焊料球等单独的垫片。图5M中说明的半导体裸片170附接到引线312的顶部部分并且如先前所描述使用囊封物180囊封,由此形成根据再另一个实施例的半导体封装400。根据本实施例,图5M说明多层囊封传导基板26的替代实施例,该多层囊封传导基板可在最后装配步骤之前制备并且可以包括引线312、第一囊封物320”、传导通孔340、第二囊封物350'和第二图案层360。
图6是说明根据另一实施例制造或制作半导体封装的方法的流程图。图7A到7H是说明根据图6的实施例的半导体封装的制造方法的截面图。根据图6,半导体封装的制造方法包括以下步骤:部分地移除或半蚀刻(S1);第一囊封(S2);形成第一图案层(S3);形成传导通孔(S4);第二囊封(S5);形成第二图案层(S6);形成传导柱(S27);第三囊封(S28);材料移除或背面研磨(S29);蚀刻或使凹进(S30)以及附接半导体裸片(S31)。在下文中,参考图7A到7H描述图6的相应的过程步骤。
在本实施例中,部分地移除部分地移除或半蚀刻(S1)、第一囊封(S2)、形成第一图案层(S3)、形成传导通孔(S4)、第二囊封(S5)和形成第二图案层(S6)的步骤类似于图1和图2A到2I中说明的那些,并且此处不再重复其详细描述。
在形成传导柱的步骤(S27)中,传导柱510或传导结构510形成于第二图案层160上,如图7A中所说明。在一个实施例中,传导柱510通过镀覆过程形成于第二图案层160上。替代地,传导柱510可以使用PVD、CVD、金属溅镀、金属蒸发或所属领域的技术人员已知的其它成形技术形成。在一个实施例中,镀覆技术与提供在第二图案层160上且具有预先选择的图案的掩蔽层一起使用以在所希望的位置中在第二图案层160上形成传导柱510。传导柱510可以形成于延伸到或重叠到第二囊封物150'的顶部表面上的第二图案层160的一部分上。因此,传导柱510通过第二图案层160、传导通孔140和第一图案层130电连接到引线112。在一个实施例中,传导柱510可以是铜(Cu)柱。在一个实施例中,传导柱510具有在从近似15微米到100微米的范围内的厚度。
在第三囊封的步骤(S28)中,传导柱510和第二图案层160由第三囊封物520囊封。在一些实施例中,第三囊封物520可以是聚合物复合材料,例如,用于通过模制过程执行囊封的环氧树脂成型化合物、用于通过分配器执行囊封的液体囊封部件,或其等效物,但是本实施例的方面并不限于此。第三囊封物520可以是与第二囊封物150和/或第一囊封物120的材料相比相同的材料或不同的材料。根据本实施例,第一囊封物120、第二囊封物150和第三囊封物520是不同的材料区。如图7B中所说明,在第三囊封的步骤(S28)中,第二囊封物150'的顶部部分是使用第三囊封物520囊封的以覆盖传导柱510和第二图案层160。
随后,如图7C中所说明,在第三囊封的步骤(S28)中,移除第三囊封物520的上部部分的一部分以将传导柱510暴露于外部。在一个实施例中,研磨过程用于移除第三囊封物520的上部部分的一部分以提供第三囊封物520'。在一个实施例中,第三囊封物520'的表面基本上与传导柱510的顶部表面共面。在一个实施例中,如图7D中所说明,在第三囊封的步骤(S28)中,凸块垫片511或传导凸块511安置在暴露于外部的传导柱510的顶部表面上。
在材料移除或背面研磨的步骤(S29)中,主框架110的底部表面1102被移除以将第一囊封物120'和引线112暴露于外部,如图7E中所说明。在一个实施例中,研磨过程用于材料移除步骤。在一个实施例中,第一囊封物120'和引线112的底部表面在材料移除的步骤(S29)之后基本上共面。
在蚀刻或使凹进的步骤(S30)中,暴露的第一囊封物120'或暴露的引线112相对于彼此蚀刻或凹进。在一个实施例中,如图7F中所说明,在蚀刻的步骤(S30)中,引线112的底部表面可以蚀刻或变薄。根据此实施例,第一囊封物120'可相对于引线112'向下突出,引线112'的底部表面是蚀刻或变薄的,并且传导结构,例如,稍后描述的焊料结构或球,可以附接到引线112',引线112'在蚀刻的步骤(S30)中它们的下表面蚀刻或凹进。根据本实施例,如图7F中所说明提供多层囊封传导基板27的实施例。在一个实施例中,多层传导基板27可以在最后装配步骤之前制备并且可以包括引线112'、第一囊封物120'、第一图案层130、传导通孔140、第二囊封物150'、第二图案层160、传导柱510、第三囊封物520'和凸块垫片511。
在附接半导体裸片的步骤(S31)中,半导体裸片170电连接到第二图案层160。根据本实施例并且如图7G中所说明,在一个实施例中半导体裸片170可以使用凸块垫片511附接到传导柱510。在一个实施例中,半导体裸片170包括硅材料并且多个半导体装置形成于半导体裸片170中。在一个实施例中,多个传导垫171形成于半导体裸片170的底部表面上并且传导凸块172形成于传导垫171上。在一个实施例中,在附接半导体裸片的步骤(S31)中,传导凸块172连接到形成于传导柱510上的凸块垫片511。因此,半导体裸片170电连接到传导柱510、第二图案层160、传导通孔140、第一图案层130和引线112'。另外,在附接半导体裸片的步骤(S31)中,在半导体裸片170附接之后,如先前所描述半导体裸片170可以使用囊封物180囊封。在一个实施例中,传导结构,例如,焊料结构或球190附接到具有凹进底部表面的引线112'。相应地,根据另一实施例的半导体封装500由上述制造方法形成。
在替代实施例中,如图7H中所说明,在蚀刻或使凹进的步骤(S30)中,第一囊封物120'可以蚀刻或变薄。因此,引线112可相对于蚀刻第一囊封物120”向下突出。根据本实施例,引线112可充当被配置成直接地附接到外部电路而不含例如焊料球等单独的传导结构的垫片。图7H中说明的半导体裸片170电连接到传导柱510并且使用如先前所描述的囊封物180囊封,由此形成根据另外的实施例的半导体封装600。根据本实施例,图7H说明多层囊封传导基板28的替代实施例,该多层囊封传导基板可以在最后装配步骤之前制备并且可以包括引线112、第一囊封物120”、传导通孔140、第二囊封物150'、第二图案层160、传导柱510、第三囊封物520'和凸块垫片511。
从上述的全部内容中,所属领域的技术人员可以确定根据一个实施例,半导体封装包括:基板,其包括:主框架,其具有布置在其上的彼此间隔开的多个引线;第一囊封物,其形成于多个引线之间;第一图案层,其电连接到多个引线并且延伸到第一囊封物的顶部部分;通孔,其形成于第一图案层上;第二囊封物,其囊封第一图案层和通孔;以及第二图案层,其电连接到通孔并且延伸到第二囊封物的顶部部分;半导体裸片,其电连接到第二图案层;以及囊封物,其囊封基板的顶部部分上的半导体裸片。
从上述的全部内容中,所属领域的技术人员可以确定根据另一实施例,半导体封装的制造方法包括:制备主框架和半蚀刻主框架的顶部部分以形成框和从框突出的多个引线;通过第一囊封物第一囊封引线且研磨第一囊封物的顶部部分以将引线暴露于外部;形成电连接到主框架上的引线的第一图案层;形成在第一图案层上电连接到第一图案层的通孔;使用第二囊封物第二囊封通孔和第一图案层且研磨第二囊封物的顶部部分以使通孔暴露于外部;形成在通孔上电连接到通孔的第二图案层;背面研磨主框架的底部表面以移除引线的框和暴露的底部表面以及第一囊封物的底部表面;蚀刻引线的底部表面或第一囊封物的底部表面;并且将半导体裸片附接到主框架的顶部部分。
从上述的全部内容中,所属领域的技术人员可以确定根据另一实施例,半导体封装的制造方法包括:制备主框架和半蚀刻主框架的顶部部分以形成框和从框突出的多个引线;通过第一囊封物第一囊封引线且研磨第一囊封物的顶部部分以将引线暴露于外部;第一背面研磨主框架的底部表面以移除框且使引线的第一表面和第一囊封物的第一表面和外部;翻转主框架以允许通过第一背面研磨暴露于外部的引线的第一表面面向上方并且形成在引线上电连接到引线的第一图案层;形成在第一图案层上电连接到第一图案层的通孔;使用第二囊封物第二囊封通孔和第一图案层且研磨第二囊封物的顶部部分以使通孔暴露于外部;形成在通孔上电连接到通孔的第二图案层;第二背面研磨第一囊封物的底部表面以使引线暴露于外部;蚀刻引线的底部表面或第一囊封物的底部表面;并且将半导体裸片附接到主框架的顶部部分。
从上述的全部内容中,所属领域的技术人员可以确定根据另一实施例,多个引线的底部表面可以突出到多层囊封传导基板的底部部分多于第一囊封物的底部表面。
从上述的全部内容中,所属领域的技术人员可以确定根据另一实施例,在使凹进的步骤中,传导引线的底部表面可以凹进以允许第一囊封物相对于传导引线向下突出,并且该方法可进一步包括将焊料结构附接到传导引线的底部表面。在另一实施例中,在使凹进的步骤中,第一囊封物的底部表面可以凹进以允许传导引线相对于第一囊封物向下突出由此配置传导引线以促进到外部电路的直接连接。在另一实施例中,该方法可进一步包括在移除主框架的第一部分之前将主框架附接到载体;以及在移除主框架的第二部分之前移除载体。在另外的实施例中,提供多层囊封传导基板可进一步包括:在第二传导层上形成传导柱;使用第四囊封物第三囊封传导柱;以及移除第四囊封物的一部分以使传导柱暴露于第四囊封物的外部;并且电耦合半导体裸片包括将半导体裸片电耦合到传导柱。在另一实施例中,该方法可进一步包括在传导柱上提供传导凸块,其中电耦合半导体裸片包括将半导体电连接到传导凸块。在另一实施例中,电耦合半导体裸片可以包括使用传导凸块将半导体裸片的底部表面直接地附接到第二传导层。
从上述的全部内容中,所属领域的技术人员可以确定根据另外的实施例,电耦合半导体裸片包括与邻近面向第二传导层的半导体裸片的下表面安置的传导凸块电耦合。在另一实施例中,第一囊封包括用第一模制化合物第一囊封。在又一实施例中,第二囊封包括用不同于第一模制化合物的第二模制化合物第二囊封。在另外的实施例中,该方法可进一步包括用第三囊封物至少囊封半导体裸片。
鉴于上述全部内容,明显已经揭示了使用可以预先制备的多层囊封传导结构制作半导体封装的新颖的方法和结构。在其它特征之中包括:彼此间隔开的多个引线;安置在多个引线之间的第一囊封物;电连接到多个引线的第一传导层;安置在第一传导层上的传导柱;囊封第一传导层和传导柱的第二囊封物;以及电连接到传导柱且暴露在第二囊封物中的第二传导层。多层囊封传导基板可以在与半导体裸片的最后装配之前制备以节省周期时间。多层囊封传导基板可以精细节距配置制造,例如,微引线框配置,以支持小型化和高性能电子装置的需要。
虽然已经具体参照本发明的示例性实施例示出和说明了本发明,但是本领域的技术人员应了解,可以进行形式和细节上的多种改变,而不必脱离所附权利要求书所限定的本发明的精神和范围。借助于实例,与电连接到多层囊封传导基板的主表面相对的半导体裸片170的主表面可以暴露于囊封180的外部。并且,另外的囊封或模制传导层可以添加到本文中描述的配置。
如上文中的权利要求所反映,发明性方面可以比单个上文所揭示的实施例的全部特征少的存在。因此,上文中表述的权利要求在此明确地并入到图式的此具体实施方式中,其中每一项权利要求本身独立地作为本发明的单独的实施例。此外,虽然本文中描述的一些实施例包括其它实施例中所包括的一些但非全部其它特征,但是如所属领域的技术人员将理解的不同实施例的特征的组合意图在本发明的范围内且意图形成不同的实施例。

Claims (10)

1.一种半导体封装,其特征在于,包括:
多层囊封传导基板,其包括:
彼此间隔开的多个引线;以及
第一囊封物,其安置在所述多个引线之间;
第一传导层,其电连接到所述多个引线;
传导柱,其安置在所述第一传导层上;
第二囊封物,其囊封所述第一传导层和所述传导柱;以及
第二传导层,其电连接到所述传导柱并且邻近所述第二囊封物安置;
半导体裸片,其电耦合到所述第二传导层;以及
第三囊封物,其至少囊封所述半导体裸片,其中:
所述多个引线中的每一引线包括与所述第一传导层相邻的顶部表面以及暴露于所述第一囊封物的底侧外部的底部表面;
所述第一传导层横向地重叠在所述第一囊封物的顶侧的一部分上并且与所述第一囊封物的所述顶侧物理接触;
所述多个引线的所述顶部表面和所述底部表面没有所述第一囊封物;以及
所述多个引线的所述底部表面从所述第一囊封物的所述底侧向外突出,其中所述多个引线为被配置成直接地附接到外部电路而不含单独的焊料球的垫片。
2.根据权利要求1所述的半导体封装,其特征在于:
所述第三囊封物与所述第二囊封物物理接触。
3.根据权利要求1所述的半导体封装,其特征在于,进一步包括:
传导柱结构,其安置在所述第二传导层上;以及
第四囊封物,其囊封所述第二传导层和所述传导柱结构,其中所述传导柱结构暴露在所述第四囊封物中,其中:
所述半导体裸片电耦合到所述传导柱结构;
所述第三囊封物与所述第四囊封物物理接触;
传导凸块形成在所述半导体裸片下面;以及
所述传导凸块电连接到所述传导柱结构。
4.根据权利要求1所述的半导体封装,其特征在于:
所述传导柱的至少一个传导柱安置在所述第一传导层与所述第一囊封物重叠处的所述第一传导层上;
所述至少一个传导柱从电耦合到所述至少一个传导柱的所述多个引线中的相应一个引线横向偏移;
所述第一囊封物包括第一模制化合物;以及
所述第二囊封物包括第二模制化合物。
5.一种半导体封装的制造方法,其特征在于,包括:
提供多层囊封传导基板,所述多层囊封传导基板包括:
囊封导电结构,所述囊封导电结构由下述组成:
彼此间隔开的传导引线;以及
第一囊封物,其安置在所述传导引线之间;
第一传导层,其电连接到所述传导引线;
传导柱,其安置在所述第一传导层上;
第二囊封物,其囊封所述第一传导层和所述传导柱,其中所述传导柱暴露于所述第二囊封物的外部;以及
第二传导层,其电连接到所述传导柱并且邻近所述第二囊封物安置,其中:
所述传导引线中的每一引线包括与所述第一传导层相邻的顶部表面以及暴露于所述第一囊封物的底侧外部的底部表面;
所述第一传导层横向地重叠在所述第一囊封物的顶侧的一部分上并且与所述第一囊封物的所述顶侧物理接触;
所述传导引线的所述顶部表面和所述底部表面没有所述第一囊封物;以及
所述传导引线的所述底部表面从所述第一囊封物的所述底侧向外突出,其中所述引线为被配置成直接地附接到外部电路的垫片,而不将单独的焊料球附接到所述垫片;
在提供所述多层囊封传导基板后,将半导体裸片电耦合到所述第二传导层;以及
形成至少覆盖在所述半导体裸片处的第三囊封物。
6.根据权利要求5所述的制造方法,其特征在于,提供所述多层囊封传导基板包括:
提供具有顶部表面和相对的底部表面的主框架;
从所述顶部表面移除所述主框架的第一部分以形成框和从所述框突出的所述传导引线;
用所述第一囊封物第一囊封所述传导引线;
移除所述主框架的第二部分以暴露所述传导引线的顶部表面;
形成电连接到所述传导引线的所述顶部表面的所述第一传导层;
形成邻近所述第一传导层的所述传导柱;
在形成所述传导柱的步骤之后,用所述第二囊封物第二囊封所述传导柱和所述第一传导层;
移除所述第二囊封物的上部部分,以使所述第二囊封物的上表面与所述传导柱的上表面共面,且使所述传导柱的所述上表面暴露于外部;
在移除所述第二囊封物的所述上部部分的步骤之后,形成电连接到所述传导柱的所述第二传导层;以及
在形成所述第二传导层的步骤之后,移除所述第一囊封物的一部分以将所述传导引线的所述底部表面暴露于所述第一囊封物的外部,并且提供从所述第一囊封物的所述底侧向外突出的所述传导引线的所述底部表面。
7.根据权利要求6所述的制造方法,其特征在于:
形成所述第一传导层包括将所述第一传导层重叠到所述第一囊封物上;以及
形成所述传导柱包括形成放置成直接地上覆所述第一囊封物的至少一个传导柱。
8.一种制作半导体封装的方法,其特征在于,包括:
提供主框架;
部分地移除所述主框架的上部部分以形成框和从所述框突出的引线;
通过第一囊封物第一囊封所述引线;
使所述引线的第一表面暴露于外部;
形成电连接到所述引线的所述第一表面的第一传导层;
形成电连接到所述第一传导层的传导通孔;
使用第二囊封物第二囊封所述传导通孔和所述第一传导层;
移除所述第二囊封物的上部部分以使所述传导通孔暴露于外部;
形成电连接到所述传导通孔的第二传导层;
使所述引线的第二表面暴露于外部;
使所述第一囊封物的底部表面凹进,使所述引线从所述第一囊封物的所述底部表面向外突出,其中所述引线为被配置成直接地附接到外部电路而不含单独的焊料球的垫片;以及
将半导体裸片电耦合到所述第二传导图案。
9.根据权利要求8所述的方法,其特征在于:
使所述引线的所述第一表面暴露包括:
移除所述第一囊封物的第一部分;以及
使所述引线的所述第二表面暴露包括:
移除所述主框架的下部部分以移除所述框。
10.根据权利要求8所述的方法,其特征在于:
使所述引线的所述第一表面暴露包括:
移除所述主框架的下部部分以移除所述框;以及
在移除所述主框架的所述下部部分以移除所述框之后,使所述引线的所述第二表面通过下述的步骤而暴露:
移除所述第一囊封物的第一部分。
CN201610515932.9A 2015-07-01 2016-07-01 制造具有多层囊封的传导基板的半导体封装的方法及结构 Active CN106328624B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020150094305A KR101672641B1 (ko) 2015-07-01 2015-07-01 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR10-2015-0094305 2015-07-01
US15/173,281 US10224218B2 (en) 2015-07-01 2016-06-03 Method for fabricating semiconductor package having a multi-layer encapsulated conductive substrate and structure
US15/173,281 2016-06-03

Publications (2)

Publication Number Publication Date
CN106328624A CN106328624A (zh) 2017-01-11
CN106328624B true CN106328624B (zh) 2022-09-30

Family

ID=57571245

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610515932.9A Active CN106328624B (zh) 2015-07-01 2016-07-01 制造具有多层囊封的传导基板的半导体封装的方法及结构
CN201620690763.8U Active CN206003766U (zh) 2015-07-01 2016-07-01 具有多层囊封的传导基板的半导体封装

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201620690763.8U Active CN206003766U (zh) 2015-07-01 2016-07-01 具有多层囊封的传导基板的半导体封装

Country Status (4)

Country Link
US (1) US10224218B2 (zh)
KR (1) KR101672641B1 (zh)
CN (2) CN106328624B (zh)
TW (1) TWI695437B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141252B2 (en) * 2017-02-16 2018-11-27 Advanced Semiconductor Engineering, Inc. Semiconductor packages
US10755994B2 (en) * 2018-10-29 2020-08-25 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor substrate
CN110729255A (zh) * 2019-08-08 2020-01-24 厦门云天半导体科技有限公司 一种键合墙体扇出器件的三维封装结构和方法
US11610834B2 (en) * 2019-10-16 2023-03-21 Advanced Semiconductor Engineering, Inc. Leadframe including conductive pillar over land of conductive layer
CN117673003A (zh) * 2022-08-24 2024-03-08 达尔科技股份有限公司 电子组件封装件及其制造方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10029269B4 (de) * 2000-06-14 2005-10-13 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
US7144759B1 (en) * 2004-04-02 2006-12-05 Celerity Research Pte. Ltd. Technology partitioning for advanced flip-chip packaging
JP2006186321A (ja) * 2004-12-01 2006-07-13 Shinko Electric Ind Co Ltd 回路基板の製造方法及び電子部品実装構造体の製造方法
CN101807533B (zh) 2005-06-30 2016-03-09 费查尔德半导体有限公司 半导体管芯封装及其制作方法
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法
TWI295842B (en) * 2006-04-19 2008-04-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
US20080060838A1 (en) * 2006-09-13 2008-03-13 Phoenix Precision Technology Corporation Flip chip substrate structure and the method for manufacturing the same
JP2008205111A (ja) * 2007-02-19 2008-09-04 Fujitsu Ltd 配線基板および半導体装置、配線基板の製造方法
JP5175489B2 (ja) * 2007-04-27 2013-04-03 新光電気工業株式会社 半導体パッケージの製造方法
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
JP4803844B2 (ja) * 2008-10-21 2011-10-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ
JP2010161136A (ja) * 2009-01-07 2010-07-22 Panasonic Corp 半導体装置及びその製造方法
US8531015B2 (en) * 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
TWI365026B (en) * 2009-06-11 2012-05-21 Unimicron Technology Corp Method for fabricating packaging substrate and base therefor
TW201123391A (en) * 2009-11-11 2011-07-01 Lg Innotek Co Ltd Lead frame and manufacturing method of the same
US8278214B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Through mold via polymer block package
JP2011192726A (ja) * 2010-03-12 2011-09-29 Renesas Electronics Corp 電子装置および電子装置の製造方法
TWI427753B (zh) * 2010-05-20 2014-02-21 Advanced Semiconductor Eng 封裝結構以及封裝製程
CN102339762B (zh) * 2010-07-23 2013-09-04 矽品精密工业股份有限公司 无载具的半导体封装件及其制造方法
JP6081044B2 (ja) * 2010-09-16 2017-02-15 富士通株式会社 パッケージ基板ユニットの製造方法
TWI429055B (zh) * 2010-10-07 2014-03-01 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
TWI496254B (zh) 2010-11-01 2015-08-11 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
US8193037B1 (en) * 2010-12-06 2012-06-05 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
JP5680401B2 (ja) * 2010-12-22 2015-03-04 新光電気工業株式会社 配線基板及び半導体パッケージ
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US9006580B2 (en) * 2011-06-09 2015-04-14 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate
KR101434003B1 (ko) * 2011-07-07 2014-08-27 삼성전기주식회사 반도체 패키지 및 그 제조 방법
TWI495051B (zh) * 2011-07-08 2015-08-01 Unimicron Technology Corp 無核心層之封裝基板及其製法
TWI473551B (zh) * 2011-07-08 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
TWI475935B (zh) * 2011-07-08 2015-03-01 Unimicron Technology Corp 無核心層之封裝基板及其製法
KR101345035B1 (ko) * 2011-08-08 2013-12-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
TWI525760B (zh) * 2011-12-19 2016-03-11 先進封裝技術私人有限公司 基板結構、半導體封裝件及半導體封裝件之製造方法
US8866287B2 (en) * 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9502336B2 (en) * 2013-03-13 2016-11-22 Intel Corporation Coreless substrate with passive device pads
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI541954B (zh) * 2013-08-12 2016-07-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9633869B2 (en) * 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US9418928B2 (en) * 2014-01-06 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9373576B2 (en) * 2014-01-09 2016-06-21 Broadcom Corporation Flip chip pad geometry for an IC package substrate
JP2015222753A (ja) * 2014-05-22 2015-12-10 イビデン株式会社 プリント配線板及びその製造方法
US9947636B2 (en) * 2014-06-02 2018-04-17 Stmicroelectronics, Inc. Method for making semiconductor device with lead frame made from top and bottom components and related devices
TWI581386B (zh) * 2014-06-16 2017-05-01 恆勁科技股份有限公司 封裝裝置及其製作方法
JP6358887B2 (ja) * 2014-07-31 2018-07-18 新光電気工業株式会社 支持体、配線基板及びその製造方法、半導体パッケージの製造方法
US9420693B2 (en) * 2014-09-18 2016-08-16 Intel Corporation Integration of embedded thin film capacitors in package substrates
US9679862B2 (en) * 2014-11-28 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having conductive bumps of varying heights
CN105931997B (zh) * 2015-02-27 2019-02-05 胡迪群 暂时性复合式载板
JP6462480B2 (ja) * 2015-04-28 2019-01-30 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9916999B2 (en) * 2015-06-04 2018-03-13 Micron Technology, Inc. Methods of fabricating a semiconductor package structure including at least one redistribution layer

Also Published As

Publication number Publication date
CN206003766U (zh) 2017-03-08
US20170005029A1 (en) 2017-01-05
CN106328624A (zh) 2017-01-11
TW201703161A (zh) 2017-01-16
TWI695437B (zh) 2020-06-01
KR101672641B1 (ko) 2016-11-03
US10224218B2 (en) 2019-03-05

Similar Documents

Publication Publication Date Title
US11508635B2 (en) Semiconductor package having routable encapsulated conductive substrate and method
KR102586078B1 (ko) 반도체 디바이스 및 그 제조 방법
US11444013B2 (en) Semiconductor device and manufacturing method thereof
US9589936B2 (en) 3D integration of fanout wafer level packages
US7863096B2 (en) Embedded die package and process flow using a pre-molded carrier
CN106328624B (zh) 制造具有多层囊封的传导基板的半导体封装的方法及结构
CN107706117B (zh) 单步封装
US20170053898A1 (en) Semiconductor package with pillar-top-interconnection (pti) configuration and its mis fabricating method
WO2016140819A2 (en) System in package fan out stacking architecture and process flow
CN108962876A (zh) Pop结构及其形成方法
US9129975B2 (en) Method of forming a thin substrate chip scale package device and structure
US10020263B2 (en) Semiconductor package and manufacturing method thereof
US20080197459A1 (en) Encapsulated chip scale package having flip-chip on lead frame structure and method
CN109817530B (zh) 封装组件制造方法
US9269659B1 (en) Interposer with overmolded vias
CN107452635B (zh) 半导体装置封装和其制造方法
US20240006351A1 (en) Selective plating for packaged semiconductor devices
US20240203919A1 (en) Integrated circuit having exposed leads
US20220077031A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240903

Address after: Singapore

Patentee after: Anrely Technology Singapore Holdings Pte. Ltd.

Country or region after: Singapore

Address before: Arizona, USA

Patentee before: AMKOR TECHNOLOGY, Inc.

Country or region before: U.S.A.