KR20220000264A - 반도체 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20220000264A
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cavity
electrodes
substrate
semiconductor package
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김동호
심종보
박환필
임충빈
김정우
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Abstract

본 발명은 하면의 일부가 리세스된 캐비티 구조를 갖는 기판, 및 적어도 일부가 상기 캐비티 구조 내부에 제공되는 수동 소자 구조체를 포함하되, 상기 수동 소자 구조체는 상기 캐비티 구조의 바닥면과 각각 연결되는 제1 수동 소자 및 제2 수동 소자를 포함하고, 상기 제1 수동 소자 및 상기 제2 수동 소자는 서로 적어도 일부가 수직적으로 중첩되는 반도체 패키지 기판 및 이를 포함하는 반도체 패키지를 개시한다.

Description

반도체 패키지 기판 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 패키지 기판에 관한 것으로서, 더욱 상세하게는 캐비티 내부에 제공되는 수동 소자를 포함하는 반도체 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 웨이퍼 레벨 패키지(Wafer Level Package) 및 패널 레벨 패키지(Panel Level Package)가 제공되고 있다.
본 발명의 일 기술적 과제는 전기적 특성이 개선되고, 소형화된 반도체 패키지 기판 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 반도체 패키지 기판은 하면의 일부가 리세스된 캐비티 구조를 갖는 기판, 및 적어도 일부가 상기 캐비티 구조 내부에 제공되는 수동 소자 구조체를 포함하되, 상기 수동 소자 구조체는 상기 캐비티 구조의 바닥면과 각각 연결되는 제1 수동 소자 및 제2 수동 소자를 포함하고, 상기 제1 수동 소자 및 상기 제2 수동 소자는 서로 적어도 일부가 수직적으로 중첩될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지 기판은 하면의 일부가 리세스된 캐비티 구조를 갖는 기판으로서, 상기 캐비티 구조는 단차를 갖는 제1 캐비티 및 제2 캐비티를 포함하는 것, 및 상기 캐비티 구조 내부에 제공되며, 상기 캐비티 구조의 바닥면과 각각 연결되는 제1 수동 소자 및 제2 수동 소자를 포함하는 수동 소자 구조체를 포함하되, 상기 제1 캐비티 및 상기 제2 캐비티는 폭이 서로 다르고, 상기 제1 수동 소자 및 상기 제2 수동 소자는 각각 상기 제1 캐비티 및 상기 제2 캐비티 내부에 제공될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 하면의 일부가 리세스된 캐비티 구조를 갖는 기판으로서, 상기 캐비티 구조는 단차를 갖는 제1 캐비티 및 제2 캐비티를 포함하는 것, 상기 제1 캐비티의 바닥면 상에 제공되는 제1 도전 패드들, 상기 제2 캐비티의 바닥면 상에 제공되는 제2 도전 패드들, 상기 반도체 패키지 기판 내부에 제공되며, 상기 제1 도전 패드들 및 제2 도전 패드들 중 어느 하나와 연결되는 도전 비아들, 상기 하면 상에 제공되는 접속 단자들, 상기 제1 캐비티 내부에 제공되며, 상기 제1 도전 패드들과 연결되는 제1 수동 소자, 및 상기 제2 캐비티 내부에 제공되며, 상기 제2 도전 패드들과 연결되는 제2 수동 소자를 포함하되, 상기 제1 수동 소자 및 상기 제2 수동 소자는 각각 양 측의 전극들 및 상기 전극들 각각의 사이에 개재되는 유전층을 포함하며, 서로 적어도 일부가 수직적으로 중첩될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 기판은 하부의 캐비티 내부에 수동 소자가 배치됨으로써 전기적 특성이 개선될 수 있고, 반도체 패키지 기판을 포함하는 반도체 패키지 전체의 두께를 줄일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지 기판은 적어도 두 개 이상의 수동 소자들이 각각 기판과 연결됨으로써 배선의 설계 자유도를 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지 기판을 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지 기판을 설명하기 위한 단면도로, 도 1을 A-A'선으로 자른 단면에 대응된다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지 기판의 캐비티 구조 및 수동 소자 구조체를 설명하기 위한 확대도로, 도 2의 Ⅰ 부분에 대응된다.
도 4 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지 기판의 캐비티 구조 및 수동 소자 구조체를 설명하기 위한 사시도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지 기판을 설명하기 위한 단면도로, 도 1을 A-A'선으로 자른 단면에 대응된다.
도 9, 도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 패키지 기판을 포함하는 반도체 패키지를 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 기판 및 이를 포함하는 반도체 패키지에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지 기판을 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지 기판을 설명하기 위한 단면도로, 도 1을 A-A'선으로 자른 단면에 대응된다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지 기판의 캐비티 구조 및 수동 소자 구조체를 설명하기 위한 확대도로, 도 2의 Ⅰ 부분에 대응된다. 도 4는 본 발명의 실시예들에 따른 반도체 패키지 기판의 캐비티 구조 및 수동 소자 구조체를 설명하기 위한 사시도이다.
도 1 내지 도 4를 참조하면, 본 발명에 따른 반도체 패키지 기판은 기판(100) 및 수동 소자 구조체(PCS)를 포함할 수 있다. 기판(100)은 하부에 캐비티 구조(CR)를 가질 수 있다. 캐비티 구조(CR) 내부에 수동 소자 구조체(PCS)가 제공될 수 있다.
기판(100)은, 예를 들어, 인쇄 회로 기판(printed circuit board; PCB) 또는 플렉서블(flexible) 기판일 수 있다. 기판(100)은 코어부(110), 제1 절연층(120), 제2 절연층(130), 제1 레지스트층(150) 및 제2 레지스트층(170)을 포함할 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명을 제한하지 않으며, 기판(100)은 코어부(110)를 포함하지 않는(coreless) 인쇄 회로 기판 또는 플렉서블 기판일 수 있다.
코어부(110)는, 예를 들어, 레진(resin) 및/또는 유리 섬유를 포함할 수 있다. 제1 절연층(120) 및 제2 절연층(130)은 레진을 포함할 수 있다. 구체적으로, 제1 절연층(120) 및 제2 절연층(130)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어,　프리프레그(Prepreg)), 및/또는 광경화성 수지 등을 포함할 수 있다.
코어부(110) 내부에 비아 패턴들(111)이 제공될 수 있다. 비아 패턴들(111)은 코어부(110)를 관통할 수 있다. 제1 절연층(120) 내부에 제1 배선층들(121), 제1 도전 패턴들(123), 및 제2 도전 패턴들(125)이 제공될 수 있다. 제2 절연층(130) 내부에 제2 배선층들(131), 제3 도전 패턴들(133), 및 제4 도전 패턴들(135)이 제공될 수 있다.
제1 및 제2 배선층들(121, 131)은 코어부(110)의 하면 및 상면 상에 각각 제공될 수 있다. 이하, 본 명세서에서 어느 구성 요소의 상면은 제3 방향(D3)을 향하는 면, 하면은 제3 방향(D3)의 반대 방향을 향하는 면으로 각각 정의된다. 제3 방향(D3)은, 예를 들어, 연직 방향일 수 있다. 제1 및 제2 배선층들(121, 131)은 코어부(110) 내부의 비아 패턴들(111)과 접촉할 수 있다. 제1 및 제2 도전 패턴들(123, 125)은 제1 배선층들(121) 상에 제공될 수 있고, 제3 및 제4 도전 패턴들(133, 135)은 제2 배선층들(131) 상에 제공될 수 있다. 제2 도전 패턴들(125)은 제1 절연층(120)의 하면 아래로 일부가 돌출될 수 있다. 제4 도전 패턴들(135)은 제2 절연층(130)의 상면 위로 일부가 돌출될 수 있다. 제1 및 제2 도전 패턴들(123, 125) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 감소할 수 있고, 제3 및 제4 도전 패턴들(133, 135) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 증가할 수 있다.
도시되지 않았으나, 제1 내지 제4 도전 패턴들(123, 125, 133, 135) 각각은 상부 또는 하부에 컨포말하게 제공되는 배리어 패턴을 더 포함할 수 있다. 도시된 바와 달리, 본 발명에 따른 반도체 패키지 기판은 제1 절연층(120) 및 제2 절연층(130) 내부에 제1 내지 제4 도전 패턴들(123, 125, 133, 135) 중 하나와 수직적으로 연결되는 도전 패턴들을 더 포함할 수 있다.
제1 레지스트층(150)이 제1 절연층(120) 상에 제공될 수 있다. 제1 레지스트층(150)은 제2 도전 패턴들(125)의 일부를 덮을 수 있다. 제1 레지스트층(150)은 캐비티 구조(CR) 및 제2 도전 패턴들(125)의 하면들의 일부를 노출시킬 수 있다. 제1 레지스트층(150)에 의해 노출된 제2 도전 패턴들(125)의 하면들 상에 접속 단자들(190)이 제공될 수 있다. 접속 단자들(190)은, 예를 들어, 솔더 볼(solder ball)일 수 있다.
접속 단자들(190)은 기판(100)의 하면(BS) 아래로 돌출될 수 있다. 접속 단자들(190)의 최저점으로부터 기판(100)의 하면(BS)까지 제3 방향(D3)으로의 거리로 정의되는 돌출 높이(PH)는 약 10 μm 내지 140 μm일 수 있다. 보다 바람직하게는, 돌출 높이(PH)는 약 80 μm 내지 120 μm일 수 있다.
제2 레지스트층(170)이 제2 절연층(130) 상에 제공될 수 있다. 제2 레지스트층(170)은 제4 도전 패턴들(135)의 일부를 덮을 수 있고, 개구부들(171)을 통해 제4 도전 패턴들(135)의 일부를 외부로 노출시킬 수 있다. 제1 및 제2 레지스트층들(150, 170)은 절연성 코팅막일 수 있다. 제1 및 제2 레지스트층들(150, 170)은 제1 내지 제4 도전 패턴들(123, 125, 133, 135)을 보호할 수 있다.
기판(100)의 하면(BS)의 일부는 리세스될 수 있다. 캐비티 구조(CR)는 기판(100)의 하면(BS)의 일부가 제3 방향(D3)으로 리세스된 영역으로 정의될 수 있다. 기판(100)의 하면(BS)은 제1 방향(D1) 및 제2 방향(D2)에 나란하고, 제3 방향(D3)과 직교하는 평면일 수 있다. 예를 들어, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향들일 수 있다. 캐비티 구조(CR)는, 예를 들어, 제1 방향(D1) 또는 제2 방향(D2)으로 연장될 수 있다. 캐비티 구조(CR)는 제1 절연층(120) 및 제1 레지스트층(150)에 제공될 수 있다.
캐비티 구조(CR)는 제1 캐비티(C1) 및 제2 캐비티(C2)를 포함할 수 있다. 제2 캐비티(C2)는 기판(100)의 하면(BS)으로부터 제3 방향(D3)으로 제1 깊이(RD1)만큼 리세스된 영역으로 정의될 수 있고, 제1 캐비티(C1)는 제2 캐비티(C2)의 바닥면(C2b)으로부터 제3 방향(D3)으로 제2 깊이(RD2)만큼 리세스된 영역으로 정의될 수 있다. 제2 깊이(RD2)는 제1 레지스트층(150)의 제3 방향(D3)으로의 두께보다 클 수 있다. 예를 들어, 제1 및 제2 캐비티들(C1, C2) 각각은 제1 방향(D1)으로의 폭(W11, W21)이 제2 방향(D2)으로의 폭(W12, W22)보다 클 수 있다.
예를 들어, 제1 캐비티(C1)의 제1 방향(D1)으로의 폭(W11)은 제2 캐비티(C2)의 제1 방향(D1)으로의 폭(W21)과 다를 수 있다. 제1 캐비티(C1)의 제1 방향(D1)으로의 폭(W11)은 제2 캐비티(C2)의 제1 방향(D1)으로의 폭(W21)보다 작을 수 있다. 예를 들어, 제1 캐비티(C1)의 제2 방향(D2)으로의 폭(W12)은 제2 캐비티(C2)의 제2 방향(D2)으로의 폭(W22)과 실질적으로 동일할 수 있으나, 본 발명은 이에 제한되지 않는다.
제1 캐비티(C1) 및 제2 캐비티(C2)는 단차를 가질 수 있다. 제1 캐비티(C1)의 바닥면(C1b)은 제2 캐비티(C2)의 바닥면(C2b)와 다른 레벨에 위치할 수 있다. 예를 들어, 제1 캐비티(C1)의 바닥면(C1b)은 제2 캐비티(C2)의 바닥면(C2b)보다 높은 레벨에 위치할 수 있다. 이하, 본 명세서에서 레벨은 제3 방향(D3)으로 갈수록 높고, 제3 방향(D3)의 반대 방향으로 갈수록 낮은 것으로 정의된다. 제1 캐비티(C1)의 측벽(C1s)의 일부는 제2 캐비티(C2)의 측벽(C2s)의 일부와 정렬되지 않을 수 있다. 구체적으로, 도 2 및 도 3에서 제1 방향(D1)으로 서로 마주보는 제1 캐비티(C1)의 측벽(C1s)은 제1 방향(D1)으로 서로 마주보는 제2 캐비티(C2)의 측벽(C2s)과 정렬되지 않을 수 있다.
제1 캐비티(C1)의 바닥면(C1b) 상에 제1 도전 패드들(CP1)이 제공될 수 있다. 제1 도전 패드들(CP1)은 제1 배선층들(121) 중 일부와 접촉할 수 있다. 예를 들어, 제1 도전 패드들(CP1)은 일부가 제1 절연층(120) 내부로 매립될 수 있다. 다만, 도시된 바와 달리, 제1 도전 패드들(CP1)은 전체가 제1 절연층(120) 내부로 매립될 수 있고, 제1 도전 패드들(CP1) 각각의 하면은 제1 캐비티(C1)의 바닥면(C1b)과 공면을 이룰 수 있다.
제2 캐비티(C2)의 바닥면(C2b) 상에 제2 도전 패드들(CP2)이 제공될 수 있다. 제2 도전 패드들(CP2)은 제1 도전 패턴들(123) 중 일부와 접촉할 수 있다. 제2 도전 패드들(CP2)은 제1 도전 패드들(CP1)과 다른 레벨에 위치할 수 있다. 예를 들어, 제2 도전 패드들(CP2)은 제1 도전 패드들(CP1)보다 낮은 레벨에 위치할 수 있다. 예를 들어, 제2 도전 패드들(CP2)은 일부가 제1 절연층(120) 내부로 매립될 수 있다. 다만, 도시된 바와 달리, 제2 도전 패드들(CP2)은 전체가 제1 절연층(120) 내부로 매립될 수 있고, 제2 도전 패드들(CP2) 각각의 하면은 제2 캐비티(C2)의 바닥면(C2b)과 공면을 이룰 수 있다.
수동 소자 구조체(PCS)는 적어도 일부가 캐비티 구조(CR) 내부에 제공될 수 있다. 수동 소자 구조체(PCS)의 적어도 일부가 캐비티 구조(CR) 내부에 제공됨으로 인하여, 기판(100)의 하면(BS)으로부터 돌출되는 접속 단자들(190)의 돌출 높이(PH)를 줄일 수 있다. 접속 단자들(190)의 돌출 높이(PH)가 줄어들면 본 발명에 따른 반도체 패키지 기판 및 이를 포함하는 반도체 패키지 전체의 제3 방향(D3)으로의 두께가 줄어들 수 있다. 이에 더해, 접속 단자들(190)의 제1 방향(D1)으로의 폭과 제2 방향(D2)으로의 폭을 줄일 수 있고, 접속 단자들(190)의 피치를 줄일 수 있다.
수동 소자 구조체(PCS)는 복수로 제공될 수 있다. 기판(100) 하부의 수동 소자 실장 영역(MA)은 복수의 수동 소자 구조체들(PCS)이 제공되는 영역으로 정의될 수 있다. 설명의 편의를 위하여 이하에서 단수의 수동 소자 구조체(PCS)에 대하여 서술한다.
수동 소자 구조체(PCS)는 제1 캐비티(C1) 내부에 제공되는 제1 수동 소자(PC1) 및 제2 캐비티(C2) 내부에 제공되는 제2 수동 소자(PC2)를 포함할 수 있다. 예를 들어, 제1 및 제2 수동 소자들(PC1, PC2)은 커패시터일 수 있다. 구체적으로, 제1 및 제2 수동 소자들(PC1, PC2)은 복수의 세라믹 유전층들과 복수의 내부 전극층들이 교대로 적층된 형태의 적층 세라믹 커패시터(multi-layer ceramic capacitor; MLCC)일 수 있다. 이하에서, 제1 및 제2 수동 소자들(PC1, PC2)은 적층 세라믹 커패시터인 것으로 서술하나, 본 발명은 이에 제한되지 않는다.
제1 수동 소자(PC1)는 양 측의 제1 전극들(EL1) 및 제1 전극들(EL1)의 사이에 개재되는 제1 유전층(DL1)을 포함할 수 있다. 제1 수동 소자(PC1)는 제2 수동 소자(PC2)에 인접한 제1 면(PC1a) 및 제1 캐비티(C1)의 바닥면(C1b)에 인접한 제2 면(PC1b)을 가질 수 있다. 이와 유사하게, 제2 수동 소자(PC2)는 양 측의 제2 전극들(EL2) 및 제2 전극들(EL2)의 사이에 개재되는 제2 유전층(DL2)을 포함할 수 있다. 제2 수동 소자(PC2)는 외부로 노출되는 제1 면(PC2a) 및 제1 수동 소자(PC1)에 인접한 제2 면(PC2b)을 가질 수 있다.
예를 들어, 제1 수동 소자(PC1)의 제1 면(PC1a)은 제2 캐비티(C2)의 바닥면(C2b)보다 높거나 같은 레벨에 위치할 수 있다. 예를 들어, 제2 수동 소자(PC2)의 제1 면(PC2a)은 기판(100)의 하면(BS)보다 낮은 레벨에 위치할 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명을 제한하지 않으며, 제2 수동 소자(PC2)의 제1 면(PC2a)은 기판(100)의 하면(BS)보다 높거나 같은 레벨에 위치할 수 있다. 제2 수동 소자(PC2)의 제1 면(PC2a)이 기판(100)의 하면(BS)보다 높거나 같은 레벨에 위치하는 경우, 수동 소자 구조체(PCS)의 전체가 캐비티 구조(CR) 내부에 제공될 수 있다.
제1 전극들(EL1) 및 제2 전극들(EL2) 각각은 서로 제1 방향(D1)으로 마주보도록 배치될 수 있다. 제1 전극들(EL1)은 각각 제1 캐비티(C1)의 측벽(C1s)과 서로 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 제2 전극들(EL2)은 제2 캐비티(C2)의 측벽(C2s)과 서로 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 제1 수동 소자(PC1)의 제1 방향(D1)으로의 제1 길이(L1)는 제1 캐비티(C1)의 제1 방향(D1)으로의 폭(W11)보다 작을 수 있고, 제1 수동 소자(PC1)의 제2 방향(D2)으로의 폭은 제1 캐비티(C1)의 제2 방향(D2)으로의 폭(W12)보다 작을 수 있다. 이와 유사하게, 제2 수동 소자(PC2)의 제1 방향(D1)으로의 제2 길이(L2)는 제2 캐비티(C2)의 제1 방향(D1)으로의 폭(W21)보다 작을 수 있고, 제2 수동 소자(PC2)의 제2 방향(D2)으로의 폭은 제2 캐비티(C2)의 제2 방향(D2)으로의 폭(W22)보다 작을 수 있다. 단, 제2 수동 소자(PC2)의 제2 길이(L2)는 제1 캐비티(C1)의 제1 방향(D1)으로의 폭(W11)보다 클 수 있다.
제1 수동 소자(PC1) 및 제2 수동 소자(PC2)는 캐비티 구조(CR)의 바닥면과 각각 연결될 수 있다. 구체적으로, 제1 수동 소자(PC1)의 제1 전극들(EL1)은 각각 제1 도전 패드들(CP1)과 연결될 수 있고, 제2 수동 소자(PC2)의 제2 전극들(EL2)은 각각 제2 도전 패드들(CP2)과 연결될 수 있다. 예를 들어, 제1 도전 패드들(CP1)로 인해 제1 수동 소자(PC1)의 제2 면(PC1b)은 제1 캐비티(C1)의 바닥면(C1b)과 서로 제3 방향(D3)으로 이격될 수 있다. 예를 들어, 제2 도전 패드들(CP2)로 인해 제2 수동 소자(PC2)의 제2 면(PC2b)은 제1 수동 소자(PC1)의 제1 면(PC1a)과 서로 제3 방향(D3)으로 이격될 수 있다.
제1 수동 소자(PC1)의 제1 방향(D1)으로의 제1 길이(L1)는 제2 수동 소자(PC2)의 제1 방향(D1)으로의 제2 길이(L2)보다 작을 수 있다. 제1 수동 소자(PC1)는 제2 수동 소자(PC2)의 제2 유전층(DL2)과 수직적으로, 즉 제3 방향(D3)으로 중첩될 수 있다. 캐비티 구조(CR)가 단차 구조를 갖는 점 및 제1 수동 소자(PC1)의 제1 방향(D1)으로의 제1 길이(L1)와 제2 수동 소자(PC2)의 제1 방향(D1)으로의 제2 길이(L2)가 서로 다른 점으로 인하여, 제2 수동 소자(PC2)의 제2 전극들(EL2) 각각은 제1 수동 소자(PC1)의 제1 전극들(EL1) 각각과 수직적으로, 즉 제3 방향(D3)으로 중첩되지 않을 수 있다. 제2 전극들(EL2)이 제1 전극들(EL1)과 제3 방향(D3)으로 중첩되지 않는 점으로 인하여, 제1 전극들(EL1) 및 제2 전극들(EL2) 사이의 전기적 단락이 방지될 수 있다.
본 발명은 수동 소자 구조체(PCS)가 캐비티 구조(CR) 내부에 제공되는 점 및 하나의 캐비티 구조(CR) 내부에 제1 및 제2 수동 소자들(PC1, PC2)이 적층되는 점을 통해 반도체 패키지의 전기적 특성을 개선함과 동시에 반도체 패키지의 두께 및 수동 소자 실장 영역(MA)의 넓이를 줄일 수 있고, 수동 소자 구조체(PCS)의 제1 및 제2 수동 소자들(PC1, PC2) 각각이 서로 다른 제1 및 제2 도전 패드들(CP1, CP2)을 통해 기판(100)과 독립적으로 연결되는 점을 통해 반도체 패키지의 배선 설계 자유도를 높일 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 캐비티 및 수동 소자 구조체를 설명하기 위한 사시도이다. 이하에서, 설명의 편의를 위해 앞서 설명한 실시예들과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 5를 참조하면, 제1 캐비티(C1)는 제2 방향(D2)으로 연장되는 형태일 수 있고, 제2 캐비티(C2)는 제1 방향(D1)으로 연장되는 형태일 수 있다. 구체적으로, 제1 캐비티(C1)는 제1 방향(D1)으로의 폭(W11)이 제2 방향(D2)으로의 폭(W12)보다 작을 수 있고, 제2 캐비티(C2)는 제1 방향(D1)으로의 폭(W21)이 제2 방향(D2)으로의 폭(W22)보다 클 수 있다. 제1 캐비티(C1)의 중심부는 제2 캐비티(C2)의 중심부와 수직적으로, 즉 제3 방향(D3)으로 중첩될 수 있다.
제1 수동 소자(PC1)는 제1 캐비티(C1)가 연장되는 제2 방향(D2)을 따라 연장될 수 있다. 구체적으로, 제1 수동 소자(PC1)의 제1 전극들(EL1)은 제2 방향(D2)으로 서로 마주보도록 배치될 수 있다. 제1 전극들(EL1)은 각각 제1 캐비티(C1)의 측벽(C1s)과 서로 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 제1 수동 소자(PC1)의 제2 방향(D2)으로의 제1 길이(L1)는 제1 캐비티(C1)의 제2 방향(D2)으로의 폭(W12)보다 작을 수 있고, 제1 수동 소자(PC1)의 제1 방향(D1)으로의 폭은 제1 캐비티(C1)의 제1 방향(D1)으로의 폭(W11)보다 작을 수 있다. 제1 전극들(EL1)과 연결되는 제1 도전 패드들(CP1)은 제2 방향(D2)으로 서로 마주보도록 배치될 수 있다.
제2 수동 소자(PC2)는 제2 캐비티(C2)가 연장되는 제1 방향(D1)을 따라 연장될 수 있다. 구체적으로, 제2 수동 소자(PC2)의 제2 전극들(EL2)은 제1 방향(D1)으로 서로 마주보도록 배치될 수 있다. 제2 전극들(EL2)은 제2 캐비티(C2)의 측벽(C2s)과 서로 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 제2 수동 소자(PC2)의 제1 방향(D1)으로의 제2 길이(L2)는 제2 캐비티(C2)의 제1 방향(D1)으로의 폭(W21)보다 작을 수 있고, 제2 수동 소자(PC2)의 제2 방향(D2)으로의 폭은 제2 캐비티(C2)의 제2 방향(D2)으로의 폭(W22)보다 작을 수 있다. 제2 전극들(EL2)과 연결되는 제2 도전 패드들(CP2)은 제1 방향(D1)으로 서로 마주보도록 배치될 수 있다.
제1 수동 소자(PC1)의 일부는 제2 수동 소자(PC2)의 일부와 수직적으로, 즉 제3 방향(D3)으로 중첩될 수 있다. 제1 수동 소자(PC1)의 제1 길이(L1)는 제2 수동 소자(PC2)의 제2 길이(L2)와 동일한 것으로 도시되었으나, 본 발명은 이에 제한되지 않으며, 제1 길이(L1)와 제2 길이(L2)는 서로 다를 수 있다. 단, 제2 수동 소자(PC2)의 제2 길이(L2)는 제1 캐비티(C1)의 제1 방향(D1)으로의 폭(W11)보다 클 수 있다.
제1 수동 소자(PC1) 및 제2 수동 소자(PC2)가 서로 다른 방향으로 연장되는 점으로 인하여, 제2 수동 소자(PC2)의 제2 전극들(EL2) 각각은 제1 수동 소자(PC1)의 제1 전극들(EL1) 각각과 수직적으로, 즉 제3 방향(D3)으로 중첩되지 않을 수 있다. 제2 전극들(EL2)이 제1 전극들(EL1)과 제3 방향(D3)으로 중첩되지 않는 점으로 인하여, 제1 전극들(EL1) 및 제2 전극들(EL2) 사이의 전기적 단락이 방지될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 캐비티 및 수동 소자 구조체를 설명하기 위한 사시도이다. 이하에서, 설명의 편의를 위해 앞서 설명한 실시예들과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 6을 참조하면, 기판(100)의 하면(BS)의 일부는 리세스될 수 있다. 제1 캐비티(C1)는 기판(100)의 하면(BS)의 일부가 제3 방향(D3)으로 리세스된 영역으로 정의될 수 있다. 제1 캐비티(C1)는 제1 방향(D1)으로 연장되는 형태일 수 있다. 구체적으로, 제1 캐비티(C1)는 제1 방향(D1)으로의 폭이 제2 방향(D2)으로의 폭보다 클 수 있다.
제1 수동 소자(PC1)는 제1 캐비티(C1) 내부에 제공될 수 있다. 제1 수동 소자(PC1)는 제1 캐비티(C1)가 연장되는 제1 방향(D1)을 따라 연장될 수 있다. 제1 수동 소자(PC1)의 제1 전극들(EL1)은 제1 방향(D1)으로 서로 마주보도록 배치될 수 있다. 예를 들어, 제1 수동 소자(PC1)의 제1 면(PC1a)은 기판(100)의 하면(BS)보다 높거나 같은 레벨에 위치할 수 있다.
제2 수동 소자(PC2)는 제1 캐비티(C1) 외부에 제공될 수 있다. 제2 수동 소자(PC2)는 제1 방향(D1)을 따라 연장될 수 있다. 제2 수동 소자(PC2)의 제2 전극들(EL2)은 제1 방향(D1)으로 서로 마주보도록 배치될 수 있다. 제1 수동 소자(PC1)의 제1 방향(D1)으로의 제1 길이(L1)는 제2 수동 소자(PC2)의 제1 방향(D1)으로의 제2 길이(L2)보다 작을 수 있다. 제1 수동 소자(PC1)는 제2 수동 소자(PC2)의 제2 유전층(DL2)과 수직적으로, 즉 제3 방향(D3)으로 중첩될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 캐비티 및 수동 소자 구조체를 설명하기 위한 사시도이다. 이하에서, 설명의 편의를 위해 앞서 설명한 실시예들과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 7을 참조하면, 기판(100)의 하면(BS)의 일부는 리세스될 수 있다. 제1 캐비티(C1)는 기판(100)의 하면(BS)의 일부가 제3 방향(D3)으로 리세스된 영역으로 정의될 수 있다. 제1 캐비티(C1)는 제2 방향(D2)으로 연장되는 형태일 수 있다. 구체적으로, 제1 캐비티(C1)는 제2 방향(D2)으로의 폭이 제1 방향(D1)으로의 폭보다 클 수 있다.
제1 수동 소자(PC1)는 제1 캐비티(C1) 내부에 제공될 수 있다. 제1 수동 소자(PC1)는 제1 캐비티(C1)가 연장되는 제2 방향(D2)을 따라 연장될 수 있다. 제1 수동 소자(PC1)의 제1 전극들(EL1)은 제2 방향(D2)으로 서로 마주보도록 배치될 수 있다.
제2 수동 소자(PC2)는 제1 캐비티(C1) 외부에 제공될 수 있다. 제2 수동 소자(PC2)는 제1 방향(D1)을 따라 연장될 수 있다. 제2 수동 소자(PC2)의 제2 전극들(EL2)은 제1 방향(D1)으로 서로 마주보도록 배치될 수 있다. 제2 수동 소자(PC2)의 제2 유전층(DL2)의 적어도 일부는 제1 수동 소자(PC1)와 수직적으로, 즉 제3 방향(D3)으로 중첩될 수 있다. 제2 수동 소자(PC2)의 제1 방향(D1)으로의 제2 길이(L2)는 제1 캐비티(C1)의 제1 방향(D1)으로의 폭보다 클 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지 기판을 설명하기 위한 단면도로, 도 1을 A-A’선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위해 도 1 내지 도 4를 참조하여 설명한 실시예들과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 8을 참조하면, 본 발명에 따른 반도체 패키지 기판은 기판(200) 및 수동 소자 구조체(PCS)를 포함할 수 있다. 기판(200)은 하부에 캐비티 구조(CR)를 가질 수 있다. 수동 소자 구조체(PCS)가 캐비티 구조(CR) 내부에 제공될 수 있다.
기판(200)은, 예를 들어, 인쇄 회로 기판(printed circuit board; PCB) 또는 플렉서블(flexible) 기판일 수 있다. 기판(200)은 절연층(210), 제1 레지스트층(250) 및 제2 레지스트층(270)을 포함할 수 있다. 제1 레지스트층(250) 및 제2 레지스트층(270)은 절연층(210)의 하면 및 상면 상에 각각 제공될 수 있다. 캐비티 구조(CR)는 절연층(210) 및 제1 레지스트층(250)에 제공될 수 있다.
절연층(210) 내부에 제1 내지 제4 도전 패턴들(211, 213, 215, 217)이 제공될 수 있다. 제1 내지 제4 도전 패턴들(211, 213, 215, 217)은 기판(200)의 하면(BS)으로부터 제3 방향(D3)으로 순차적으로 제공될 수 있고, 서로 수직적으로 연결될 수 있다.
제1 도전 패턴들(211)은 절연층(210)의 하면 아래로 일부가 돌출될 수 있다. 제3 도전 패턴들(215) 중 일부는 복수의 제2 도전 패턴들(213)과 연결될 수 있다. 제4 도전 패턴들(217) 중 일부는 복수의 제3 도전 패턴들(215)과 연결될 수 있다. 제1 내지 제4 도전 패턴들(211, 213, 215, 217) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 감소할 수 있다. 제4 도전 패턴들(217) 및 절연층(210)의 상면 상에 제5 도전 패턴들(219)이 제공될 수 있다.
제1 도전 패드들(CP1)은 제3 도전 패턴들(215) 중 일부와 접촉할 수 있고, 제2 도전 패드들(CP2)은 제2 도전 패턴들(213) 중 일부와 접촉할 수 있다. 도시되지 않았으나, 제1 내지 제4 도전 패턴들(211, 213, 215, 217) 각각은 상부 또는 하부에 컨포말하게 제공되는 배리어 패턴을 더 포함할 수 있다. 도시된 바와 달리, 본 발명에 따른 반도체 패키지 기판은 절연층(210) 내부에 제1 내지 제4 도전 패턴들(211, 213, 215, 217) 중 하나와 수직적으로 연결되는 도전 패턴들을 더 포함할 수 있다.
절연층(210)의 하면 및 제1 도전 패턴들(211)의 하면의 일부를 덮는 제1 레지스트층(250)과 절연층(210)의 상면 및 제5 도전 패턴들(219)의 상면의 일부를 덮는 제2 레지스트층(270)이 제공될 수 있다. 제1 레지스트층(250)은 캐비티 구조(CR) 및 제1 도전 패턴들(211)의 하면들의 일부를 노출시킬 수 있다. 제1 레지스트층(250)에 의해 노출된 제1 도전 패턴들(211)의 하면들 상에 접속 단자들(290)이 제공될 수 있다. 접속 단자들(290)은, 예를 들어, 솔더 볼일 수 있다.
접속 단자들(290)은 기판(200)의 하면(BS) 아래로 돌출될 수 있다. 접속 단자들(290)의 최저점으로부터 기판(200)의 하면(BS)까지 제3 방향(D3)으로의 거리로 정의되는 돌출 높이(PH)는 약 10 μm 내지 140 μm일 수 있다. 보다 바람직하게는, 돌출 높이(PH)는 약 80 μm 내지 120 μm일 수 있다.
제2 레지스트층(270)은 제5 도전 패턴들(219)의 일부를 덮을 수 있고, 개구부들(271)을 통해 제5 도전 패턴들(219)의 일부를 외부로 노출시킬 수 있다. 제1 및 제2 레지스트층들(250, 270)은 절연성 코팅막일 수 있다. 제1 및 제2 레지스트층들(250, 270)은 제1 내지 제5 도전 패턴들(211, 213, 215, 217, 219)을 보호할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명에 따른 반도체 패키지는, 예를 들어, 팬 아웃(fan-out) 구조의 패널 레벨 패키지(panel level package; PLP)일 수 있다. 본 발명에 따른 반도체 패키지는 하부 패키지(31) 및 상부 패키지(32)를 포함할 수 있다. 하부 패키지(31)는 캐비티 구조(CR)를 갖는 하부 기판(300), 캐비티 구조(CR) 내부의 수동 소자 구조체(PCS), 하부 기판(300)의 하면 상의 접속 단자들(310), 하부 기판(300)의 상면 상의 제1 반도체 칩(320), 제1 절연층(330) 및 제2 절연층(340), 반도체 칩(320) 및 제2 절연층(340)을 덮는 제1 몰딩층(350), 및 제1 몰딩층(350)을 덮는 제3 절연층(360)을 포함할 수 있다. 도 9의 하부 기판(300)은 앞서 도 2 및 도 8을 참조하여 설명한 실시예들과 동일 또는 유사한 반도체 패키지 기판일 수 있다.
하부 패키지(31)는 복수 개의 제1 반도체 칩들(320)을 포함하는 패키지 구조체가 싱귤레이션(singulation) 공정(예를 들어, 다이싱 쏘를 이용한 다이싱 공정)을 통해 단위 패키지로 분리된 것일 수 있다. 하부 패키지(31)는, 도시된 바와 달리, 복수 개의 팬 아웃 구조 패키지들이 적층된 구조를 가질 수 있다.
하부 기판(300)은, 예를 들어, 복수의 재배선층들(redistribution layers; RDL)을 포함하는 재배선 기판일 수 있고, 재배선층들로 인하여 하부 기판(300)과 외부 단자 사이의 접속 위치 설계가 보다 자유로워질 수 있다.
하부 기판(300)의 하면 상에 제공되는 접속 단자들(310)은, 예를 들어, 솔더 볼일 수 있다. 접속 단자들(310)은 제1 방향(D1)으로 배열될 수 있다. 접속 단자들(310)은 전자기기의 메인보드 등 외부 단자와 전기적으로 연결될 수 있다.
하부 기판(300)은 언더 범프 금속층들(301) 및 제1 내지 제3 재배선 패턴들(303, 305, 307)을 포함할 수 있다. 언더 범프 금속층들(301)은 접속 단자들(310)과 연결될 수 있다. 언더 범프 금속층들(301)의 사이 영역들 중 일부에 캐비티 구조(CR) 및 캐비티 구조(CR) 내부의 수동 소자 구조체(PCS)가 제공될 수 있다. 수동 소자 구조체(PCS)는 제1 수동 소자(PC1) 및 제2 수동 소자(PC2)를 포함할 수 있다. 캐비티 구조(CR) 및 수동 소자 구조체(PCS)는 앞서 설명한 실시예들과 실질적으로 동일한 특징들을 가질 수 있으며, 이에 대한 설명은 생략한다.
제1 내지 제3 재배선 패턴들(303, 305, 307)은 언더 범프 금속층들(301) 각각의 상면으로부터 제3 방향(D3)으로 순차적으로 제공될 수 있다. 제2 재배선 패턴들(305)은 제1 재배선 패턴들(303)과 제3 재배선 패턴들(307) 사이에 제공될 수 있다. 자세히 도시되지 않았으나, 제1 내지 제3 재배선 패턴들(303, 305, 307) 중 일부는 제1 수동 소자(PC1)와 연결되는 제1 도전 패드들(CP1) 및 제2 수동 소자(PC2)와 연결되는 제2 도전 패드들(CP2) 중 어느 하나와 전기적으로 연결될 수 있다. 제1 내지 제3 재배선 패턴들(303, 305, 307) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 감소할 수 있다.
도시되지 않았으나, 제1 내지 제3 재배선 패턴들(303, 305, 307) 각각은 상부에 컨포말하게 제공되는 배리어 패턴을 더 포함할 수 있다. 도시된 바와 달리, 본 발명에 따른 반도체 패키지는 하부 기판(300) 내부에 제1 내지 제3 재배선 패턴들(303, 305, 307) 중 하나와 수직적으로 연결되는 재배선 패턴들을 더 포함할 수 있다.
하부 기판(300) 상에 제1 반도체 칩(320), 제1 절연층(330) 및 제2 절연층(340)이 제공될 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 본 발명에 따른 반도체 패키지는 도시된 바와 다른 개수의 절연층들을 포함할 수 있다. 제1 반도체 칩(320)은 제1 절연층(330) 및 제2 절연층(340)으로 둘러싸일 수 있다. 제1 반도체 칩(320)은, 예를 들어, 로직 칩, 메모리 칩 또는 어플리케이션 프로세서 칩일 수 있다. 제1 반도체 칩(320)은, 단면적 관점에서, 제1 절연층(330) 및 제2 절연층(340)과 제1 방향(D1)으로 서로 이격될 수 있다.
제1 반도체 칩(320)은 하부 기판(300)과 인접한 하면과 이에 대향되는 상면을 가질 수 있다. 예를 들어, 제1 반도체 칩(320)의 하면은 활성면일 수 있고, 제1 반도체 칩(320)의 상면은 비활성면일 수 있다. 제1 반도체 칩(320)의 하면 상에 칩 패드들(321)이 제공될 수 있다. 칩 패드들(321)은 제1 방향(D1)으로 배열될 수 있다. 칩 패드들(321)의 개수, 피치 또는 배치는 제1 내지 제3 재배선 패턴들(303, 305, 307)의 개수, 피치, 배치 및 접속 단자들(310)의 개수, 피치, 배치와 다를 수 있다. 예를 들어, 칩 패드들(321)은 외부 단자들에 비해 조밀하게 배치될 수 있다. 제1 반도체 칩(320)은 칩 패드들(321), 제1 내지 제3 재배선 패턴들(303, 305, 307), 및 접속 단자들(310)을 통해 외부 단자와 전기적으로 연결될 수 있다. 또한, 도시된 바와 달리, 본 발명에 따른 반도체 패키지는 제1 반도체 칩(320)의 하면 및 칩 패드들(321)의 하면의 일부를 덮는 패시베이션층을 더 포함할 수 있다. 도시된 바와 달리 제1 반도체 칩(320)과 칩 패드들(321) 사이에 인터포저 및 언더필 물질이 개재될 수 있다.
제1 절연층(330)의 내부에 배선층들(331) 및 제1 도전 패턴들(333)이 제공될 수 있다. 제1 도전 패턴들(333)은 제1 절연층(330)의 상면 위로 일부가 돌출될 수 있다. 제2 절연층(340)의 내부에 제2 도전 패턴들(341)이 제공될 수 있다. 제2 도전 패턴들(341)은 제2 절연층(340)의 상면 위로 일부가 돌출될 수 있다.
제1 반도체 칩(320), 제1 절연층(330) 및 제2 절연층(340)을 덮는 제1 몰딩층(350)이 제공될 수 있다. 제1 몰딩층(350)은 제1 반도체 칩(320) 주변의 관통홀을 채울 수 있다. 제1 몰딩층(350)은 제1 반도체 칩(320)의 상면 및 제2 절연층(340)의 상면을 덮으며 제1 방향(D1)으로 연장되는 부분과 관통홀을 채우며 제3 방향(D3)으로 연장되는 부분을 포함할 수 있다. 제1 반도체 칩(320)은 제1 몰딩층(350)의 일부분을 사이에 두고 제1 및 제2 절연층들(330, 340)과 서로 이격될 수 있다. 제1 몰딩층(350)은, 예를 들어, 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머 또는 ABF(Ajinomoto build-up film)를 포함할 수 있다.
제1 몰딩층(350) 내부에 제3 도전 패턴들(351)이 제공될 수 있다. 제3 도전 패턴들(351)은 제1 몰딩층(350)의 상면 위로 일부가 돌출될 수 있다. 제1 몰딩층(350)은 제2 도전 패턴들(341)의 일부를 덮을 수 있다. 제1 내지 제3 도전 패턴들(331, 341, 351) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 증가할 수 있다. 도시되지 않았으나, 제1 내지 제3 도전 패턴들(331, 341, 351) 각각은 하부에 컨포말하게 제공되는 배리어 패턴을 더 포함할 수 있다.
제1 몰딩층(350) 및 제3 도전 패턴들(351)의 상면의 일부를 덮는 제3 절연층(360)이 제공될 수 있다. 제3 절연층(360)은 개구부들(361)을 통해 제3 도전 패턴들(351)의 상면의 일부를 외부로 노출시킬 수 있다. 개구부들(361)의 제1 방향(D1)으로의 폭은 제3 방향(D3)으로 갈수록 증가할 수 있다. 개구부들(361)을 통해 노출된 제3 도전 패턴들(351) 상에 연결 구조체들(371)이 제공될 수 있다. 연결 구조체들(371)은, 예를 들어, 솔더 볼 또는 솔더 범프(solder bump)일 수 있다.
상부 패키지(32)는 상부 기판(370), 상부 기판(370) 상에 제공되는 제2 반도체 칩(381) 및 제3 반도체 칩(383), 및 상부 기판(370), 제2 및 제3 반도체 칩들(381, 383)을 덮는 제2 몰딩층(380)을 포함할 수 있다. 제2 및 제3 반도체 칩들(381, 383)은 각각, 예를 들어, 로직 칩, 메모리 칩 또는 어플리케이션 프로세서 칩일 수 있다. 하부 패키지(31) 및 상부 패키지(32)는 제3 도전 패턴들(351)과 상부 기판(370) 사이의 연결 구조체들(371)에 의해 연결될 수 있다.
상부 기판(370)은 제1 연결 패드들(373) 및 제2 연결 패드들(375)을 포함할 수 있다. 제1 연결 패드들(373)은 각각 연결 구조체들(371) 중 어느 하나와 연결될 수 있다. 상부 기판(370)은 제1 연결 패드들(373) 및 연결 구조체들(371)을 통해, 하부 기판(300)과 전기적으로 연결될 수 있다.
제2 연결 패드들(375)은 각각 제1 본딩 와이어(391) 및 제2 본딩 와이어(393)를 통해 제2 반도체 칩(381) 및 제3 반도체 칩(383)과 연결될 수 있다. 제2 몰딩층(380)은 제2 및 제3 반도체 칩들(381, 383)을 덮을 수 있다. 예를 들어, 제2 몰딩층(380)은 제1 몰딩층(350)과 실질적으로 동일한 물질을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명에 따른 반도체 패키지는, 예를 들어, 팬 아웃(fan-out) 구조의 웨이퍼 레벨 패키지(wafer level package; WLP)일 수 있다. 본 발명에 따른 반도체 패키지는 하부 패키지(41) 및 상부 패키지(42)를 포함할 수 있다. 하부 패키지(41)는 캐비티 구조(CR)를 갖는 하부 기판(400), 캐비티 구조(CR) 내부의 수동 소자 구조체(PCS), 하부 기판(400)의 하면 상의 접속 단자들(410), 하부 기판(400)의 상면 상의 제1 반도체 칩(420) 및 제1 몰딩층(430), 및 제1 몰딩층(430) 상의 절연층(440)을 포함할 수 있다. 도 10의 하부 기판(400)은 앞서 도 2 및 도 8을 참조하여 설명한 실시예들과 동일 또는 유사한 반도체 패키지 기판일 수 있다.
하부 패키지(41)는 복수 개의 제1 반도체 칩들(420)을 포함하는 패키지 구조체가 싱귤레이션(singulation) 공정(예를 들어, 다이싱 쏘를 이용한 다이싱 공정)을 통해 단위 패키지로 분리된 것일 수 있다. 하부 패키지(41)는, 도시된 바와 달리, 복수 개의 팬 아웃 구조 패키지들이 적층된 구조를 가질 수 있다.
하부 기판(400)은, 예를 들어, 복수의 재배선층들을 포함하는 재배선 기판일 수 있고, 재배선층들로 인하여 하부 기판(400)과 외부 단자 사이의 접속 위치 설계가 보다 자유로워질 수 있다.
하부 기판(400)의 하면 상에 제공되는 접속 단자들(410)은, 예를 들어, 솔더 볼일 수 있다. 접속 단자들(410)은 제1 방향(D1)으로 배열될 수 있다. 접속 패드들(411)이 접속 단자들(410)과 하부 기판(400) 사이에 제공될 수 있다. 접속 단자들(410)은 하부 기판(400)의 하면 상에 제공되는 접속 패드들(411)을 통해 하부 기판(400)과 연결될 수 있다. 접속 단자들(410)은 전자기기의 메인보드 등 외부 단자와 전기적으로 연결될 수 있다.
하부 기판(400)은 제1 내지 제3 재배선 패턴들(401, 403, 405) 및 제1 연결 패드들(407)을 포함할 수 있다. 제1 재배선 패턴들(401)의 사이 영역들 중 일부에 캐비티 구조(CR) 및 캐비티 구조(CR) 내부의 수동 소자 구조체(PCS)가 제공될 수 있다. 수동 소자 구조체(PCS)는 제1 수동 소자(PC1) 및 제2 수동 소자(PC2)를 포함할 수 있다. 캐비티 구조(CR) 및 수동 소자 구조체(PCS)는 앞서 설명한 실시예들과 실질적으로 동일한 특징들을 가질 수 있으며, 이에 대한 설명은 생략한다.
제1 내지 제3 재배선 패턴들(401, 403, 405) 및 제1 연결 패드들(407)은 하부 기판(400)의 하면으로부터 제3 방향(D3)으로 순차적으로 제공될 수 있다. 제2 재배선 패턴들(403)은 제1 재배선 패턴들(401)과 제3 재배선 패턴들(405) 사이에 제공될 수 있다. 제3 재배선 패턴들(405)은 제2 재배선 패턴들(403)과 제1 연결 패드들(407) 사이에 제공될 수 있다. 자세히 도시되지 않았으나, 제1 내지 제3 재배선 패턴들(401, 403, 405) 중 일부는 제1 수동 소자(PC1)와 연결되는 제1 도전 패드들(CP1) 및 제2 수동 소자(PC2)와 연결되는 제2 도전 패드들(CP2) 중 어느 하나와 전기적으로 연결될 수 있다. 제1 내지 제3 재배선 패턴들(401, 403, 405) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 증가할 수 있다. 도시된 바와 달리, 본 발명에 따른 반도체 패키지는 하부 기판(400) 내부에 제1 내지 제3 재배선 패턴들(401, 403, 405) 중 하나와 수직적으로 연결되는 재배선 패턴들을 더 포함할 수 있다.
하부 기판(400) 상에 제1 반도체 칩(420), 제1 반도체 칩(420)을 둘러싸는 제1 몰딩층(430), 제1 반도체 칩(420)과 하부 기판(400)의 제1 연결 패드들(407) 중 일부를 연결하는 제1 연결 구조체들(431), 및 제1 연결 패드들(407) 중 제1 반도체 칩(420)과 연결되지 않는 일부와 연결되는 도전 포스트들(433)이 제공될 수 있다.
제1 반도체 칩(420)은, 예를 들어, 로직 칩, 메모리 칩 또는 어플리케이션 프로세서 칩일 수 있다. 제1 반도체 칩(420)의 하부에 제1 칩 패드들(421)이 제공될 수 있다. 제1 칩 패드들(421)은 제1 방향(D1)으로 배열될 수 있다. 제1 칩 패드들(421)의 개수, 피치 또는 배치는 제1 내지 제3 재배선 패턴들(401, 403, 405)의 개수, 피치, 배치 및 접속 단자들(410)의 개수, 피치, 배치와 다를 수 있다. 예를 들어, 제1 칩 패드들(421)은 외부 단자들에 비해 조밀하게 배치될 수 있다. 제1 반도체 칩(420)은 제1 칩 패드들(421), 제1 연결 구조체들(431), 제1 연결 패드들(407), 제1 내지 제3 재배선 패턴들(401, 403, 405), 및 접속 단자들(410)을 통해 외부 단자와 전기적으로 연결될 수 있다. 또한, 도시된 바와 달리, 본 발명에 따른 반도체 패키지는 제1 반도체 칩(420)의 하면 및 제1 칩 패드들(421)의 하면의 일부를 덮는 패시베이션층을 더 포함할 수 있다. 도시된 바와 달리 제1 반도체 칩(420)과 제1 칩 패드들(421) 사이에 인터포저 및 언더필 물질이 개재될 수 있다.
제1 몰딩층(430)은 제1 반도체 칩(420) 및 제1 연결 구조체들(431)을 둘러쌀 수 있다. 제1 몰딩층(430)의 상면은 제1 반도체 칩(420)의 상면보다 높은 레벨에 위치할 수 있다. 제1 몰딩층(430) 내부를 관통하는 도전 포스트들(433)이 제공될 수 있다. 도전 포스트들(433)은 제1 연결 패드들(407) 중 일부와 연결되며, 제3 방향(D3)으로 연장될 수 있다.
제1 몰딩층(430) 및 도전 포스트들(433)을 덮는 절연층(440)이 제공될 수 있다. 절연층(440) 내부에 제4 재배선 패턴들(441), 제5 재배선 패턴들(443), 및 제2 연결 패드들(445)이 제공될 수 있다. 제4 재배선 패턴들(441), 제5 재배선 패턴들(443), 및 제2 연결 패드들(445)은 제1 몰딩층(430)의 상면으로부터 제3 방향(D3)으로 순차적으로 제공될 수 있다. 제5 재배선 패턴들(443)은 제4 재배선 패턴들(441)과 제2 연결 패드들(445) 사이에 제공될 수 있다. 제4 및 제5 재배선 패턴들(441, 443) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 증가할 수 있다. 도시된 바와 달리, 본 발명에 따른 반도체 패키지는 절연층(440) 내부에 제4 및 제5 재배선 패턴들(441, 443) 중 하나와 수직적으로 연결되는 재배선 패턴들을 더 포함할 수 있다. 도시되지 않았으나, 제1 내지 제5 재배선 패턴들(401, 403, 405, 441, 443) 각각은 하부에 컨포말하게 제공되는 배리어 패턴을 더 포함할 수 있다.
상부 패키지(42)는 상부 기판(450), 상부 기판(450) 상에 제공되는 제2 반도체 칩(460), 및 상부 기판(450) 및 제2 반도체 칩(460)을 덮는 제2 몰딩층(470)을 포함할 수 있다. 제2 반도체 칩(460)은, 예를 들어, 로직 칩, 메모리 칩 또는 어플리케이션 프로세서 칩일 수 있다. 하부 패키지(41) 및 상부 패키지(42)는 절연층(440) 내부의 제2 연결 패드들(445)과 상부 기판(450) 사이의 제2 연결 구조체들(451)에 의해 연결될 수 있다.
상부 기판(450)은 제3 연결 패드들(453)을 포함할 수 있다. 제3 연결 패드들(453)은 각각 제2 연결 구조체들(451) 중 어느 하나와 연결될 수 있다. 상부 기판(450)은 제3 연결 패드들(453) 및 제2 연결 구조체들(451)을 통해, 하부 기판(400)과 전기적으로 연결될 수 있다.
제2 반도체 칩(460)의 하부에 제2 칩 패드들(461)이 제공될 수 있다. 제2 칩 패드들(461)은 상부 기판(450) 내부의 배선들(455)을 통해 제3 연결 패드들(453)과 연결될 수 있다. 제2 반도체 칩(460)은 제2 칩 패드들(461), 배선들(455), 제3 연결 패드들(453), 및 제2 연결 구조체들(451)을 통해 하부 패키지(41)와 연결될 수 있다. 제2 몰딩층(470)은 상부 기판(450) 및 제2 반도체 칩(460)을 덮을 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하에서, 설명의 편의를 위해 도 10을 참조하여 설명한 실시예들과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 11을 참조하면, 본 발명에 따른 반도체 패키지는 하부 패키지(51) 및 상부 패키지(52)를 포함할 수 있다. 하부 패키지(51)는 캐비티 구조(CR)를 갖는 하부 기판(500), 캐비티 구조(CR) 내부의 수동 소자 구조체(PCS), 하부 기판(500)의 하면 상의 접속 단자들(510), 하부 기판(500)의 상면 상의 제1 반도체 칩(520) 및 제1 몰딩층(530), 및 제1 몰딩층(530) 상의 절연층(540)을 포함할 수 있다.
접속 단자들(510)은 하부 기판(500)의 하면 상에 제공되며, 하부 기판(500)과 접촉할 수 있다. 하부 기판(500)은 접속 패드들(501) 및 제1 내지 제3 재배선 패턴들(503, 505, 507)을 포함할 수 있다. 접속 패드들(501)은 하부 기판(500)의 하부에 제공되며, 접속 단자들(510)과 연결될 수 있다. 접속 패드들(501) 및 제1 내지 제3 재배선 패턴들(503, 505, 507)은 하부 기판(500)의 하면으로부터 제3 방향(D3)으로 순차적으로 제공될 수 있다. 제1 재배선 패턴들(503)은 접속 패드들(501)과 제2 재배선 패턴들(505) 사이에 제공될 수 있다. 제2 재배선 패턴들(505)은 제1 재배선 패턴들(503)과 제3 재배선 패턴들(507) 사이에 제공될 수 있다. 자세히 도시되지 않았으나, 제1 내지 제3 재배선 패턴들(503, 505, 507) 중 일부는 제1 수동 소자(PC1)와 연결되는 제1 도전 패드들(CP1) 및 제2 수동 소자(PC2)와 연결되는 제2 도전 패드들(CP2) 중 어느 하나와 전기적으로 연결될 수 있다. 제1 내지 제3 재배선 패턴들(503, 505, 507) 각각의 일부분은 제3 방향(D3)으로 갈수록 제1 방향(D1)으로의 폭이 감소할 수 있다. 도시된 바와 달리, 본 발명에 따른 반도체 패키지는 하부 기판(400) 내부에 제1 내지 제3 재배선 패턴들(503, 505, 507) 중 하나와 수직적으로 연결되는 재배선 패턴들을 더 포함할 수 있다.
하부 기판(500) 상에 제1 반도체 칩(520) 및 제1 반도체 칩(520)을 덮는 제1 몰딩층(530)이 제공될 수 있다. 제1 반도체 칩(520) 하부에 제1 칩 패드들(521)이 제공될 수 있다. 제1 반도체 칩(520)과 하부 기판(500) 사이에 제1 몰딩층(530)이 개재되지 않을 수 있고, 제1 칩 패드들(521)은 제3 재배선 패턴들(507) 중 일부와 접촉할 수 있다. 제3 재배선 패턴들(507) 중 제1 칩 패드들(521)과 연결되지 않는 일부는 도전 포스트들(531)과 연결될 수 있다.
제1 몰딩층(530) 및 도전 포스트들(531) 상에 제공되는 절연층(540), 절연층(540) 내부의 제4 및 제5 재배선 패턴들(541, 543) 및 제1 연결 패드들(545)은 각각 도 10에 따른 반도체 패키지의 대응되는 구성과 실질적으로 동일할 수 있다. 상부 기판(550), 상부 기판(550) 상에 제공되는 제2 반도체 칩(560), 및 상부 기판(550) 및 제2 반도체 칩(560)을 덮는 제2 몰딩층(570)을 포함하는 상부 패키지(52)는 도 10에 따른 반도체 패키지의 상부 패키지(42)와 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하면의 일부가 리세스된 캐비티 구조를 갖는 기판; 및
    적어도 일부가 상기 캐비티 구조 내부에 제공되는 수동 소자 구조체를 포함하되,
    상기 수동 소자 구조체는 상기 캐비티 구조의 바닥면과 각각 연결되는 제1 수동 소자 및 제2 수동 소자를 포함하고,
    상기 제1 수동 소자 및 상기 제2 수동 소자는 서로 적어도 일부가 수직적으로 중첩되는 반도체 패키지 기판.
  2. 제 1 항에 있어서,
    상기 하면 아래로 돌출되는 접속 단자를 더 포함하되,
    상기 접속 단자의 최저점으로부터 상기 하면까지 수직 방향으로의 거리로 정의되는 돌출 높이는 10 μm 내지 140 μm인 반도체 패키지 기판.
  3. 제 1 항에 있어서,
    상기 제1 수동 소자 및 상기 제2 수동 소자는 제1 방향으로 나란하게 연장되는 반도체 패키지 기판.
  4. 제 3 항에 있어서,
    상기 제1 수동 소자의 상기 제1 방향으로의 길이는 상기 제2 수동 소자의 상기 제1 방향으로의 길이보다 작은 반도체 패키지 기판.
  5. 제 3 항에 있어서,
    상기 제1 수동 소자는 양 측의 제1 전극들 및 상기 제1 전극들 사이에 개재되는 제1 유전층을 포함하고,
    상기 제2 수동 소자는 양 측의 제2 전극들 및 상기 제2 전극들 사이에 개재되는 제2 유전층을 포함하고,
    상기 제1 전극들은 상기 제2 전극들과 이격되고,
    상기 제1 전극들은 상기 제2 유전층과 수직적으로 중첩되는 반도체 패키지 기판.
  6. 제 1 항에 있어서,
    상기 제1 수동 소자는 제1 방향으로 연장되고,
    상기 제2 수동 소자는 상기 제1 방향과 직교하는 제2 방향으로 연장되는 반도체 패키지 기판.
  7. 제 6 항에 있어서,
    상기 제1 수동 소자는 양 측의 제1 전극들 및 상기 제1 전극들 사이에 개재되는 제1 유전층을 포함하고,
    상기 제2 수동 소자는 양 측의 제2 전극들 및 상기 제2 전극들 사이에 개재되는 제2 유전층을 포함하고,
    상기 제1 전극들은 상기 제2 전극들과 이격되고,
    상기 제1 유전층의 일부는 상기 제2 유전층과 수직적으로 중첩되는 반도체 패키지 기판.
  8. 제 7 항에 있어서,
    상기 제1 전극들 및 상기 제2 전극들은 상기 캐비티 구조의 측벽과 이격되는 반도체 패키지 기판.
  9. 제 1 항에 있어서,
    상기 캐비티 구조의 바닥면 또는 상기 하면 상에 제공되는 제1 도전 패드들 및 제2 도전 패드들을 더 포함하고,
    상기 제1 도전 패드들은 상기 제2 도전 패드들과 서로 다른 레벨에 위치하고,
    상기 제1 수동 소자 및 상기 제2 수동 소자는 각각 상기 제1 도전 패드들 및 상기 제2 도전 패드들과 연결되는 반도체 패키지 기판.
  10. 하면의 일부가 리세스된 캐비티 구조를 갖는 기판으로서, 상기 캐비티 구조는 단차를 갖는 제1 캐비티 및 제2 캐비티를 포함하는 것; 및
    상기 캐비티 구조 내부에 제공되며, 상기 캐비티 구조의 바닥면과 각각 연결되는 제1 수동 소자 및 제2 수동 소자를 포함하는 수동 소자 구조체를 포함하되,
    상기 제1 캐비티 및 상기 제2 캐비티는 폭이 서로 다르고,
    상기 제1 수동 소자 및 상기 제2 수동 소자는 각각 상기 제1 캐비티 및 상기 제2 캐비티 내부에 제공되는 반도체 패키지 기판.
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