KR101536045B1 - 팬 아웃 웨이퍼 레벨 패키지 구조 - Google Patents

팬 아웃 웨이퍼 레벨 패키지 구조 Download PDF

Info

Publication number
KR101536045B1
KR101536045B1 KR1020130013787A KR20130013787A KR101536045B1 KR 101536045 B1 KR101536045 B1 KR 101536045B1 KR 1020130013787 A KR1020130013787 A KR 1020130013787A KR 20130013787 A KR20130013787 A KR 20130013787A KR 101536045 B1 KR101536045 B1 KR 101536045B1
Authority
KR
South Korea
Prior art keywords
die
rdl
forming
carrier
molded substrate
Prior art date
Application number
KR1020130013787A
Other languages
English (en)
Other versions
KR20140050507A (ko
Inventor
징-쳉 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140050507A publication Critical patent/KR20140050507A/ko
Application granted granted Critical
Publication of KR101536045B1 publication Critical patent/KR101536045B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

패키지 구조 형성 방법은 접착층을 구비한 캐리어 상에 다이와 비아를 적용하는 스텝 및 노출된 다이 상의 비아 및 마운트의 단부와 비아 주위와 캐리어 상에 성형기판을 형성하는 스텝을 포함할 수 있다. 비아는 비아를 분리하는 하나 이상의 유전체층을 가진 비아 칩 내에 있을 수 있다. 비아 칩(104)은 캐리어로부터 분리되어 형성될 수 있다. 비아 칩의 유전체층은 성형기판과 상이한 물질을 포함하고, 성형기판으로부터 비아를 분리할 수 있다. RDL 접촉 패드를 구비한 RDL 및 도전성 라인은 성형기판 상에 형성될 수 있다. 적어도 하나의 다이를 구비한 제2 구조는 성형기판의 반대측면 상에 장착될 수 있고, 제2 구조 상의 다이는 적어도 하나의 RDL 접촉 패드와 전기적으로 통신한다.

Description

팬 아웃 웨이퍼 레벨 패키지 구조{Fan-Out Wafer Level Package Structure}
일반적으로, 현대 전자기기의 디자인에서 드라이빙 팩터(driving factor)들 중 하나는 소정 공간으로 들어갈 수 있는 스토리지(storage) 및 컴퓨팅 파워(computing power)의 양이다. 잘 알려진 무어의 법칙은 소정 디바이스 상의 트랜지스터의 수가 18개월마다 거의 2배가 될 것이라는 것을 명시한다. 더 작은 패키지로 더 많은 프로세싱 파워를 압축(compress)하기 위해, 더 감소된 트랜지스터 사이즈가 재료 및 프로세스의 물리적 특성에 의해 제한될 수있는 포인트(point)까지 트랜지스터 사이즈가 감소된다. 더 큰 서브시스템을 하나의 칩으로 패키징(칩 상의 시스템)함으로써, 또는 칩 사이의 거리 및 후속 상호접속 거리를 감소시킴으로써 트랜지스터 사이즈의 한계를 극복할 것을 디자이너들이 시도하고 있다.
시스템을 형성하는 다양한 칩들 사이의 거리를 감소시키기 위해 사용되는 한가지 방법은 수직으로 러닝(running)하는 전기 상호 접속을 가진 칩을 적층(stack)하는 것이다. 이것은 기판의 상부 및 하부 표면 상의 칩을 가진 멀티플 기판층을 포함할 수 있다. 기판의 상부측 및 하부측에 칩을 적용(apply)하기 위한 한가지 방법은, 상부 표면과 하부 표면 사이에 전기 접속을 제공하기 위해 기판을 통해 배치된 도전성 비아(conductive via)를 기판이 구비하는 소위 "플립-칩(flip-chip)" 패키징이다.
또한, 패키지-온-패키지(package-on-package) 구조는 솔더(solder) BGA(ball grid array), LGA(land grid array) 등을 통해 다른 캐리어(carrier), 패키지, PCB 등에 장착될(mounted) 수 있다. 일부의 경우에, 어레이 또는 본드 피치(bond pitch) 내의 개별 상호접속의 분리(separation)는, 패키지-온-패키지 구조 내의 다이(die)를 매칭시키지 않을 수 있고, 또는 패키지-온-패키지 구조 내부보다는 상이한 접속 어레인지먼트(arrangement)를 필요로 할 수 있다.
패키지 구조 형성 방법은 접착층을 구비한 캐리어 상에 다이와 비아를 적용하는 스텝 및 노출된 다이 상의 비아 및 마운트의 단부와 비아 주위와 캐리어 상에 성형기판을 형성하는 스텝을 포함할 수 있다. 비아는 비아를 분리하는 하나 이상의 유전체층을 가진 비아 칩 내에 있을 수 있다. 비아 칩(104)은 캐리어로부터 분리되어 형성될 수 있다. 비아 칩의 유전체층은 성형기판과 상이한 물질을 포함하고, 성형기판으로부터 비아를 분리할 수 있다. RDL 접촉 패드를 구비한 RDL 및 도전성 라인은 성형기판 상에 형성될 수 있다. 적어도 하나의 다이를 구비한 제2 구조는 성형기판의 반대측면 상에 장착될 수 있고, 제2 구조 상의 다이는 적어도 하나의 RDL 접촉 패드와 전기적으로 통신한다.
이제, 본 실시형태 및 이것을 제조하고 사용하는데 포함되는 기술의 더 완전한 이해를 위해, 첨부도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1 내지 도 7은 본 발명의 실시형태에 의한 팬 아웃 웨이퍼 레벨 패키지 구조를 제조하는 방법에 있어서의 중간 스텝을 나타낸 단면도이다.
도 8 및 도 9는 본 발명의 실시형태에 의해 제조된 웨이퍼 레벨 패키지의 실시형태를 나타낸 단면도이다.
도 10은 본 발명의 실시형태에 의한 팬 아웃 웨이퍼 레벨 패키지 구조를 제조하는 방법의 실시형태에 있어서의 스텝들을 나타낸 플로우 다이어그램이다.
반대로 나타내지 않으면, 상이한 도면에 있어서의 대응 숫자 및 심볼은 일반적으로 대응 부분을 나타낸다. 도면은 실시형태들의 적절한 양상을 명확하게 나타내기 위해 도시되고, 비례적으로 도시될 필요는 없다. 명확함을 위해, 비본질적인 도면부호는 가능한 개별 도면으로부터 빠져있다.
본 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 본 발명은 광범위한 특정 콘텍스트에서 실시될 수 있는 다수의 적용 가능한 개념을 제공한다는 것이 인식되어야 한다. 논의되는 특정 실시형태는 개시된 대상을 제작하고 사용하기 위한 특정 방식의 예시일 뿐이며, 상이한 실시형태의 범위를 제한하지 않는다.
실시형태들은, 특정 콘텍스트, 즉 예컨대 웨이퍼 레벨 패키지 어셈블리에서 유용한 팬 아웃 구조를 제조하고 사용하는 것에 관하여 설명될 것이다. 그러나, 마운팅 메모리 어셈블리, 디스플레이, 입력 어셈블리, 이산 콤포넌트(discrete component), 파워 서플라이, 또는 레귤레이터, 또는 다른 모든 콤포넌트들을 포함하지만 이에 한정되지 않는 다른 전기 콤포넌트들에 다른 실시형태들이 적용될 수도 있다.
도 10은 팬 아웃 웨이퍼 레벨 패키지 구조를 제조하는 방법(1000)의 실시형태에 있어서의 스텝들을 나타낸 플로우 다이어그램이다. 팬 아웃 웨이퍼 레벨 패키징 구조를 형성하기 위한 방법(1000)에서의 중간 스텝들을 나타낸 도 1 내지 도 7과 관련되어 도 10을 설명한다.
우선 도 10을 참조하면, 팬 아웃 웨이퍼 레벨 패키지를 제조하는 방법(1000)의 실시형태에서의 제1 스텝이 블록 1002에 도시되어 있다. 캐리어(112) 및 선택적으로 접착층(110)이 도1에 도시된 바와 같이 제공될 수 있다. 캐리어(112)는, 후속 연질층(subsequent non-rigid layer)의 증착을 위한 베이스 또는 구조적 강도를 제공하도록 구성될 수 있다. 일실시형태에서, 캐리어(112)는 유리(glass)가 될 수 있지만, 대안으로서 웨이퍼, 반도체, 금속, 합성물(synthetic) 또는 적합한 토포그래피(topography) 및 구조적 강도를 가진 다른 물질이 될 수 있다.
일부 실시형태에서, 접착층(110)은 캐리어(112)에 적용될 수 있다. 일실시형태에서, 접착층(110)은 접착 테이프 또는 DAF(die attachment film)가 되거나 대안으로서 스핀 온 프로세스(spin-on process) 등을 통해 캐리어(112)에 적용되는 글루(glue) 또는 에폭시(epoxy)가 될 수 있다. 일부 실시형태에서, 접착층(110)은 후속 스텝에서 팬 아웃 어셈블리[도 8 참조, 엘리먼트(800)] 및 관련 디바이스들 또는 층들로부터 캐리어(112)를 분리하는데 사용될 수 있다.
다이(102)는 블록 1004에서, 도 1에 도시된 바와 같이, 적용될 수 있다. 개시된 설명은 하나보다 많은 다이(102)를 포함할 수 있기 때문에 다이(102)의 적용은 싱글 다이(102)의 적용에 한정되지 않는다. 일부 실시형태에서, 다이(102) 내의 회로(미도시)에 대한 전기 접속을 제공하기 위해, 예컨대 핀(pin), 마운팅 패드(mounting pad), 랜드(land) 등에 접촉될 수 있는 하나 이상의 마운트(mount)(114)를 다이(102)가 구비할 수 있다. 다이(102)는 접착층(110) 또는 다른 적합한 부착 방법에 의해 캐리어(112)에 부착 또는 장착될 수 있다. 다이(102)는 캐리어(112)로부터 벗어난(facing away) 마운트(114)에 의해 다이(102)의 상면에서 캐리어(112)에 부착될 수 있다.
하나 이상의 비아(106)가 블록 1006에서, 도 1에 도시된 바와 같이, 부착 또는 생성될 수 있다. 일실시형태에서, 접착층(110) 또는 다른 적합한 부착 수단에 의해 캐리어(112)에 부착될 수 있는 비아 칩(via chip)(104) 내에 비아(106)가 형성될 수 있다. 일실시형태에서, 비아 칩(104)은 피크 앤 플레이스 장치(pick-and-place apparatus)에 의해 배치될 수 있다. 비아 칩(104)은 실질적으로 도전성 물질로 이루어진 하나 이상의 비아(106)와 하나 이상의 유전체층(108)으로 이루어질 수 있다. 일부 실시형태에서, 비아(106)는 구리(copper)가 될 수 있고, 다른 실시형태에서, 비아(106)는 알루미늄, 금, 팔라듐, 은, 동일 또는 다른 도전성 물질의 합금이 될 수 있다. 또한, 유전체층은 성형기판(molded substrate)(202)과 다른 물질로 형성될 수 있고, 성형기판(202)으로부터 비아(104)를 분리할 수 있다.
비아 칩(104)은 캐리어(112) 상의 배치에 앞서 형성될 수 있고, 또는 비아(106)는 캐리어 상의 제자리에(in situ) 형성될 수 있다. 예컨대, 비아 칩(104)은 더 큰 구조의 일부(part)로서 형성될 수 있다. 예컨대, 멀티플 비아(106) 또는 멀티플 비아 칩(104)이 단일 구조 내에 형성되고, 이어서 소망하는 또는 소정의 사이즈로 커팅될 수 있다. 예컨대, 유전체가 에칭되거나 그 내부에 비아 개구(via opening)가 형성될 수 있고, 이어서 증착 또는 플레이팅 프로세스(plating process)에 의해 비아(106)가 형성될 수 있다. 대안으로서, 비아(106)는 밀링(milling), 성형(molding), 증착되거나, 캐리어(112) 상의 배치에 앞서 유전체(108) 또는 성형재료(molding compound)에 의해 형성될 수 있다.
또한, 도시된 실시형태는 다이(102)의 각 측면 상에 하나씩인 2개의 비아 칩(104)을 갖는 싱글 다이(102)를 나타내지만, 비아 칩(104)과 다이(102)의 수와 배치는 도시된 실시형태에 한정되지 않는다. 예컨대, 다이(102) 주변에 배치된 2개 이상의 비아 칩(104) 또는 하나의 비아 칩(104)을 가진 멀티플 다이(102)가, 캐리어(112) 상에 배치될 수 있다.
성형재료(202a)는 성형기판(202)을 형성하기 위해 블록 1008에서, 도 2에 도시된 바와 같이, 적용될 수 있다. 성형재료(202a)는 캐리어(112)에 적용될 수 있고, 비아 칩(104)과 다이(102) 주변의 영역을 채우고(fill), 다이(102) 마운트(114) 및 비아(106) 주위의 모든 갭을 채울 수 있다. 일실시형태에서, 성형기판(202)은 에폭시, 수지(resin), 성형가능 폴리머 등의 비도전성 물질로부터 형성될 수 있다. 성형재료(202a)는 실질적으로 액체이지만 적용될 수 있고, 이어서 에폭시 또는 수지 내에서의 화학 반응을 통해 경화될(cured) 수 있다. 다른 실시형태에서 성형재료(202a)는, 다이(102) 및 비아 칩(104) 주위에 배치될 수 있는 가단성있는 고체(malleable solid) 또는 젤(gel)로서 적용되는, 열적으로 경화된 폴리머(thermally cured polymer) 또는 자외선(UV: ultraviolet)이 될 수 있다. UV 또는 열적으로 경화된 성형재료(202a)를 사용하는 실시형태에서, 성형기판(202)은 예컨대, 웨이퍼 또는 패키지 등의 성형 영역의 주위를 경계로 하는(bordering) 몰드(mold)를 사용하여 제자리에 형성될 수 있다. 선택적으로, 캐리어(112) 또는 성형기판(202)으로부터 몰드의 분할(parting)을 허용하는 성형재료(202a)를 적용하기 전에 릴리즈 필름(release film)이 적용될 수 있다. 성형재료(202a)와 캐리어(112) 사이에 접착 또는 다른 장벽(barrier) 없이 캐리어(112)에 성형재료(202a)가 적용되는 경우에, 릴리즈 필름이 유리할 수 있다.
성형기판(202)은 블록 1010에서, 도 3에 도시된 바와 같이, 감소될 수 있다. 일부 실시형태에서, 다이(102) 마운트(114) 및 비아(106)로부터 초과 물질을 제거하기 위해 연삭 스텝(grinding step)을 경험할(undergo) 수 있다. 이러한 실시형태에서, 성형기판(202)은 화학-기계적 연마, 순수 기계적 연마, 화학적 에칭, 또는 다른 적합한 감소 프로세스를 받을 수 있다. 일부 실시형태에서, 결과로서 얻어진 감소된 성형기판(202)은 비아(106)와 다이(102) 마운트(114)의 상면에서 또는 그 아래에 상면(202b)을 가질 수 있다. 일부 실시형태에서, 다이(102) 마운트(114)와 비아(106)의 제1 단부는 성형기판(202)의 제1 측면(202b)과 실질적으로 평면이 될 수 있다. 따라서, 다이(102) 마운트(114)와 비아(106) 상에 전기 접촉이 형성될 수 있도록, 감소된 성형기판(202)의 연마된 면 또는 제1 측면(202B)에서 다이(102) 마운트(114)와 비아(106)의 제1 단부가 노출될 수 있다. 일부 실시형태에서, 다이(102) 마운트(114) 또는 비아(106)의 높이를 연삭(grinding)이 감소시킬 수도 있다.
제1 재배선층(RDL : redistribution layer)(402)이 블록 1012에서, 도 4에 도시된 바와 같이, 형성될 수 있다. 성형기판(202)은 평탄화된 또는 감소된 표면의 일측면(202b) 상에 배치된 RDL(402)을 가질 수 있다. 일부 실시형태에서, RDL(402)은, IMD(intermetal dielectric)(408) 내에 배치되고, RDL 접촉 패드(404)와 전기 접촉하는 하나 이상의 도전성 라인(conductive line)을 가질 수 있다. RDL(402) 도전성 라인(406)은 하나 이상의 다이(102) 마운트(114) 또는 하나 이상의 비아(106)와 더 접촉될 수 있다. 다이(102) 마운트(114)보다 더 큰 본드 피치를 RDL 접촉 패드(404)가 가질 수 있도록, 하나 이상의 다이(102) 마운트(114)로부터 도전성 라인(406)이 팬 아웃(fan out)되어 볼 그리드 어레이 또는 다른 패키지 마운팅 시스템에 적합하게 될 수 있다. 일실시형태에서, RDL(402)은, 팬 아웃되도록 구성된 도전성 라인(406)을 가질 수 있고, 다이(102) 마운트(114)와 RDL 접촉 패드(404) 사이에 전기 접속을 제공할 수 있다. 또한 일부 실시형태에서, 하나 이상의 비아(106)를 RDL 접촉 패드(404)에 접속시키는 도전성 라인(406)을 RDL(402)이 가질 수 있다. 일부 실시형태에서, 도전성 라인(406)은, 예컨대 비아(106)를 다른 비아(106)에, 다이(102) 마운트(114)에, 또는 다른 다이(102) 또는 디바이스에 전기 접속시킬 수 있다.
패키지 마운트(502)는 블록 1014에서, 도 5에 도시된 바와 같이 적용될 수 있고, 다이(102) 또는 회로가 이어서 테스트될 수 있다. 일실시형태에서, 패키지 마운트(502)는, 예컨대 볼 그리드 어레이를 포함하는 솔더 볼(silder ball)로서, RDL 접촉 패드(404)에 적용될 수 있다. 다른 실시형태에서, 패키지 마운트는 LGA(land grid array), 핀 어레이(pin array), 또는 다른 적합한 패키지 부착 시스템이 될 수 있다.
블록 1016에서 캐리어(112)가 디본딩(debonding)될 수 있고, 비아(106)가 노출된다. 도 6은 디본딩된 캐리어(112)를 가진 패키지를 나타낸다. 사용되는 접착층(110)을 노출시키거나 비아 및 성형기판을 노출시키기 위해 캐리어(112)가 제거될 수 있다. 일실시형태에서, 접착층(110)은 소프트하게 되거나(softened) 열, 자외선 광, 또는 용액(solvent)을 통해 약화될 수 있고, 캐리어(112)는 성형기판(202)으로부터 분리된다. 다른 실시형태에서, 캐리어(112)는 연삭 또는 연마 프로세스를 통해 제거될 수 있다.
도 7은 성형기판(202)의 제2 측면(202c)에서 노출되는 비아(106)를 갖는 본 개시의 실시형태에 의한 패키지를 나타낸다. 접착층(110)은, 연삭, 화학적 기계적 연마, 가열 등 또는 용액(solvent)와 같은 다른 수단에 의해 기계적으로 제거될 수 있다. 일부 실시형태에서, 성형기판(202)의 제2 측면(202c)과 비아의 제2 단부를 감소 또는 평탄화시키는 프로세스에서 접착층(110)이 제거될 수 있다. 캐리어(112)를 제거시키는 프로세스이 일부로서 접착층(110)이 제거될 수 있다. 따라서, 비아의 제2 단부는 성형기판(202)의 제2 측면(202c)과 실질적으로 평면이 될 수 있다. 또한, 다이(102)의 상면(102a)은 성형기판(202)의 제2 측면을 통해 노출될 수 있다. 성형기판(202)이 소망하는 또는 소정의 두께로 되게 하기 위해 성형기판(202)의 제2 측면(202c)에 적용되는 평탄화 프로세스가 사용될 수 있다. 예컨대 일실시형태에서, 다이(102)의 상면(102a)을 노출시키고, 이에 따라 성형기판(202)은 다이(102) 마운트(114)를 포함하는 다이(102)의 높이와 거의 동일한 두께를 갖도록 하기 위해 성형기판(202)이 감소될 수 있다.
제2 구조(802)가 블록 1018에서 장착될 수 있다. 도 8은 싱글 다이(102) 상에 장착된 제2 구조(802) 또는 다이를 가진 본 개시에 따라 제조된 팬 아웃 웨이퍼 레벨 패키지 구조의 일실시형태를 나타낸다. 일실시형태에서, 제2 구조(802)의 저면이 다이(102)의 상면(102a)으로부터 분리되는 높이에서 제2 구조(802)가 장착될 수 있다. 일실시형태에서, 제2 구조(802)는 제2 기판(804)을 가질 수 있고, 비아(106)에 제2 구조(802)를 접속시키도록 하나 이상의 구조 커넥터(808)가 적용될 수 있다. 일실시형태에서, 구조 커넥터(808)는 제2 구조(802)의 저면 상의 랜드(land)에 적용되는 솔더 볼이 될 수 있다. 다른 실시형태에서, 구조 커넥터(808)는 솔더 페이스트(solder paste), 도전성 접착제(conductive adhesive) 등이 될 수 있다.
도 9는 본 개시에 의해 제조된 제2 팬 아웃 웨이퍼 레벨 패키지 구조(900)의 다른 실시형태를 나타낸다. 일실시형태에서, 제2 구조(902)는 예컨대 와이드(wide) I/O DRAM 칩에서와 같이 핀 어레이를 가진 다이가 될 수 있다. 이러한 실시형태에서, 비아 칩(104)이 적어도 2개의 다이(102) 사이에 배치되도록 하기 위해, 성형기판(202)에 2개 이상의 다이(102)가 배치된 성형기판(202) 내에 싱글 비아 칩(104)이 배치될 수 있다.
따라서, 상기 관점에서, 팬 아웃 웨이퍼 레벨 패키지 구조를 형성하는 방법은 복수의 마운트(114)를 구비한 다이(102) 또는 액티브 디바이스(active device)를 캐리어(112) 상에 적용하는 스텝, 캐리어(112) 상에 하나 이상의 비아(106)를 제공하는 스텝, 및 비아(106) 주위 및 캐리어(112) 상에 성형기판(202)을 형성하는 스텝을 포함할 수 있다. 비아(106)를 노출시키기 위해 캐리어(112) 맞은편에 있는 제1 측면(202b) 상에서 성형기판(202)이 감소될 수 있다. 일부 실시형태에서, 다이(102) 상의 마운트(114)는 성형기판(202)의 제1 측면(202b)을 통해 노출될 수도 있다. 성형기판(202)의 제1 측면(202b)을 통해 노출되는 다이(102)의 마운트(114) 및 비아(106)의 단부는 성형기판(202)의 제1 측면(202b)과 실질적으로 평면이 될 수 있다. 접착층(110)은 캐리어(112) 상에 선택적으로 배치될 수 있고, 비아 및 다이는 접착층(110)에 의해 캐리어(112)에 부착된다. 또한, 성형기판(202)은 접착층(110) 상에 형성될 수 있다.
비아(106)를 구비하는 비아 칩(104)과 선택적으로 비아(106)를 분리하는 하나 이상의 유전체층(108)은 캐리어(112) 또는 접착층(110) 상에 비아(106)를 제공하는데 사용될 수 있다. 비아 칩(104)은, 접착층(110) 상의 하나 이상의 비아 칩(104)의 배치 이전에 접착층(110)과 캐리어(112)로부터 분리되어 형성될 수 있다. 비아 칩(104)의 유전체층(108)은 성형기판(202)으로부터 비아(106)를 분리시킬 수 있고, 유전체층(108)은 성형기판(202)과 상이한 물질을 포함한다. 일실시형태에서, 성형기판(202)은 비아 칩(104) 사이에 배치된 다이(102)를 가진 적어도 2개의 비아 칩(104)을 가질 수 있다. 다른 실시형태에서, 성형기판(202)은 2개의 다이(102) 사이에 배치된 비아 칩(104)과 접착층(110) 상의 적어도 2개의 다이(102)를 가질 수 있다.
복수의 RDL 접촉 패드(404)와 도전성 라인(406)을 구비한 RDL(402)은 성형기판(202)의 제1 측면(202b) 상에 형성될 수 있다. RDL 접촉 패드(404)는 다이(102)의 마운트(114)의 본드 피치보다 더 큰 본드 피치를 가질 수 있고, 패키지 마운트(502)는 RDL 접촉 패드(404) 상에 배치될 수 있다.
캐리어(112)는 디본딩될 수 있고, 접착층(110)은 제거된다. 제1 측면(202b) 맞은편의 성형기판(202)의 제2 측면을 통해 하나 이상의 비아(106)가 노출될 수 있다. 제2 구조(802)는 성형기판(202)의 제2 측면에서 장착될 수 있고, 제2 구조(802) 상에는 적어도 하나의 비아(106)와 전기적으로 통신하는 적어도 하나의 다이(102)가 배치된다. 일실시형태에서, 제2 구조(802) 상의 다이(102)는 적어도 비아(106)를 거쳐서 적어도 하나의 RDL 접촉 패드(404)와 전기적으로 통신한다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 상기 논의된 다수의 특징과 기능들은 다양한 물질 및 프로세싱 스텝의 순서를 사용하여 구현될 수 있다는 것을 당업자는 용이하게 이해할 것이다. 예컨대, 성형재료(202a)의 적용을 위해 구조를 제자리에 유지하기에 충분한 모든 적합한 수단에 의해 다이와 비아가 캐리어에 부착될 수 있다. 다른 예에서, 팬 아웃 웨이퍼 레벨 구조를 생성하기 위한 다수의 스텝이 본 발명의 범위 내에 유지되면서 임의의 유리한 순서로 수행될 수 있다는 것을 당업자는 용이하게 이해할 것이다.
또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 장치, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다.

Claims (10)

  1. 패키지 구조 형성 방법에 있어서,
    복수의 마운트(mount)를 구비한 다이를 캐리어(carrier) 위에 적용하는 스텝;
    상기 캐리어 상에 하나 이상의 비아(via)를 제공하는 스텝;
    상기 비아 주위와 상기 캐리어 위에 성형기판(molded substrate)을 형성하는 스텝;
    상기 캐리어 맞은편의 상기 성형기판의 제1 측면을 연삭(grinding)하고, 상기 캐리어 맞은편의 상기 성형기판의 제1 측면에서 상기 하나 이상의 비아를 노출시키는 스텝;
    재배선층(RDL : redistribution layer)을 상기 성형기판의 상기 제1 측면 상에 형성하는 스텝으로서, 상기 RDL은 복수의 RDL 접촉 패드 및 상기 RDL 접촉 패드들에 전기적으로 접촉하는 하나 이상의 도전성 라인(conductive line)을 구비하고, 상기 도전성 라인은 상기 다이 상의 상기 복수의 마운트로부터 팬 아웃(fan out)하는, 상기 RDL을 형성하는 스텝; 및
    상기 제1 측면 맞은편의 상기 성형기판의 제2 측면에서 상기 하나 이상의 비아를 노출시키는 스텝
    을 포함하는,
    패키지 구조 형성 방법.
  2. 제1항에 있어서,
    상기 성형기판은 접착층을 포함하고, 상기 다이는 상기 접착층에 적용되고, 상기 성형기판은 상기 접착층 상에 형성되는,
    패키지 구조 형성 방법.
  3. 제1항에 있어서,
    상기 성형기판의 상기 제1 측면을 감소시키는 스텝은, 상기 다이 상의 상기 복수의 마운트를 노출시키는 스텝을 더 포함하는,
    패키지 구조 형성 방법.
  4. 제1항에 있어서,
    상기 RDL을 형성하는 스텝은, 상기 다이 상의 상기 복수의 마운트의 본드 피치(bond pitch)보다 더 큰 본드 피치를 가진 상기 RDL 접촉 패드를 형성하는 스텝을 더 포함하는,
    패키지 구조 형성 방법.
  5. 제1항에 있어서,
    상기 성형기판의 상기 제2 측면에서 제2 다이를 장착(mounting)하는 스텝을 더 포함하고, 상기 제2 구조 상에는 하나 이상의 비아와 전기적으로 통신하는 적어도 하나의 다이가 배치되는,
    패키지 구조 형성 방법.
  6. 패키지 구조 형성 방법에 있어서,
    캐리어의 제1 측면 상에 접착제를 구비한 상기 캐리어를 제공하는 스텝;
    복수의 마운트를 구비한 다이를 상기 접착제 상에 적용하는 스텝;
    상기 접착제 상에 비아를 제공하는 스텝;
    상기 비아와 상기 다이 주위와 상기 캐리어 위에 성형기판을 형성하는 스텝;
    RDL(redistribution layer)을 상기 성형기판의 제1 측면 상에 형성하는 스텝으로서, 상기 RDL은 복수의 RDL 접촉 패드 및 상기 RDL 접촉 패드들에 전기적으로 접촉하는 적어도 하나의 도전성 라인(conductive line)을 구비하고, 상기 도전성 라인은 상기 다이 상의 상기 복수의 마운트들로부터 팬 아웃(fan out)하는, 상기 RDL을 형성하는 스텝;
    상기 RDL 접촉 패드 상에 복수의 패키지 마운트를 적용하는 스텝; 및
    상기 비아 상에 그리고 상기 다이 위에 제2 다이를 장착(mounting)하는 스텝
    을 포함하는,
    패키지 구조 형성 방법.
  7. 제6항에 있어서,
    상기 비아를 제공하는 스텝은, 적어도 하나의 바아를 각각 포함하는 하나 이상의 비아 칩을 상기 접착제 상에 제공하는 스텝을 포함하는,
    패키지 구조 형성 방법.
  8. 패키지에 있어서,
    성형기판;
    상기 성형기판 내에 적어도 부분적으로 배치되고, 적어도 하나의 마운트를 구비한, 다이;
    상기 성형기판 내에 배치되고, 상기 성형기판의 제1 측면에서 제1 단부를 구비하고, 상기 제1 측면 맞은편의 상기 성형기판의 제2 측면에서 제2 단부를 구비하는, 적어도 하나의 비아; 및
    상기 성형기판의 상기 제1 측면 상에 형성된 제1 재배선층(RDL)으로서, 상기 제1 RDL은 복수의 RDL 접촉 패드 및 상기 RDL 접촉 패드들에 전기적으로 접촉하는 복수의 도전성 라인(conductive line)을 구비하고, 상기 복수의 도전성 라인은 상기 다이 상의 상기 적어도 하나의 마운트로부터 팬 아웃(fan out)하는, 상기 제1 RDL,
    을 포함하는,
    패키지.
  9. 제8항에 있어서,
    상기 적어도 하나의 비아의 상기 제1 단부와 상기 다이의 상기 적어도 하나의 마운트는 상기 성형기판의 상기 제1 측면을 통해 노출되는,
    패키지.
  10. 제8항에 있어서,
    상기 적어도 하나의 비아는 적어도 하나의 비아 칩 내에 배치되고, 상기 적어도 하나의 비아 칩은 상기 성형기판으로부터 상기 비아를 분리시키는 유전체층을 포함하는,
    패키지.
KR1020130013787A 2012-10-19 2013-02-07 팬 아웃 웨이퍼 레벨 패키지 구조 KR101536045B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/656,053 US9391041B2 (en) 2012-10-19 2012-10-19 Fan-out wafer level package structure
US13/656,053 2012-10-19

Publications (2)

Publication Number Publication Date
KR20140050507A KR20140050507A (ko) 2014-04-29
KR101536045B1 true KR101536045B1 (ko) 2015-07-10

Family

ID=50484627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130013787A KR101536045B1 (ko) 2012-10-19 2013-02-07 팬 아웃 웨이퍼 레벨 패키지 구조

Country Status (3)

Country Link
US (5) US9391041B2 (ko)
KR (1) KR101536045B1 (ko)
CN (1) CN103779235A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170382B2 (en) 2016-09-29 2019-01-01 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US9711465B2 (en) 2012-05-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9111946B2 (en) * 2012-12-20 2015-08-18 Invensas Corporation Method of thinning a wafer to provide a raised peripheral edge
KR101488608B1 (ko) 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9455211B2 (en) * 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9379041B2 (en) * 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
US9165885B2 (en) * 2013-12-30 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Staggered via redistribution layer (RDL) for a package and a method for forming the same
US9711485B1 (en) * 2014-02-04 2017-07-18 Amkor Technology, Inc. Thin bonded interposer package
US9831214B2 (en) * 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
US9379097B2 (en) * 2014-07-28 2016-06-28 Apple Inc. Fan-out PoP stacking process
US9449908B2 (en) 2014-07-30 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package system and method
TWI581387B (zh) * 2014-09-11 2017-05-01 矽品精密工業股份有限公司 封裝結構及其製法
US9318442B1 (en) * 2014-09-29 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias
TWI552282B (zh) * 2014-11-03 2016-10-01 矽品精密工業股份有限公司 封裝結構及其製法
US9570322B2 (en) 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US9934179B2 (en) * 2015-02-17 2018-04-03 Mediatek Inc. Wafer-level package with at least one input/output port connected to at least one management bus
US20160240457A1 (en) * 2015-02-18 2016-08-18 Altera Corporation Integrated circuit packages with dual-sided stacking structure
US10368442B2 (en) 2015-03-30 2019-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method of forming
US9613942B2 (en) * 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
US9520385B1 (en) 2015-06-29 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming same
US10163661B2 (en) 2015-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9842826B2 (en) * 2015-07-15 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US20170018448A1 (en) * 2015-07-15 2017-01-19 Chip Solutions, LLC Semiconductor device and method
US10586746B2 (en) 2016-01-14 2020-03-10 Chip Solutions, LLC Semiconductor device and method
US9373605B1 (en) 2015-07-16 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. DIE packages and methods of manufacture thereof
US9786599B2 (en) * 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
CN105118823A (zh) * 2015-09-24 2015-12-02 中芯长电半导体（江阴）有限公司 一种堆叠型芯片封装结构及封装方法
CN105140213B (zh) * 2015-09-24 2019-01-11 中芯长电半导体（江阴）有限公司 一种芯片封装结构及封装方法
WO2017164810A1 (en) * 2016-03-21 2017-09-28 Agency For Science, Technology And Research Semiconductor package and method of forming the same
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10276542B2 (en) * 2016-07-21 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
KR102566996B1 (ko) 2016-09-09 2023-08-14 삼성전자주식회사 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
KR102600106B1 (ko) 2016-09-13 2023-11-09 삼성전자주식회사 반도체 패키지의 제조 방법
US10290590B2 (en) * 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Stacked semiconductor device and method of manufacturing the same
US10366953B2 (en) 2016-12-05 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer structures for integrated circuit package
US10522449B2 (en) * 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
US10181447B2 (en) * 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
CN107342233A (zh) * 2017-06-29 2017-11-10 江苏长电科技股份有限公司 低损耗部件埋入式天线封装结构及其制造方法
US10157864B1 (en) * 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US20190057931A1 (en) * 2017-08-17 2019-02-21 Powertech Technology Inc. Package method for generating package structure with fan-out interfaces
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
US11031342B2 (en) 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10211141B1 (en) * 2017-11-17 2019-02-19 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) * 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10396053B2 (en) 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10566301B2 (en) 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US20190164948A1 (en) * 2017-11-27 2019-05-30 Powertech Technology Inc. Package structure and manufacturing method thereof
KR102028714B1 (ko) * 2017-12-06 2019-10-07 삼성전자주식회사 안테나 모듈 및 안테나 모듈 제조 방법
KR101982061B1 (ko) 2017-12-19 2019-05-24 삼성전기주식회사 반도체 패키지
US11764117B2 (en) 2018-04-03 2023-09-19 Corning Incorporated Hermetically sealed optically transparent wafer-level packages and methods for making the same
WO2019195385A1 (en) 2018-04-03 2019-10-10 Corning Incorporated Precision structured glass article having emi shielding and methods for making the same
KR102145219B1 (ko) 2018-07-27 2020-08-18 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
TWI671572B (zh) * 2018-10-22 2019-09-11 友達光電股份有限公司 顯示面板及其製造方法
KR102570270B1 (ko) * 2018-10-30 2023-08-24 삼성전자주식회사 반도체 패키지
CN109801883A (zh) * 2018-12-29 2019-05-24 华进半导体封装先导技术研发中心有限公司 一种扇出型堆叠封装方法及结构
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package
TWI810380B (zh) 2019-02-22 2023-08-01 南韓商愛思開海力士有限公司 包括橋接晶粒的系統級封裝件
US11495545B2 (en) 2019-02-22 2022-11-08 SK Hynix Inc. Semiconductor package including a bridge die
US11088068B2 (en) * 2019-04-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
CN110246766A (zh) * 2019-06-12 2019-09-17 上海先方半导体有限公司 一种扇出封装结构及其制造方法
US11164804B2 (en) 2019-07-23 2021-11-02 International Business Machines Corporation Integrated circuit (IC) device package lid attach utilizing nano particle metallic paste
US11139179B2 (en) * 2019-09-09 2021-10-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11107771B2 (en) * 2019-12-26 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Segregated power and ground design for yield improvement
US11614592B2 (en) * 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
CN111755350B (zh) * 2020-05-26 2022-07-08 甬矽电子(宁波)股份有限公司 封装结构制作方法和封装结构
US11450615B2 (en) * 2020-06-12 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
CN111477595B (zh) * 2020-06-28 2020-09-29 甬矽电子(宁波)股份有限公司 散热封装结构和散热封装结构的制作方法
US11929340B2 (en) * 2021-01-21 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Arrangement of power-grounds in package structures
WO2023044846A1 (zh) * 2021-09-26 2023-03-30 华为技术有限公司 封装结构、封装结构的制造方法及电子设备
WO2023208844A1 (en) * 2022-04-29 2023-11-02 Telefonaktiebolaget Lm Ericsson (Publ) Design techniques for high-frequency and high-speed signals in a package with thin build-up layers
US11749534B1 (en) 2022-07-21 2023-09-05 Deca Technologies Usa, Inc. Quad flat no-lead (QFN) package without leadframe and direct contact interconnect build-up structure and method for making the same
US12062550B2 (en) 2022-05-31 2024-08-13 Deca Technologies Usa, Inc. Molded direct contact interconnect substrate and methods of making same
US11973051B2 (en) 2022-05-31 2024-04-30 Deca Technologies Usa, Inc. Molded direct contact interconnect structure without capture pads and method for the same
CN118231342B (zh) * 2024-05-24 2024-09-24 盛合晶微半导体(江阴)有限公司 3d垂直互连封装结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120075855A (ko) * 2010-12-29 2012-07-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 반도체 패키지 구조물의 제조 방법
KR20120094182A (ko) * 2011-02-16 2012-08-24 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법
KR20120098844A (ko) * 2009-12-29 2012-09-05 인텔 코포레이션 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0658937A1 (en) 1993-12-08 1995-06-21 Hughes Aircraft Company Vertical IC chip stack with discrete chip carriers formed from dielectric tape
AU1040397A (en) 1996-12-04 1998-06-29 Hitachi Limited Semiconductor device
JP3322199B2 (ja) 1998-01-06 2002-09-09 株式会社村田製作所 多層セラミック基板およびその製造方法
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6281046B1 (en) 2000-04-25 2001-08-28 Atmel Corporation Method of forming an integrated circuit package at a wafer level
TW511405B (en) 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
US8143108B2 (en) 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US6943451B2 (en) 2001-07-02 2005-09-13 International Business Machines Corporation Semiconductor devices containing a discontinuous cap layer and methods for forming same
US6737749B2 (en) 2001-12-20 2004-05-18 Sun Microsystems, Inc. Resistive vias for controlling impedance and terminating I/O signals at the package level
US6794273B2 (en) 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US6878572B2 (en) 2002-05-30 2005-04-12 Intel Corporation High capacitance package substrate
US7573136B2 (en) 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US20040187297A1 (en) 2003-03-27 2004-09-30 E Touch Corporation Method of fabricating a polymer resistor in an interconnection via
US7164197B2 (en) 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
DE102004022884B4 (de) 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI260079B (en) * 2004-09-01 2006-08-11 Phoenix Prec Technology Corp Micro-electronic package structure and method for fabricating the same
JPWO2006035528A1 (ja) 2004-09-29 2008-05-15 株式会社村田製作所 スタックモジュール及びその製造方法
US7105920B2 (en) 2004-11-12 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design to improve chip package reliability
US7515434B2 (en) 2004-12-20 2009-04-07 Nortel Networks Limited Technique for enhancing circuit density and performance
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7394110B2 (en) 2006-02-06 2008-07-01 International Business Machines Corporation Planar vertical resistor and bond pad resistor
US20080006936A1 (en) 2006-07-10 2008-01-10 Shih-Ping Hsu Superfine-circuit semiconductor package structure
US20080017407A1 (en) 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
KR100923562B1 (ko) 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US7514797B2 (en) 2007-05-31 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die wafer level packaging
US7868445B2 (en) 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
EP2177044A1 (en) 2007-08-03 2010-04-21 Nxp B.V. Cable management device, audio playback apparatus, and method of managing cables
US7659609B2 (en) 2007-08-31 2010-02-09 Stats Chippac Ltd. Integrated circuit package-in-package system with carrier interposer
US8476769B2 (en) 2007-10-17 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias and methods for forming the same
US8637341B2 (en) 2008-03-12 2014-01-28 Infineon Technologies Ag Semiconductor module
US8093722B2 (en) 2008-05-27 2012-01-10 Mediatek Inc. System-in-package with fan-out WLCSP
US7704796B2 (en) 2008-06-04 2010-04-27 Stats Chippac, Ltd. Semiconductor device and method of forming recessed conductive vias in saw streets
US7969009B2 (en) 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
US7741151B2 (en) * 2008-11-06 2010-06-22 Freescale Semiconductor, Inc. Integrated circuit package formation
US8344503B2 (en) 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices
US7838337B2 (en) 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
JP5147678B2 (ja) 2008-12-24 2013-02-20 新光電気工業株式会社 微細配線パッケージの製造方法
US8187920B2 (en) 2009-02-20 2012-05-29 Texas Instruments Incorporated Integrated circuit micro-module
JP5188426B2 (ja) 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置
US7863100B2 (en) 2009-03-20 2011-01-04 Stats Chippac Ltd. Integrated circuit packaging system with layered packaging and method of manufacture thereof
US8829355B2 (en) 2009-03-27 2014-09-09 Ibiden Co., Ltd. Multilayer printed wiring board
WO2011014409A1 (en) 2009-07-30 2011-02-03 Megica Corporation System-in packages
US9230898B2 (en) 2009-08-17 2016-01-05 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8803332B2 (en) 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
US8143097B2 (en) 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US8102599B2 (en) 2009-10-21 2012-01-24 International Business Machines Corporation Fabrication of optical filters integrated with injection molded microlenses
KR101099578B1 (ko) 2009-11-03 2011-12-28 앰코 테크놀로지 코리아 주식회사 재배선 및 ｔｓｖ를 이용한 적층 칩 패키지
TWI436463B (zh) 2009-12-31 2014-05-01 Advanced Semiconductor Eng 半導體封裝結構及其製造方法
US8115260B2 (en) 2010-01-06 2012-02-14 Fairchild Semiconductor Corporation Wafer level stack die package
US8138014B2 (en) 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US20110186960A1 (en) 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US10297550B2 (en) 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US8241952B2 (en) 2010-02-25 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out level chip scale package
US8618654B2 (en) 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
JP5423874B2 (ja) 2010-03-18 2014-02-19 日本電気株式会社 半導体素子内蔵基板およびその製造方法
KR101667656B1 (ko) 2010-03-24 2016-10-20 삼성전자주식회사 패키지-온-패키지 형성방법
US8183696B2 (en) 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
JP2011233854A (ja) 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
US8866301B2 (en) 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
US8361842B2 (en) * 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8343810B2 (en) 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
US8097490B1 (en) 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US8823166B2 (en) 2010-08-30 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar bumps and process for making same
US8518746B2 (en) 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US8435835B2 (en) 2010-09-02 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming base leads from base substrate as standoff for stacking semiconductor die
KR101695353B1 (ko) 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
GB2485830A (en) * 2010-11-26 2012-05-30 Cambridge Silicon Radio Ltd Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
FR2968129A1 (fr) 2010-11-30 2012-06-01 St Microelectronics Sa Dispositif semi-conducteur comprenant un condensateur et un via de connexion électrique et procédé de fabrication
KR101711045B1 (ko) 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
US8619431B2 (en) 2010-12-22 2013-12-31 ADL Engineering Inc. Three-dimensional system-in-package package-on-package structure
KR101719636B1 (ko) 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8525344B2 (en) * 2011-02-24 2013-09-03 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires between semiconductor die contact pads and conductive TOV in peripheral area around semiconductor die
US8508045B2 (en) 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US8883561B2 (en) 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US8710668B2 (en) 2011-06-17 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with laser hole and method of manufacture thereof
US20120319295A1 (en) 2011-06-17 2012-12-20 Chi Heejo Integrated circuit packaging system with pads and method of manufacture thereof
US8541884B2 (en) 2011-07-06 2013-09-24 Research Triangle Institute Through-substrate via having a strip-shaped through-hole signal conductor
US8754514B2 (en) 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US8873320B2 (en) * 2011-08-17 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM repair architecture for wide I/O DRAM based 2.5D/3D system chips
US8975741B2 (en) 2011-10-17 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming package-on-package structures
US8634221B2 (en) 2011-11-01 2014-01-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory system that utilizes a wide input/output (I/O) interface to interface memory storage with an interposer and that utilizes a SerDes interface to interface a memory controller with an integrated circuit, and a method
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8928114B2 (en) 2012-01-17 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-assembly via modules and methods for forming the same
US9258922B2 (en) 2012-01-18 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. PoP structures including through-assembly via modules
US9881894B2 (en) 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
JP5984134B2 (ja) 2012-05-15 2016-09-06 ローム株式会社 半導体装置およびその製造方法、電子部品
US8723309B2 (en) 2012-06-14 2014-05-13 Stats Chippac Ltd. Integrated circuit packaging system with through silicon via and method of manufacture thereof
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US8791016B2 (en) 2012-09-25 2014-07-29 International Business Machines Corporation Through silicon via wafer, contacts and design structures
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US8957525B2 (en) 2012-12-06 2015-02-17 Texas Instruments Incorporated 3D semiconductor interposer for heterogeneous integration of standard memory and split-architecture processor
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US9087832B2 (en) * 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US9087765B2 (en) 2013-03-15 2015-07-21 Qualcomm Incorporated System-in-package with interposer pitch adapter
US9768048B2 (en) 2013-03-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure
FR3007197B1 (fr) 2013-06-18 2016-12-09 St Microelectronics Crolles 2 Sas Procede de realisation d'une liaison electrique traversante et d'un condensateur traversant dans un substrat, et dispositif correspondant
US9484325B2 (en) 2013-10-09 2016-11-01 Invensas Corporation Interconnections for a substrate associated with a backside reveal
US20150102464A1 (en) 2013-10-11 2015-04-16 Samsung Electro-Mechanics Co., Ltd. Capacitor with hole structure and manufacturing method thereof
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US20160148868A1 (en) 2014-11-25 2016-05-26 International Business Machines Corporation Precision intralevel metal capacitor fabrication
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US9496326B1 (en) 2015-10-16 2016-11-15 International Business Machines Corporation High-density integrated circuit via capacitor
US11887930B2 (en) * 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120098844A (ko) * 2009-12-29 2012-09-05 인텔 코포레이션 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법
KR20120075855A (ko) * 2010-12-29 2012-07-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 반도체 패키지 구조물의 제조 방법
KR20120094182A (ko) * 2011-02-16 2012-08-24 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170382B2 (en) 2016-09-29 2019-01-01 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10741461B2 (en) 2016-09-29 2020-08-11 Samsung Electronics Co., Ltd. Fan-out semiconductor package

Also Published As

Publication number Publication date
KR20140050507A (ko) 2014-04-29
US20140110856A1 (en) 2014-04-24
US10804187B2 (en) 2020-10-13
US10109567B2 (en) 2018-10-23
CN103779235A (zh) 2014-05-07
US9391041B2 (en) 2016-07-12
US20230107519A1 (en) 2023-04-06
US11527464B2 (en) 2022-12-13
US20160322288A1 (en) 2016-11-03
US20210028097A1 (en) 2021-01-28
US20190057933A1 (en) 2019-02-21

Similar Documents

Publication Publication Date Title
US11527464B2 (en) Fan-out wafer level package structure
US10867897B2 (en) PoP device
KR101476894B1 (ko) 다중 다이 패키징 인터포저 구조 및 방법
US8889484B2 (en) Apparatus and method for a component package
US10269619B2 (en) Wafer level chip scale packaging intermediate structure apparatus and method
KR102192014B1 (ko) 다중-칩 모듈을 포함한 전자 카드
CN115224013A (zh) 芯片封装结构
US20130026650A1 (en) Semiconductor device, semiconductor module structure configured by vertically stacking semiconductor devices, and manufacturing method thereof
US11329008B2 (en) Method for manufacturing semiconductor package for warpage control
US11139281B2 (en) Molded underfilling for package on package devices
CN103915414A (zh) 倒装芯片晶片级封装及其方法
CN111566799B (zh) 用于形成半导体装置的后柱方法
CN110828430A (zh) 一种封装结构及其制备方法
CN114446918A (zh) Mcm封装结构及其制作方法
CN210516718U (zh) 一种封装结构
CN113725183B (zh) 芯片封装结构及其制作方法
CN221201163U (zh) 半导体装置封装
CN108257933B (zh) 封装结构
CN114446800A (zh) 堆叠半导体封装方法及堆叠半导体封装结构
CN114446919A (zh) Mcm封装结构及其制作方法
CN114446798A (zh) 半导体封装方法及半导体封装结构
CN113725089A (zh) 芯片封装结构的制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180627

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190626

Year of fee payment: 5