CN111755350B - 封装结构制作方法和封装结构 - Google Patents

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Abstract

本发明的实施例提供了一种封装结构制作方法和封装结构,涉及封装技术领域。该封装结构制作方法包括提供一芯片和散热盖;其中,芯片设有线路焊盘,散热盖设有接地端和安装凹槽。将芯片设于安装凹槽内;塑封芯片和散热盖,并露出线路焊盘和接地端;从线路焊盘和接地端引出RDL线路;对RDL线路填充介电层,并在介电层上形成接地焊盘和植球焊盘;其中,接地焊盘与接地端连接,植球焊盘与线路焊盘连接。由于RDL线路直接从接地端和线路焊盘上引出,即散热盖与RDL线路直接相连,有利于减小接地电阻,延长封装结构的使用寿命。

Description

封装结构制作方法和封装结构
技术领域
本发明涉及封装技术领域,具体而言,涉及一种封装结构制作方法和封装结构。
背景技术
现有技术的塑料焊球阵列封装(Plastic Ball Grid Array Package,简称PBGA)工艺制作方法中,需要利用在基板上划锡膏或导电胶体,实现散热盖的导电性能,由于锡膏或导电胶体,其材料本身存在一定的介电损耗,导致PBGA产品接地电阻阻值较大,容易导致其内部产品芯片和线路烧坏,进而导致封装产品无法正常使用。
发明内容
本发明的目的包括,例如,提供了一种封装结构制作方法和封装结构,其能够满足散热盖的导电性能,降低散热盖的接地电阻,提高封装产品质量,延长封装产品使用寿命。
本发明的实施例可以这样实现:
第一方面,本发明实施例提供一种封装结构制作方法,包括:
提供一芯片和散热盖;其中,所述芯片设有线路焊盘,所述散热盖设有接地端和安装凹槽;
将所述芯片设于所述安装凹槽内;
塑封芯片和散热盖,并露出所述线路焊盘和所述接地端;
从所述线路焊盘和所述接地端引出RDL线路;
对所述RDL线路填充介电层,并在所述介电层上形成接地焊盘和植球焊盘;其中,所述接地焊盘与所述接地端连接,所述植球焊盘与所述线路焊盘连接。
在可选的实施方式中,所述从所述线路焊盘和所述接地端引出RDL线路的步骤还包括:
分别在所述线路焊盘和所述接地端上电镀铜层,并布设RDL线路。
在可选的实施方式中,所述安装所述芯片的步骤包括:
所述芯片上远离所述线路焊盘的一侧通过散热胶贴装至所述安装凹槽内。
在可选的实施方式中,所述提供一芯片和散热盖的步骤还包括:
提供一载体,所述载体上设置UV膜,所述散热盖贴装在所述UV膜上。
在可选的实施方式中,在所述填充介电层的步骤后,还包括:
切割所述载体,去除所述UV膜。
在可选的实施方式中,所述塑封芯片和散热盖的步骤还包括:
采用印刷方式填充塑封料,在所述UV膜远离所述载体的一侧形成塑封体,以塑封所述芯片和所述散热盖。
在可选的实施方式中,所述对所述RDL线路填充介电层,并在所述介电层上形成接地焊盘和植球焊盘的步骤包括:
在布设RDL线路后,对所述RDL线路填充第一介电层;
在所述RDL线路上电镀铜层,形成所述接地焊盘和所述植球焊盘;
对所述接地焊盘和所述植球焊盘填充第二介电层,且所述第二介电层低于所述接地焊盘和所述植球焊盘。
第二方面,本发明实施例提供一种封装结构,包括散热盖、芯片和介电层;所述芯片设有线路焊盘,所述散热盖设有接地端和安装凹槽;所述芯片设于所述安装凹槽内;
所述介电层上设有RDL线路,所述接地端与所述RDL线路的铜层直接连接,所述线路焊盘与所述RDL线路电连接。
在可选的实施方式中,所述芯片上远离所述线路焊盘的一侧通过散热胶贴装至所述安装凹槽内。
在可选的实施方式中,所述介电层上设有接地焊盘和植球焊盘,所述接地焊盘和所述植球焊盘分别与所述RDL线路电连接。
本发明实施例的有益效果包括,例如:
该封装结构制作方法中,通过在芯片的线路焊盘上以及散热盖的接地端引出RDL线路,实现RDL线路分别与芯片和散热盖相连,实现了电连接。由于RDL线路从散热盖的接地端引出,即散热盖接地端直接与RDL线路连接,既满足了散热盖的导电性能,同时也降低了散热盖的接地电阻,该封装结构制作方法能够解决现有技术中由于接地电阻较大导致封装产品内的芯片和线路容易被烧坏的缺陷,有利于提高封装产品质量,延长封装产品使用寿命。
本发明实施例提供的封装结构,包括散热盖、芯片和介电层,在介电层上设有RDL线路,通过将接地端与RDL线路的铜层直接连接,线路焊盘与所述RDL线路电连接,既能满足散热盖的导电性能,同时又可以减小散热盖的接地电阻,提高封装产品的质量,有利于防止封装产品由于接地电阻偏大而造成的线路和芯片被烧坏。
附图说明
为了更清楚地说明本发明实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本发明的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本发明具体实施例提供的封装结构的整体示意图;
图2为本发明具体实施例提供的封装结构的散热盖的结构示意图;
图3为本发明具体实施例提供的封装结构制作方法的主要步骤示意框图;
图4为本发明具体实施例提供的封装结构制作方法中的散热盖与载体的贴装示意图;
图5为本发明具体实施例提供的封装结构制作方法中芯片的贴装示意图;
图6为本发明具体实施例提供的封装结构制作方法中塑封芯片和散热盖的示意图;
图7为本发明具体实施例提供的封装结构制作方法中布设RDL线路的示意图;
图8为本发明具体实施例提供的封装结构制作方法中植球的示意图;
图9为本发明具体实施例提供的封装结构制作方法中切割分离的示意图。
图标:100-封装结构;110-散热盖;111-接地端;113-安装凹槽;120-芯片;121-线路焊盘;123-散热胶;130-介电层;131-第一介电层;133-第二介电层;140-RDL线路;141-铜层;143-植球焊盘;145-接地焊盘;150-塑封体;160-锡球;170-载体;180-UV膜。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围,而是仅仅表示本发明的选定实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中,需要说明的是,若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,若出现术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
需要说明的是,在不冲突的情况下,本发明的实施例中的特征可以相互结合。
随着半导体行业的快速发展,PBGA塑料焊球阵列封装结构广泛应用于半导体行业中。现有的PBGA封装结构中,大多通过贴装散热盖实现散热,其要求散热盖满足散热和接地性能。
传统的PBGA散热盖实现接地导电功能,通常采用导电胶水和锡膏两种,即在基板上划导电胶水或锡膏,通过贴装散热盖在基板表面上,满足其导电性能。由于锡膏或导电胶水,材料本身存在一定的介电损耗,导致PBGA产品接地电阻阻值偏大,容易导致其内部产品芯片和线路烧坏。为了降低接地电阻,通常尝试利用材料特性更好的散热盖,以满足导电性能和散热性能,因此购买散热盖成本较高。
为了克服现有技术的缺陷,本申请提出了一种封装结构100,能够满足散热盖110的导电性能和散热性能,同时降低散热盖110的接地电阻,防止封装产品内部的芯片120和线路烧坏,在提高封装结构100的同时也降低了生产成本。
图1为本发明具体实施例提供的封装结构100的整体示意图,请参考图1。
本实施例提供了一种封装结构100,包括散热盖110、芯片120和介电层130;芯片120设有线路焊盘121,散热盖110设有接地端111和安装凹槽113,芯片120设于安装凹槽113内。介电层130上设有RDL线路140(Re-Distrubution Layer,重新布线层),散热盖110的接地端111与RDL线路140的铜层141直接连接,线路焊盘121与RDL线路140电连接,进而满足散热盖110的导电性能和散热性能。由于散热盖110的接地端111与RDL线路140的铜层141直接连接,避免采用锡膏或导电胶水,减少了线路中的介电损耗,使得接地电阻大大降低,可以有效防止封装产品内部的芯片120和线路由于接地电阻偏大而被烧坏。
图2为本发明具体实施例提供的封装结构100的散热盖110的结构示意图,请参考图2。
可选地,本实施例中,散热盖110的中部设有凹陷部,形成安装凹槽113,用于安装芯片120。凹陷部的四周设有接地端111。可选地,接地端111的数量和布设位置根据实际情况而定,这里不作具体限定。本实施例中,接地端111的数量为四个,均匀分布在凹陷部的外周。散热盖110采用金属材质,RDL线路140采用铜层141,散热盖110与RDL线路140的铜层141直接相连,更容易形成IMC层(Intermetallic Compound,介面金属共化物或介金属),散热盖110与铜层141的结合性更高,导电性能更好,接地电阻更小。并且,散热盖110采用金属材质,成本更低。
进一步地,芯片120上远离线路焊盘121的一侧通过散热胶123贴装至安装凹槽113内。通过散热胶123贴装芯片120,能够大幅提升散热性能,将芯片120热量传导至散热盖110外部。介电层130上设有接地焊盘145和植球焊盘143,接地焊盘145和植球焊盘143分别与RDL线路140电连接。接地焊盘145和植球焊盘143上分别设有锡球160,用于与电路板连接。
本实施例中的封装结构100,散热盖110与RDL线路140的铜层141直接相连,大大降低了散热盖110的接地电阻,解决了现有技术中散热盖110接地电阻高的问题。芯片120通过散热胶123贴装至散热该的安装凹槽113内,大大提升了散热性能。该封装结构100采用扇出技术实现PBGA散热盖110产品工艺,可以进行面板级别的制作,相对传统PBGA单颗散热盖110产品工艺,大幅提升制程UPH(Unit Per Hour,每小时的产出),提高生产效率以及简化工艺流程。
图3为本发明具体实施例提供的封装结构100制作方法的主要步骤示意框图,图4为本发明具体实施例提供的封装结构100制作方法中的散热盖110与载体170的贴装示意图,请参考图3和图4。
本实施例还提供的一种封装结构100制作方法,主要包括以下步骤:
S100:提供芯片120、散热盖110和载体170。
其中,芯片120设有线路焊盘121,散热盖110设有接地端111和安装凹槽113。容易理解,芯片120和散热盖110可以分别在工厂内完成制作。进一步地,载体170上设置UV膜180(Ultraviolet,紫外光膜),散热盖110背离安装凹槽113的一侧表面贴装在UV膜180上,即散热盖110的安装凹槽113的槽口朝上,以便于贴装芯片120。通过将散热盖110设置在载体170上,可以有效消除制作过程中翘曲的问题,且载体170上可以设置多个散热盖110,进行批量生产,相对于现有的单颗产品封装,大大提高了生产效率。可选地,载体170作为对散热盖110的支撑,可以采用玻璃、氧化硅、金属等材料。UV膜180材料可以通过照射紫外光后,去除其表面上的粘接物。
图5为本发明具体实施例提供的封装结构100制作方法中芯片120的贴装示意图,请参考图5。
S200:将芯片120设于安装凹槽113内。
将芯片120上远离线路焊盘121的一侧通过散热胶123贴装至安装凹槽113内,即芯片120的背面通过散热胶123贴装在安装凹槽113的槽底。采用散热胶123对芯片120进行贴装,利用散热胶123的特性,有利于将芯片120热量传导至散热盖110外部,提升散热盖110的散热性能。散热胶123通过烘烤固化后,实现芯片120与散热盖110的固定连接。采用散热胶123贴装芯片120,既便于贴装操作,又可以增加散热效果。
图6为本发明具体实施例提供的封装结构100制作方法中塑封芯片120和散热盖110的示意图,请参考图6。
S300:塑封芯片120和散热盖110,并露出线路焊盘121和接地端111。
在载体170上设有UV膜180的一侧对芯片120和散热盖110进行塑封,形成塑封体150,实现对芯片120和散热盖110的保护。塑封时,先将芯片120的线路焊盘121以及散热盖110的接地端111使用保护膜保护起来,利用印刷方式填充塑封料,将散热盖110与芯片120填充保护起来,形成塑封体150后,再次去除保护膜,以漏出芯片120的线路焊盘121以及散热盖110的接地端111。
图7为本发明具体实施例提供的封装结构100制作方法中布设RDL线路140的示意图,请参考图7。
S400:从线路焊盘121和接地端111引出RDL线路140。
在芯片120上面布设RDL线路140,分别从芯片120的线路焊盘121和散热盖110的接地端111引出RDL线路140,使得封装结构100最终形成的植球焊盘143和接地焊盘145能通过RDL线路140引出。
S500:对RDL线路140填充介电层130,并在介电层130上形成接地焊盘145和植球焊盘143;其中,接地焊盘145与接地端111连接,植球焊盘143与线路焊盘121连接。
进一步地,在布设RDL线路140后,对RDL线路140填充第一介电层131。再在RDL线路140上电镀铜层141,形成接地焊盘145和植球焊盘143。对接地焊盘145和植球焊盘143填充第二介电层133,且第二介电层133低于接地焊盘145和植球焊盘143,即接地焊盘145和植球焊盘143露出第二介电层133。其中,第一介电层131和第二介电层133用于对RDL线路140起到保护和支撑作用,其材料可以采用环氧树脂或氧硅等,这里不作具体限定。
图8为本发明具体实施例提供的封装结构100制作方法中植球的示意图,请参考图8。
S600:在植球焊盘143和接地焊盘145上分别植球。采用植球工艺,分别在植球焊盘143和接地焊盘145上植上锡球160。可选地,还可以在封装结构100上印刻字符,产品标识、参数等,这里不作具体限定。
图9为本发明具体实施例提供的封装结构100制作方法中切割分离的示意图,请参考图9。
S700:切割和转移。
完成植球工艺后,对载体170进行切割,形成单颗产品。图9中的虚线表示切割道。通过紫外光照射去除UV膜180,最后通过倒装工艺将PBGA散热盖110产品贴装至电路板上。
本发明实施例提供的一种封装结构100制作方法,至少具有以下优点:
首先,采用扇出(fan out)技术实现PBGA散热盖110产品工艺,可以进行面板级别的制作,相对传统PBGA单颗散热盖110产品工艺,大幅简化工艺流程,通过设置载体170可以进行批量制作,提升制程UPH效率。其次,利用扇出技术将芯片120背面利用散热胶123层贴装至散热盖110上,可以大幅提升散热盖110的散热性能,将芯片120热量传导至散热盖110外部。通过fan out技术实现RDL线路140布线时,散热盖110的接地端111直接与RDL线路140的铜层141相连,散热盖110采用金属材质与RDL线路140铜层141更容易形成IMC层,结合性和导电性更高,可以大幅提升散热盖110的导电性能,并且封装结构100的接地电阻更低。最后,通过利用fan out技术,利用载体170起到放置散热盖110的作用,最后采用切割分离工艺形成单颗产品,避免传统PBGA单颗散热盖110产品利用冲压工艺分离而导致的产品变形或压坏,同时还能避免散热盖110翘曲引起的接地端111电阻值偏大、产品内部应力过大以及性能损坏等问题。
综上所述,本发明实施例提供了一种封装结构100和封装结构100制作方法,具有以下几个方面的有益效果:
本发明实施例提供的一种封装结构100,将散热盖110的接地端111与RDL线路140的铜层141直接相连,既能满足导电性能和散热性能,也能降低接地电阻,解决现有技术中接地电阻高的问题,可以有效防止封装结构100内部的芯片120和线路由于接地电阻偏大而被烧坏。芯片120通过散热胶123贴装在散热盖110的安装凹槽113内,利用散热胶123的特性,大大增强散热盖110的散热效果,提升封装结构100的散热性能。
本发明实施例提供的一种封装结构100制作方法,采用扇出技术简化工艺流程,能进行面板级别的制作,并且通过设置载体170,能够进行批量生产,相对于传统PBGA单颗散热产品工艺,生产效率得到极大的提高。同时,采用载体170放置散热盖110,在完成植球后可以采用切割分离技术,切割为单颗产品,可以避免传统的冲压分离工艺造成的翘曲问题,避免产品被压坏或冲压变形,降低内部应力,减小接地电阻,提高产品性能。此外,该封装结构100制作方法中从散热盖110的接地端111引出RDL线路140,即接地端111与RDL线路140的铜层141直接连接,降低接地电阻,提高散热性能;芯片120通过散热胶123粘贴至散热盖110的安装凹槽113内,大大提高产品的散热性能。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (4)

1.一种封装结构制作方法,其特征在于,包括:
提供一芯片和散热盖;其中,所述芯片设有线路焊盘,所述散热盖设有接地端和安装凹槽;
提供一载体,所述载体上设置UV膜,所述散热盖背离所述安装凹槽的一侧贴装在所述UV膜上;
将所述芯片设于所述安装凹槽内;其中,所述芯片上远离所述线路焊盘的一侧通过散热胶贴装至所述安装凹槽内;
塑封芯片和散热盖,并露出所述线路焊盘和所述接地端;
从所述线路焊盘和所述接地端引出RDL线路;其中,分别在所述线路焊盘和所述接地端上电镀铜层,并布设RDL线路,使得所述散热盖的接地端与RDL线路的铜层直接相连形成IMC层;
对所述RDL线路填充介电层,并在所述介电层上形成接地焊盘和植球焊盘;其中,所述接地焊盘与所述接地端连接,所述植球焊盘与所述线路焊盘连接;
多个所述散热盖间隔设置,沿相邻两个间隔设置的所述散热盖之间的切割道进行分切,形成单颗产品。
2.根据权利要求1所述的封装结构制作方法,其特征在于,在所述填充介电层的步骤后,还包括:
切割所述载体,去除所述UV膜。
3.根据权利要求1所述的封装结构制作方法,其特征在于,所述塑封芯片和散热盖的步骤还包括:
采用印刷方式填充塑封料,在所述UV膜远离所述载体的一侧形成塑封体,以塑封所述芯片和所述散热盖。
4.根据权利要求1所述的封装结构制作方法,其特征在于,所述对所述RDL线路填充介电层,并在所述介电层上形成接地焊盘和植球焊盘的步骤包括:
在布设RDL线路后,对所述RDL线路填充第一介电层;
在所述RDL线路上电镀铜层,形成所述接地焊盘和所述植球焊盘;
对所述接地焊盘和所述植球焊盘填充第二介电层,且所述第二介电层低于所述接地焊盘和所述植球焊盘。
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CN114582815B (zh) * 2022-05-05 2022-11-01 甬矽电子(宁波)股份有限公司 散热盖、封装结构和封装结构制作方法
CN115527961A (zh) * 2022-10-19 2022-12-27 广东省科学院半导体研究所 带有散热板的多芯片互连封装结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159643B2 (en) * 2012-09-14 2015-10-13 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package
US9391041B2 (en) * 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
CN103617991A (zh) * 2013-11-20 2014-03-05 华进半导体封装先导技术研发中心有限公司 半导体封装电磁屏蔽结构及制作方法
US20190259689A1 (en) * 2018-02-19 2019-08-22 Dialog Semiconductor (Uk) Limited Re-Routable Clip for Leadframe Based Product
CN110164839B (zh) * 2019-05-27 2020-01-31 广东工业大学 一种高密度线路嵌入转移的扇出型封装结构与方法
CN111029332A (zh) * 2019-12-27 2020-04-17 广东佛智芯微电子技术研究有限公司 具有高散热和电磁屏蔽性的扇出型封装结构及其制备方法

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