CN101546739B - 不通过打线即达成电性连接的芯片封装结构及其制作方法 - Google Patents
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Abstract
一种不通过打线即达成电性连接的芯片封装结构及其制作方法，包括：封装单元、至少一个半导体芯片、至少一个第一绝缘层、多个第一导电层、至少一个第二绝缘层及多个第二导电层。封装单元具有至少一个容置槽。半导体芯片容置于容置槽内，半导体芯片的上表面具有多个导电焊盘。第一绝缘层形成于多个导电焊盘之间，以使得多个导电焊盘彼此绝缘。多个第一导电层成形于第一绝缘层上，每一个第一导电层的一端电性连接于相对应的导电焊盘。第二绝缘层形成于多个第一导电层之间，以使得多个第一导电层彼此绝缘。多个第二导电层分别成形于多个第一导电层的另一相反端上。本发明可省略打线工艺并避免因打线而造成电性接触不良。
Description
技术领域
本发明涉及一种半导体芯片封装结构及其制作方法，尤其涉及一种不需通过打线工艺(wire-bonding process)即可达成电性连接的半导体芯片封装结构及其制作方法。
背景技术
请参阅图1所示，其为现有技术以打线工艺制作的发光二极管封装结构的剖面示意图。由图中可知，现有技术的发光二极管封装结构包括：基底结构1a、多个设置于该基底结构1a上端的发光二极管2a、多条导线3a、及多个荧光胶体4a。
其中，每一个发光二极管2a以其出光表面20a背向该基底结构1a的方式设置于该基底结构1a上，并且每一个发光二极管2a上端的正、负电极区域21a、22a经由两条导线3a电性连接于该基底结构1a的相对应的正、负电极区域11a、12a。此外，每一个荧光胶体4a覆盖于该相对应的发光二极管2a及两条导线3a上端，以保护该相对应的发光二极管2a。
然而，现有技术的打线工艺除了增加制造程序及成本外，有时还必须担心因打线而有电性接触不良的情况发生。此外，由于该两个导线3a均有一端设置于该发光二极管2a上端的正负电极区域21a、22a，因此当该发光二极管2a经由该出光表面20a进行光线投射时，该两条导线3a将造成投射阴影，而降低该发光二极管2a的发光品质。
所以由上述可知，目前现有技术的发光二极管封装结构显然具有不便与缺陷，因而有待加以改善。
发明内容
因此，本发明人认为上述缺陷可改善，且依据多年来从事此方面的相关经验，通过悉心观察且研究，并配合科技原理的运用，而提出一种设计合理且有效改善上述缺陷的本发明。
本发明所要解决的技术问题，在于提供一种不通过打线即达成电性连接的芯片封装结构及其制作方法。因为本发明的半导体芯片封装结构不需通过打线工艺即可达成电性连接，因此本发明可省略打线工艺并且可免去因打线而电性接触不良的情况发生。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种不通过打线即达成电性连接的芯片封装结构，其包括：封装单元(package unit)、半导体芯片(semiconductor chip)、第一绝缘单元(first insulative unit)、第一导电单元(first conductive unit)、第二绝缘单元(second insulative unit)、及第二导电单元(second conductive unit)。
其中，该封装单元具有至少一个容置槽(receiving groove)。该至少一个半导体芯片容置于该至少一个容置槽内，并且该至少一个半导体芯片的上表面具有多个导电焊盘(conducive pad)。该第一绝缘单元具有至少一个形成于上述多个导电焊盘之间的第一绝缘层(first insulative layer)，以使得上述多个导电焊盘彼此绝缘。该第一导电单元具有多个成形于该至少一个第一绝缘层上的第一导电层(first conductive layer)，并且每一个第一导电层的一端电性连接于相对应的导电焊盘。该第二绝缘单元具有至少一个形成于上述多个第一导电层之间的第二绝缘层(second insulative layer)，以使得上述多个第一导电层彼此绝缘。该第二导电单元具有多个成形于上述多个第一导电层的另一相反端上的第二导电层(second conductive layer)。
上述不通过打线即达成电性连接的芯片封装结构，该至少一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述多个导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
上述不通过打线即达成电性连接的芯片封装结构，该至少一个半导体芯片为光感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘至少分成电极焊盘组及信号焊盘组。
上述不通过打线即达成电性连接的芯片封装结构中，该至少一个半导体芯片可为集成电路芯片，该封装单元可为不透光材料，并且所述多个导电焊盘可至少分成电极焊盘组及信号焊盘组。
上述不通过打线即达成电性连接的芯片封装结构中，该第一绝缘层可形成于该封装单元及该至少一个半导体芯片上。
上述不通过打线即达成电性连接的芯片封装结构中，该第二绝缘单元可覆盖于所述多个导电层上。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种不通过打线即达成电性连接的芯片封装结构的制作方法，其包括下列步骤：首先，将至少两个半导体芯片设置于附着性高分子材料(adhesive polymericmaterial)上，其中每一个半导体芯片具有多个导电焊盘，并且上述多个导电焊盘面向该附着性高分子材料；接着，将封装单元覆盖于上述至少两个半导体芯片上；然后，将该封装单元反转并且除去该附着性高分子材料，以使得上述多个导电焊盘外露并朝上。
接下来，形成至少一个第一绝缘层于上述多个导电焊盘之间，以使得上述多个导电焊盘彼此绝缘；然后，形成多个第一导电层于该至少一个第一绝缘层上并电性连接于上述多个导电焊盘；紧接着，分别形成多个第二绝缘层于上述多个第一导电层之间；接下来，分别形成多个第二导电层于上述多个第一导电层上，以电性连接于上述多个导电焊盘；最后，进行切割，以形成至少两个单个的半导体芯片封装结构。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，每一个半导体芯片可为发光二极管芯片，该封装单元可为荧光材料或透明材料，并且所述多个导电焊盘可分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，每一个半导体芯片可为光感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘可至少分成电极焊盘组及信号焊盘组。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，每一个半导体芯片可为集成电路芯片，该封装单元可为不透光材料，并且所述多个导电焊盘可至少分成电极焊盘组及信号焊盘组。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，上述形成该至少一个第一绝缘层的步骤可更进一步包括：形成第一绝缘材料于该封装单元上，以覆盖该至少两个半导体芯片及所述多个导电焊盘；以及除去部分的第一绝缘材料而形成该至少一个第一绝缘层，以露出所述多个导电焊盘；其中，该第一绝缘材料以印刷、涂布、或喷涂的方式形成于该封装单元上，并且经过烘烤程序以硬化该第一绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第一绝缘材料。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，上述形成所述多个第一导电层的步骤可更进一步包括：形成第一导电材料于该至少一个第一绝缘层及所述多个导电焊盘上；以及除去部分的第一导电材料，以形成所述多个分别电性连接于所述多个导电焊盘的第一导电层；其中，该第一导电材料以蒸镀、溅镀、电镀、或无电电镀的方式形成于该至少一个第一绝缘层及所述多个导电焊盘上，然后通过曝光、显影及蚀刻过程的配合以除去上述部分的第一导电材料。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，上述形成所述多个第二绝缘层的步骤可更进一步包括：形成第二绝缘材料于所述多个第一导电层及该至少一个第一绝缘层上；以及除去部分的第二绝缘材料而形成所述多个第二绝缘层，以露出所述多个第一导电层的一部分；其中，该第二绝缘材料以印刷、涂布、或喷涂的方式形成于所述多个第一导电层及该至少一个第一绝缘层上，并且经过烘烤程序以硬化该第二绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第二绝缘材料。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，所述多个第二导电层可通过蒸镀、溅镀、电镀、或无电电镀的方式形成于所述多个第一导电层上。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，所述多个第一导电层可分成多个第一部分导电层及多个第二部分导电层，并且每一个第一部分导电层的一端电性连接于相对应的导电焊盘，每一个第二部分导电层的两端分别电性连接于相对应的导电焊盘，此外所述多个第二绝缘层分别形成于所述多个第一部分导电层及所述多个第二部分导电层之间，此外一部分的第二导电层形成于所述多个第一部分导电层的另一相反端，其余部分的第二导电层形成于每一个第二部分导电层的中间处。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种不通过打线即达成电性连接的芯片封装结构的制作方法，其包括下列步骤：首先，形成至少一个第一绝缘层于附着性高分子材料上；然后，将至少两个半导体芯片设置于该至少一个第一绝缘层上，其中每一个半导体芯片具有多个导电焊盘，并且上述多个导电焊盘面向该至少一个第一绝缘层；接着，将封装单元覆盖于上述至少两个半导体芯片上；紧接着，将该封装单元反转并且除去该附着性高分子材料，以使得该至少一个绝缘层外露并朝上。
接下来，形成至少一个第一绝缘层于上述多个导电焊盘之间，以使得上述多个导电焊盘彼此绝缘；然后，形成多个第一导电层于该至少一个第一绝缘层上并电性连接于上述多个导电焊盘；紧接着，分别形成多个第二绝缘层于上述多个第一导电层之间；接下来，分别形成多个第二导电层于上述多个第一导电层上，以电性连接于上述多个导电焊盘；最后，进行切割，以形成至少两个单个的半导体芯片封装结构。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，每一个半导体芯片可为发光二极管芯片，该封装单元可为荧光材料或透明材料，并且所述多个导电焊盘可分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，每一个半导体芯片可为光感测芯片，该封装单元可为透明材料或透光材料，并且所述多个导电焊盘可至少分成电极焊盘组及信号焊盘组。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，每一个半导体芯片可为集成电路芯片，该封装单元可为不透光材料，并且所述多个导电焊盘可至少分成电极焊盘组及信号焊盘组。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，上述形成该至少一个第一绝缘层的步骤可更进一步包括：形成第一绝缘材料于该封装单元上，以覆盖该至少两个半导体芯片及所述多个导电焊盘；以及除去部分的第一绝缘材料而形成该至少一个第一绝缘层，以露出所述多个导电焊盘；其中，该第一绝缘材料以印刷、涂布、或喷涂的方式形成于该封装单元上，并且经过烘烤程序以硬化该第一绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第一绝缘材料。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，上述形成所述多个第一导电层的步骤可更进一步包括：形成第一导电材料于该至少一个第一绝缘层及所述多个导电焊盘上；以及除去部分的第一导电材料，以形成所述多个分别电性连接于所述多个导电焊盘的第一导电层；其中，该第一导电材料以蒸镀、溅镀、电镀、或无电电镀的方式形成于该至少一个第一绝缘层及所述多个导电焊盘上，然后通过曝光、显影及蚀刻过程的配合以除去上述部分的第一导电材料。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，上述形成所述多个第二绝缘层的步骤可更进一步包括：形成第二绝缘材料于所述多个第一导电层及该至少一个第一绝缘层上；以及除去部分的第二绝缘材料而形成所述多个第二绝缘层，以露出所述多个第一导电层的一部分；其中，该第二绝缘材料以印刷、涂布、或喷涂的方式形成于所述多个第一导电层及该至少一个第一绝缘层上，并且经过烘烤程序以硬化该第二绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第二绝缘材料。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，所述多个第二导电层可通过蒸镀、溅镀、电镀、或无电电镀的方式形成于所述多个第一导电层上。
上述不通过打线即达成电性连接的芯片封装结构的制作方法中，所述多个第一导电层可分成多个第一部分导电层及多个第二部分导电层，并且每一个第一部分导电层的一端电性连接于相对应的导电焊盘，每一个第二部分导电层的两端分别电性连接于相对应的导电焊盘，此外所述多个第二绝缘层分别形成于所述多个第一部分导电层及所述多个第二部分导电层之间，此外一部分的第二导电层形成于所述多个第一部分导电层的另一相反端，其余部分的第二导电层形成于每一个第二部分导电层的中间处。
为了能更进一步了解本发明为达成预定目的所采取的技术、手段及效果，请参阅以下有关本发明的详细说明与附图，相信本发明的目的、特征与特点，当可由此得到深入且具体的了解，然而附图仅供参考与说明，并非用来对本发明加以限制。
附图说明
图1为现有技术以打线工艺制作的发光二极管封装结构的剖面示意图；
图2为本发明不通过打线即达成电性连接的芯片封装结构的制作方法的第一实施例及第二实施例的流程图；
图2A至图2K分别为本发明不通过打线即达成电性连接的芯片封装结构的第一实施例的剖面流程示意图；以及
图3A至图3D分别为本发明不通过打线即达成电性连接的芯片封装结构的第二实施例的部分剖面流程示意图。
其中，附图标记说明如下：
[现有技术]
1a 基底结构 11a 正电极区域
12a 负电极区域
2a 发光二极管 20a 发光表面
21a 正电极区域
22a 负电极区域
3a 导线
4a 荧光胶体
[本发明]
1 半导体芯片 10 导电焊盘
100 正极焊盘
101 负极焊盘
102 发光表面
2 封装单元
3 第一绝缘层
4 第一导电层 41 第一部分导电层
42 第二部分导电层
5 第二绝缘层
6 第二导电层
A 附着性高分子材料
b1 第一绝缘层
B1 第一绝缘材料
C1 第一导电材料
B2 第二绝缘材料
X 虚线
<单个半导体芯片封装结构>
P1、P2 半导体芯片封装结构
1 发光二极管芯片
10 导电焊盘
2′封装单元
20′容置槽
3′第一绝缘层
4、4′第一导电层
5 第二绝缘层
6、6′第二导电层
具体实施方式
请参阅图2、及图2A至图2K所示，图2为本发明不通过打线即达成电性连接的芯片封装结构的制作方法的第一实施例及第二实施例的流程图；图2A至图2K分别为本发明不通过打线即达成电性连接的芯片封装结构的第一实施例的剖面流程示意图。
由上述上述多个图中可知，本发明第一实施例提供一种不通过打线即达成电性连接的芯片封装结构的制作方法，其包括下列步骤：
步骤S100：首先，请配合图2及图2A所示，将至少两个半导体芯片1设置于附着性高分子材料A上，其中每一个半导体芯片1具有多个导电焊盘10，并且多个导电焊盘10面向该附着性高分子材料A。以第一实施例而言，每一个半导体芯片1可为发光二极管芯片(LED chip)。
步骤S102：接着，请配合图2及图2B所示，将封装单元2覆盖于上述至少两个半导体芯片1上。以第一实施例而言，该封装单元2可为荧光材料(fluorescent material)，并且多个导电焊盘10分成正极焊盘(positive electrodepad)100及负极焊盘(negative electrode pad)101，此外每一个半导体芯片1具有设置于多个导电焊盘10的相反端的发光表面(light-emitting surface)102。
步骤S104：然后，请配合图2及图2C所示，将该封装单元2反转并且除去该附着性高分子材料A，以使得多个导电焊盘10外露并朝上。
步骤S106：接下来，请配合图2及图2D所示，形成第一绝缘材料(firstinsulative material)B1于该封装单元2上，以覆盖该至少两个半导体芯片1及多个导电焊盘10。此外，该第一绝缘材料B1以印刷(printing)、涂布(coating)、或喷涂(spring)的方式形成于该封装单元2上，并且经过烘烤(curing)工序以硬化(hardening)该第一绝缘材料B1。
步骤S108：紧接着，请配合图2及图2E所示，除去部分的第一绝缘材料B1，以形成至少一个用于露出多个导电焊盘10的第一绝缘层3。具体地说，通过曝光(exposure)、显影(development)、及蚀刻(etching)过程的配合，来除去上述部分的第一绝缘材料B1，并且通过形成上述至少一个第一绝缘层3于多个导电焊盘10之间，来使得多个导电焊盘10彼此绝缘。
步骤S110：然后，请配合图2及图2F所示，形成第一导电材料(firstconductive material)C1于该至少一个第一绝缘层3及多个导电焊盘10上。另外，该第一导电材料C1以蒸镀(evaporation)、溅镀(sputtering)、电镀(electroplating)、或无电电镀(electroless plating)的方式形成于该至少一个第一绝缘层3及多个导电焊盘10上。
步骤S112：接着，请配合图2及图2G所示，除去部分的第一导电材料C1，以形成多个分别电性连接于多个导电焊盘10的第一导电层4。换言之，通过曝光、显影及蚀刻过程的配合来除去上述部分的第一导电材料C1，并且多个第一导电层4形成于该至少一个第一绝缘层3上并电性连接于多个导电焊盘10。
步骤S114：接下来，请配合图2及图2H所示，形成第二绝缘材料(secondinsulative material)B2于多个第一导电层4及该至少一个第一绝缘层3上。此外，该第二绝缘材料B2以印刷、涂布、或喷涂的方式形成于多个第一导电层4及该至少一个第一绝缘层3上，并且经过烘烤程序以硬化该第二绝缘材料B2。此外，多个第一导电层4分成多个第一部分导电层(first partconductive layer)41及多个第二部分导电层(second part conductive layer)42，并且每一个第一部分导电层41的一端电性连接于相对应的导电焊盘10，每一个第二部分导电层42的两端分别电性连接于相对应的导电焊盘10。
步骤S116：紧接着，请配合图2及图2I所示，除去部分的第二绝缘材料B2而形成多个第二绝缘层5，以露出多个第一导电层4的一部分。换言之，通过曝光、显影、及蚀刻过程的配合，以除去上述部分的第二绝缘材料B2，并且多个第二绝缘层5成形于多个第一导电层4之间。此外，多个第二绝缘层5分别形成于多个第一部分导电层41及多个第二部分导电层42之间。
步骤S118：然后，请配合图2及图2J所示，分别形成多个第二导电层6于多个第一导电层4上，以电性连接于多个导电焊盘10。此外，多个第二导电层6通过蒸镀、溅镀、电镀、或无电电镀的方式形成于多个第一导电层4上。此外，一部分的第二导电层6(外缘的第二导电层6)形成于多个第一部分导电层41的另一相反端，其余部分的第二导电层6(中心的第二导电层6)形成于每一个第二部分导电层42的中间处。
步骤S120：接下来，请配合图2及图2K所示，延着虚线X进行切割，以形成至少两个单个的半导体芯片封装结构P。
其中，每一个半导体芯片封装结构(P1、P2)包括：半导体芯片1、封装单元2、第一绝缘单元、第一导电单元、第二绝缘单元、及第二导电单元。
此外，该封装单元2′具有至少一个容置槽20′。该半导体芯片1容置于该至少一个容置槽20′内，并且该半导体芯片1的上表面具有多个导电焊盘10。该第一绝缘单元具有至少一个形成于多个导电焊盘10之间的第一绝缘层3′，以使得多个导电焊盘10彼此绝缘。该第一导电单元具有多个成形于该至少一个第一绝缘层3′上的第一导电层(4、4′)，并且每一个第一导电层(4、4′)的一端电性连接于相对应的导电焊盘10。该第二绝缘单元具有至少一个形成于多个第一导电层(4、4′)之间的第二绝缘层(5)，以使得多个第一导电层(4、4′)彼此绝缘。该第二导电单元具有多个成形于多个第一导电层(4、4′)的另一相反端上的第二导电层(6、6′)。
请参阅图3A至图2C所示，其分别为本发明不通过打线即达成电性连接的芯片封装结构的第二实施例的部分剖面流程示意图。
由图2及图3A至图2C的配合可知，本发明第二实施例提供一种不通过打线即达成电性连接的芯片封装结构的制作方法，其包括下列步骤：
步骤S200：首先，配合图2及图3A，形成至少一个第一绝缘层b1(未受压前)于附着性高分子材料A上。
步骤S202：接着，配合图2及图3B，将至少两个半导体芯片1设置于该至少一个第一绝缘层B1(受压后)上，其中每一个半导体芯片1具有多个导电焊盘10，并且多个导电焊盘10面向该至少一个第一绝缘层B1。
步骤S204：然后，配合图2及图3C，将封装单元2覆盖于上述至少两个半导体芯片1上。
步骤S206：然后，配合图2及图3D，将该封装单元2反转并且除去该附着性高分子材料A，以使得该至少一个绝缘层B1外露并朝上。
此外，接下去的步骤与第一实施例的S108至S120相同，以完成单个半导体芯片封装结构P的制作。
此外，该半导体芯片1与该封装单元2包括下列不同的选择：
1、如上述第一实施例与第二实施例所述，该半导体芯片1可为发光二极管芯片，而该封装单元2可为荧光材料，并且多个导电焊盘10分成正极焊盘100及负极焊盘101。例如：若该发光二极管芯片为一个蓝色发光二极管芯片(blue LED chip)，则通过该蓝色发光二极管芯片与该荧光材料的配合，即可产生白色光束。
2、该半导体芯片1可为发光二极管芯片，而该封装单元2可为透明材料(transparent material)，并且多个导电焊盘10分成正极焊盘100及负极焊盘101。例如：若该发光二极管芯片为一个红色发光二极管芯片(red LED chip)，则通过该红色发光二极管芯片与该透明材料的配合，也可产生红色光束。
3、该半导体芯片1可为光感测芯片(light-sensing chip)，而该封装单元2可为透明材料或透光材料(translucent material)，并且多个导电焊盘10至少分成电极焊盘组(electrode pad set)及信号焊盘组(signal pad set)。
4、该半导体芯片1可为集成电路芯片(IC chip)，而该封装单元2可为不透光材料(opaque material)，并且多个导电焊盘10至少分成电极焊盘组及信号焊盘组。
然而以上所述，仅为本发明最佳之一的具体实施例的详细说明与附图，不过本发明的特征并不局限于此，并非用以限制本发明，本发明的所有范围应权利要求为准，凡符合本发明权利要求范围的精神与其类似变化的实施例，均应包含于本发明的范畴中，任何本领域技术人员在本发明的领域内，可轻易想到的变化或修改均可涵盖在以下本发明的范围内。
Claims (24)
1.一种不通过打线即达成电性连接的芯片封装结构，其特征在于，包括：
封装单元，其具有至少一个容置槽及一位于上述至少一容置槽内的内表面；
至少一个半导体芯片，其容置于该至少一个容置槽内，并且该至少一个半导体芯片的上表面具有多个导电焊盘，上述至少一半导体芯片的底面及侧边接触该封装单元的内表面；
第一绝缘单元，其具有至少一个形成于所述多个导电焊盘之间的第一绝缘层，以使得所述多个导电焊盘彼此绝缘；
第一导电单元，其具有多个成形于该至少一个第一绝缘层上的第一导电层，并且每一个第一导电层的一端电性连接于相对应的导电焊盘，每一个第一导电层的一侧边外露出来；
第二绝缘单元，其具有至少一个形成于所述多个第一导电层之间的第二绝缘层，以使得所述多个第一导电层彼此绝缘；以及
第二导电单元，其具有多个成形于所述多个第一导电层的另一相反端上的第二导电层，每一个第二导电层的上表面外露出来，每一个第二导电层的上表面与上述至少一第二绝缘层的上表面切齐。
2.如权利要求1所述的不通过打线即达成电性连接的芯片封装结构，其特征在于：该至少一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述多个导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
3.如权利要求1所述的不通过打线即达成电性连接的芯片封装结构，其特征在于：该至少一个半导体芯片为光感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘至少分成电极焊盘组及信号焊盘组。
4.如权利要求1所述的不通过打线即达成电性连接的芯片封装结构，其特征在于：该至少一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述多个导电焊盘至少分成电极焊盘组及信号焊盘组。
5.如权利要求1所述的不通过打线即达成电性连接的芯片封装结构，其特征在于：该第一绝缘层形成于该封装单元及该至少一个半导体芯片上。
6.如权利要求1所述的不通过打线即达成电性连接的芯片封装结构，其特征在于：该第二绝缘单元覆盖于所述多个导电层上。
7.一种不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于，包括下列步骤：
将至少两个半导体芯片设置于附着性高分子材料上，其中每一个半导体芯片具有多个导电焊盘，并且所述多个导电焊盘面向该附着性高分子材料；
将封装单元覆盖于上述至少两个半导体芯片上，以将上述至少两颗半导体芯片无间隙地密封于该封装单元内，其中每一个半导体芯片的底面及侧边接触该封装单元的内表面；
将该封装单元反转并且除去该附着性高分子材料，以使得所述多个导电焊盘外露并朝上；
形成至少一个第一绝缘层于所述多个导电焊盘之间，以使得所述多个导电焊盘彼此绝缘；
形成多个第一导电层于该至少一个第一绝缘层上并电性连接于所述多个导电焊盘；
分别形成多个第二绝缘层于所述多个第一导电层之间；
分别形成多个第二导电层于所述多个第一导电层上，以电性连接于所述多个导电焊盘，其中每一个第二导电层的上表面与每一个第二绝缘层的上表面切齐；以及
进行切割，以形成至少两个单个的半导体芯片封装结构。
8.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：每一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述多个导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
9.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：每一个半导体芯片为光感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘至少分成电极焊盘组及信号焊盘组。
10.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：每一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述多个导电焊盘至少分成电极焊盘组及信号焊盘组。
11.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：上述形成该至少一个第一绝缘层的步骤中，更进一步包括：
形成第一绝缘材料于该封装单元上，以覆盖该至少两个半导体芯片及所述多个导电焊盘；以及
除去部分的第一绝缘材料而形成该至少一个第一绝缘层，以露出所述多个导电焊盘；
其中，该第一绝缘材料以印刷、涂布、或喷涂的方式形成于该封装单元上，并且经过烘烤程序以硬化该第一绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第一绝缘材料。
12.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：上述形成所述多个第一导电层的步骤中，更进一步包括：
形成第一导电材料于该至少一个第一绝缘层及所述多个导电焊盘上；以及
除去部分的第一导电材料，以形成所述多个分别电性连接于所述多个导电焊盘的第一导电层；
其中，该第一导电材料以蒸镀、溅镀、电镀、或无电电镀的方式形成于该至少一个第一绝缘层及所述多个导电焊盘上，然后通过曝光、显影及蚀刻过程的配合以除去上述部分的第一导电材料。
13.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：上述形成所述多个第二绝缘层的步骤中，更进一步包括：
形成第二绝缘材料于所述多个第一导电层及该至少一个第一绝缘层上；以及
除去部分的第二绝缘材料而形成所述多个第二绝缘层，以露出所述多个第一导电层的一部分；
其中，该第二绝缘材料以印刷、涂布、或喷涂的方式形成于所述多个第一导电层及该至少一个第一绝缘层上，并且经过烘烤程序以硬化该第二绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第二绝缘材料。
14.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：所述多个第二导电层通过蒸镀、溅镀、电镀、或无电电镀的方式形成于所述多个第一导电层上。
15.如权利要求7所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：所述多个第一导电层分成多个第一部分导电层及多个第二部分导电层，并且每一个第一部分导电层的一端电性连接于相对应的导电焊盘，每一个第二部分导电层的两端分别电性连接于相对应的导电焊盘，此外所述多个第二绝缘层分别形成于所述多个第一部分导电层及所述多个第二部分导电层之间，此外一部分的第二导电层形成于所述多个第一部分导电层的另一相反端，其余部分的第二导电层形成于每一个第二部分导电层的中间处。
16.一种不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于，包括下列步骤：
形成至少一个第一绝缘层于附着性高分子材料上；
将至少两个半导体芯片设置于该至少一个第一绝缘层上，其中每一个半导体芯片具有多个导电焊盘，并且所述多个导电焊盘面向该至少一个第一绝缘层；
将封装单元覆盖于上述至少两个半导体芯片上，以将上述至少两颗半导体芯片无间隙地密封于该封装单元内，其中每一个半导体芯片的底面及侧边接触该封装单元的内表面；
将该封装单元反转并且除去该附着性高分子材料，以使得该至少一个绝缘层外露并朝上；
形成至少一个第一绝缘层于所述多个导电焊盘之间，以使得所述多个导电焊盘彼此绝缘；
形成多个第一导电层于该至少一个第一绝缘层上并电性连接于所述多个导电焊盘；
分别形成多个第二绝缘层于所述多个第一导电层之间；
分别形成多个第二导电层于所述多个第一导电层上，以电性连接于所述多个导电焊盘，其中每一个第二导电层的上表面与每一个第二绝缘层的上表面切齐；以及
进行切割，以形成至少两个单个的半导体芯片封装结构。
17.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：每一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述多个导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
18.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：每一个半导体芯片为光感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘至少分成电极焊盘组及信号焊盘组。
19.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：每一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述多个导电焊盘至少分成电极焊盘组及信号焊盘组。
20.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：上述形成该至少一个第一绝缘层的步骤中，更进一步包括：
形成第一绝缘材料于该封装单元上，以覆盖该至少两个半导体芯片及所述多个导电焊盘；以及
除去部分的第一绝缘材料而形成该至少一个第一绝缘层，以露出所述多个导电焊盘；
其中，该第一绝缘材料以印刷、涂布、或喷涂的方式形成于该封装单元上，并且经过烘烤程序以硬化该第一绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第一绝缘材料。
21.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：上述形成所述多个第一导电层的步骤中，更进一步包括：
形成第一导电材料于该至少一个第一绝缘层及所述多个导电焊盘上；以及
除去部分的第一导电材料，以形成所述多个分别电性连接于所述多个导电焊盘的第一导电层；
其中，该第一导电材料以蒸镀、溅镀、电镀、或无电电镀的方式形成于该至少一个第一绝缘层及所述多个导电焊盘上，然后通过曝光、显影及蚀刻过程的配合以除去上述部分的第一导电材料。
22.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：上述形成所述多个第二绝缘层的步骤中，更进一步包括：
形成第二绝缘材料于所述多个第一导电层及该至少一个第一绝缘层上；以及
除去部分的第二绝缘材料而形成所述多个第二绝缘层，以露出所述多个第一导电层的一部分；
其中，该第二绝缘材料以印刷、涂布、或喷涂的方式形成于所述多个第一导电层及该至少一个第一绝缘层上，并且经过烘烤程序以硬化该第二绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以除去上述部分的第二绝缘材料。
23.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：所述多个第二导电层通过蒸镀、溅镀、电镀、或无电电镀的方式形成于所述多个第一导电层上。
24.如权利要求16所述的不通过打线即达成电性连接的芯片封装结构的制作方法，其特征在于：所述多个第一导电层分成多个第一部分导电层及多个第二部分导电层，并且每一个第一部分导电层的一端电性连接于相对应的导电焊盘，每一个第二部分导电层的两端分别电性连接于相对应的导电焊盘，此外所述多个第二绝缘层分别形成于所述多个第一部分导电层及所述多个第二部分导电层之间，此外一部分的第二导电层形成于所述多个第一部分导电层的另一相反端，其余部分的第二导电层形成于每一个第二部分导电层的中间处。
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