CN101599472B - 达成正面电性导通的无基板半导体封装结构及其制作方法 - Google Patents

达成正面电性导通的无基板半导体封装结构及其制作方法 Download PDF

Info

Publication number
CN101599472B
CN101599472B CN2008100986617A CN200810098661A CN101599472B CN 101599472 B CN101599472 B CN 101599472B CN 2008100986617 A CN2008100986617 A CN 2008100986617A CN 200810098661 A CN200810098661 A CN 200810098661A CN 101599472 B CN101599472 B CN 101599472B
Authority
CN
China
Prior art keywords
conductive
those
unit
welding pad
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008100986617A
Other languages
English (en)
Other versions
CN101599472A (zh
Inventor
汪秉龙
萧松益
张云豪
陈政吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harvatek Corp
Original Assignee
Harvatek Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harvatek Corp filed Critical Harvatek Corp
Priority to CN2008100986617A priority Critical patent/CN101599472B/zh
Publication of CN101599472A publication Critical patent/CN101599472A/zh
Application granted granted Critical
Publication of CN101599472B publication Critical patent/CN101599472B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)

Abstract

本发明公开了一种达成正面电性导通的无基板半导体封装结构及其制作方法，其包括：一封装单元、一半导体芯片、一第一绝缘单元、一第一导电单元、一第二导电单元、及一第二绝缘单元；该封装单元具有一用于容置该半导体芯片的中央容置槽；该半导体芯片具有多个导电焊垫；该第一绝缘单元具有一形成于该些导电焊垫之间的第一绝缘层；该第一导电单元具有多个第一导电层；该第二导电单元具有多个成形于该些第一导电层上的第二导电层；该第二绝缘单元成形于该些第一导电层彼此之间及该些第二导电层彼此之间。

Description

达成正面电性导通的无基板半导体封装结构及其制作方法
技术领域
本发明有关于一种半导体芯片封装结构及其制作方法，尤指一种不需通过打线制程(wire-bonding process)即可达成电性连接的无基板半导体芯片封装结构(semiconductor chip package structure)及其制作方法。
背景技术
请参阅图1所示，其为已知以打线制程(wire-bonding process)制作的发光二极管封装结构的剖面示意图。由图中可知，已知的发光二极管封装结构包括：一基底结构1、多个设置于该基底结构1上端的发光二极管2、多条导线3、及多个荧光胶体4。
其中，每一个发光二极管2是以其出光表面20背向该基底结构1而设置于该基底结构1上，并且每一个发光二极管2上端的正、负电极区域21、22是通过两条导线3以电性连接于该基底结构1的相对应的正、负电极区域11、12。再者，每一个荧光胶体4是覆盖于该相对应的发光二极管2及两条导线3上端，以保护该相对应的发光二极管2。
然而，已知的打线制程除了增加制造程序及成本外，有时还必须担心因打线而有电性接触不良的情况发生。再者，由于该两个导线3的一端皆设置于该发光二极管2上端的正负电极区域21、22，因此当该发光二极管2通过该出光表面20进行光线投射时，该两条导线3将造成投射阴影，而降低该发光二极管2的发光品质。
因此，由上可知，目前已知的发光二极管封装结构，显然具有不便与缺点存在，而待加以改善。
发明内容
本发明所要解决的技术问题，在于提供一种达成正面电性导通的无基板半导体封装结构及其制作方法，所述的无基板半导体芯片封装结构不需通过打线制程即可达成电性连接，因此本发明可省略打线制程并且可免去因打线而有电性接触不良的情况发生。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种达成正面电性导通的无基板半导体封装结构(semiconductor chip package structure)，其包括：一封装单元、至少一半导体芯片、一第一绝缘单元、一第一导电单元、一第二导电单元、及一第二绝缘单元；其中，该封装单元具有至少一中央容置槽；该至少一半导体芯片容置于该至少一中央容置槽内，并且该至少一半导体芯片的上表面具有多个导电焊垫。该第一绝缘单元具有至少一形成于该些导电焊垫之间的第一绝缘层，以使得该些导电焊垫彼此绝缘。
该第一导电单元具有多个第一导电层，并且其中一第一导电层成形于该第一绝缘层上且位于该至少一半导体芯片的上方，其余的第一导电层的一端分别电性连接于该些导电焊垫；该第二导电单元具有多个第二导电层，其中一第二导电层成形于上述位于该至少一半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述该些分别电性连接于该些导电焊垫的第一导电层上；该第二绝缘单元成形于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种达成正面电性导通的无基板半导体封装结构(semiconductor chip package structure)的制作方法，其包括下列步骤：首先，提供至少两颗半导体芯片，其中每一颗半导体芯片具有多个导电焊垫；接着，将一覆着性高分子材料(adhesive polymericmaterial)黏贴于一具有至少两个穿孔的基板单元的下表面；然后，将上述至少两颗半导体芯片容置于上述至少两个穿孔内并设置于该覆着性高分子材料上，其中该些导电焊垫面向该覆着性高分子材料；紧接着，将一封装单元覆盖于该基板单元、该覆着性高分子材料、及上述至少两颗半导体芯片上。
然后，将该封装单元反转并且移除该覆着性高分子材料，以使得该些导电焊垫外露并朝上；接下来，成形具有多个第一导电层的第一导电单元，并且其中两个第一导电层分别位于该至少两颗半导体芯片的上方，其余的第一导电层的一端分别电性连接于该些导电焊垫；然后，成形具有多个第二导电层的第二导电单元，并且其中两个第二导电层分别成形于上述位于该至少两颗半导体芯片上方的两个第一导电层上，其余的第二导电层分别成形于上述该些分别电性连接于该些导电焊垫的第一导电层上；接着，成形一具有多个绝缘层的绝缘单元于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝；最后，依序切割上述位于每一颗半导体芯片两侧的第二导电单元、第一导电单元、及封装单元，以形成至少两颗单颗的无基板单元的半导体芯片封装结构。
为了解决上述技术问题，根据本发明的再一种方案，提供一种达成正面电性导通的无基板半导体封装结构，包括：一封装单元，其具有至少一中央容置槽；至少一半导体芯片，其容置于该至少一中央容置槽内，并且该至少一半导体芯片的上表面具有多个导电焊垫；一第一导电单元，其具有多个第一导电层，并且其中一第一导电层位于该至少一半导体芯片的上方，其余的第一导电层的一端分别电性连接于该些导电焊垫；一第二导电单元，其具有多个第二导电层，其中一第二导电层成形于上述位于该至少一半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述该些分别电性连接于该些导电焊垫的第一导电层上；以及一绝缘单元，其成形于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝。
为了能更进一步了解本发明为达成预定目的所采取的技术、手段及功效，请参阅以下有关本发明的详细说明与附图，相信本发明的目的、特征与特点，当可由此得一深入且具体的了解，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为已知以打线制程(wire-bonding process)制作的发光二极管封装结构的剖面示意图；
图2为本发明达成正面电性导通的无基板半导体封装结构的制作方法的第一实施例的流程图；
图2A至图2K分别为本发明达成正面电性导通的无基板半导体封装结构(semiconductor chip package structure)的第一实施例的制作流程剖面示意图；
图3为本发明达成正面电性导通的无基板半导体封装结构的制作方法的第二实施例的流程图；
图3A至图3K分别为本发明达成正面电性导通的无基板半导体封装结构(semiconductor chip package structure)的第二实施例的制作流程剖面示意图；以及
图4A至图4C为本发明第二实施例的第一绝缘层的制作流程剖面示意图。
主要元部件符号说明
1基底结构          11正电极区域
12负电极区域
2发光二极管        20发光表面
21正电极区域
22负电极区域
3导线
4荧光胶体
1a基板单元         10a穿孔
2a半导体芯片       20a导电焊垫
200a正极焊垫
201a负极焊垫
202a发光表面
3a封装单元
4a第一导电单元     40a第一导电层
5a第二导电单元     50a第二导电层
6a绝缘单元         60a绝缘层
A覆着性高分子材料
Ba绝缘材料
C1a第一导电材料
C2a第二导电材料
1b基板单元         10b穿孔
2b半导体芯片            20b导电焊垫
21b第一绝缘层
200b正极焊垫
201b负极焊垫
202b发光表面
3b封装单元
4b第一导电单元          40b第一导电层
5b第二导电单元          50b第二导电层
6b第二绝缘单元          60b第二绝缘层
A覆着性高分子材料
B1b第一绝缘材料
B2b第一绝缘材料
C1b第一导电材料
C2b第二导电材料
P1a、P2a半导体芯片封装结构
2a半导体芯片            20a导电焊垫
3a′封装单元            30a′中央容置槽
4a′第一导电单元        40a第一导电层
40a′第一导电层
5a′第二导电单元        50a第二导电层
50a′第二导电层
6a′绝缘单元            60a绝缘层
P1b、P2b半导体芯片封装结构
2b半导体芯片            20b导电焊垫
21b第一绝缘层
3b′封装单元            30b′中央容置槽
4b′第一导电单元        40b第一导电层
40b′第一导电层
5b′第二导电单元        50b第二导电层
50b′第二导电层
6b′第二绝缘单元        60b第二绝缘层
具体实施方式
请参阅图2、及图2A至图2K所示，本发明第一实施例提供一种达成正面电性导通的无基板半导体封装结构的制作方法，其包括下列步骤：
步骤S100：首先，请配合图2及图2A所示，将一覆着性高分子材料(adhesive polymeric material)A黏贴于一具有至少两个穿孔10a的基板单元1a的下表面。
步骤S102：接着，请配合图2及图2B所示，将至少两颗半导体芯片2a容置于上述至少两个穿孔10a内并设置于该覆着性高分子材料A上，其中每一颗半导体芯片2a具有多个导电焊垫20a，并且该些导电焊垫20a是面向该覆着性高分子材料A。以第一实施而言，每一颗半导体芯片2a可为一发光二极管芯片。
步骤S104：接着，请配合图2及图2C所示，将一封装单元3a覆盖于该基板单元1a、该覆着性高分子材料A、及上述至少两颗半导体芯片2a上。以第一实施而言，该封装单元3a可为一荧光材料，并且该些导电焊垫20a分成一正极焊垫200a及一负极焊垫201a，此外每一颗半导体芯片2a具有一设置于该些导电焊垫20a的相反端的发光表面202a。
步骤S106：然后，请配合图2及图2D所示，将该封装单元3a反转并且移除该覆着性高分子材料A，以使得该些导电焊垫20a外露并朝上。
步骤S108：接下来，请配合图2及图2E所示，形成一第一导电材料C1a于上述至少两颗半导体芯片2a、该封装单元3a及该基板单元1a上并电性连接于该些导电焊垫20a。此外，该第一导电材料C1a是以蒸镀(evaporation)、溅镀(sputtering)、电镀(electroplating)、或无电电镀(electroless plating)的方式形成。
步骤S110：接着，请配合图2及图2F所示，移除部分的第一导电材料C1a，以形成一具有多个第一导电层40a的第一导电单元4a，并且其中两个第一导电层40a分别位于该至少两颗半导体芯片2a的上方，其余的第一导电层40a分别电性连接于该些导电焊垫20a，其中该第一导电单元4a为一凸块底层金属(under bump metallization，UBM)。另外，上述移除部分的第一导电材料C1a的步骤是通过曝光(exposure)、显影(development)及蚀刻(etching)过程的配合来完成。
步骤S112：接着，请配合图2及图2G所示，形成一第二导电材料C2a于该第一导电单元4a上。此外，该第二导电材料C2a可以蒸镀(evaporation)、溅镀(sputtering)、电镀(electroplating)、或无电电镀(electroless plating)的方式形成于该第一导电单元4a上。
步骤S114：接着，请配合图2及图2H所示，移除部分的第二导电材料C2a，以形成一具有多个第二导电层50a的第二导电单元5a，并且其中两个第二导电层50a分别成形于上述位于该至少两颗半导体芯片2a上方的两个第一导电层40a上，其余的第二导电层50a分别成形于上述该些分别电性连接于该些导电焊垫20a的第一导电层40a上。另外，上述移除部分的第二导电材料C2a的步骤是通过曝光(exposure)、显影(development)及蚀刻(etching)过程的配合来完成。
步骤S116：接下来，请配合图2及图2I所示，成形一绝缘材料Ba于该些第一导电层40a彼此之间、该些第二导电层50a彼此之间、及该第二导电单元5a上。此外，该绝缘材料Ba是以印刷(printing)、涂布(coating)、或喷涂(spring)的方式形成，然后再通过预烤(pre-curing)程序以硬化(hardening)该绝缘材料Ba。
步骤S118：接下来，请配合图2及图2J所示，移除部分的绝缘材料Ba以形成一具有多个绝缘层60a的绝缘单元6a于该些第一导电层40a彼此之间、该些第二导电层50a彼此之间、及部分第二导电单元5a上，以使得该些第一导电层40a彼此之间及该些第二导电层50a彼此之间产生电性隔绝。上述移除部分的绝缘材料Ba的步骤是通过曝光(exposure)、显影(development)、蚀刻(etching)、及烘烤(curing)(以硬化(hardening)该些绝缘层60a)过程的配合来完成。
步骤S120：接下来，请配合图2及图2K所示，延着图2J的虚线X-X进行切割，以形成至少两颗单颗的无基板单元1a的半导体芯片封装结构(P1a、P2a)。换言之，依序切割上述位于每一颗半导体芯片2a两侧的第二导电单元5a、第一导电单元4a、及封装单元3a，以形成至少两颗单颗的无基板单元1a的半导体芯片封装结构(P1a、P2a)。
其中，每一颗半导体芯片封装结构(P1a、P2a)包括：一封装单元(packageunit)3a′、一半导体芯片(semiconductor chip)2a、一第一导电单元(firstconductive unit)4a′、一第二导电单元(second conductive unit)5a′、及一绝缘单元(conductive unit)6a′。
此外，该封装单元3a′具有至少一中央容置槽(center receiving groove)30a′。该半导体芯片2a容置于该至少一中央容置槽内30a′，并且该半导体芯片2a的上表面具有多个导电焊垫(conductive pad)20a。
再者，该第一导电单元4a′具有多个成形于半导体芯片2a及该封装单元3a′上的第一导电层(first conductive layer)40a、40a′，并且其中一第一导电层40a是位于该半导体芯片2a的上方，其余的第一导电层40a′的一端系分别电性连接于该些导电焊垫20a。该第二导电单元5a′具有多个第二导电层(second conductive layer)50a、50a′，其中一第二导电层50a成形于上述位于该半导体芯片2a上方的第一导电层40a上，其余的第二导电层50a′分别成形于上述该些分别电性连接于该些导电焊垫20a的第一导电层40a′上。
另外，该绝缘单元6a′具有多个绝缘层60a，该些绝缘层60a成形于该些第一导电层40a、40a′彼此之间及该些第二导电层50a、50a′彼此之间，以使得该些第一导电层40a、40a′彼此之间及该些第二导电层50a、50a′彼此之间产生电性隔绝。此外，每一个绝缘层60a的一部份覆盖于该些第二导电层50a′上。
请参阅图3、及图3A至图3K所示，本发明第二实施例提供一种达成正面电性导通的无基板半导体封装结构的制作方法，其包括下列步骤：
步骤S200：首先，请配合图3及图3A所示，将一覆着性高分子材料(adhesive polymeric material)A黏贴于一具有至少两个穿孔10b的基板单元1b的下表面。
步骤S202：接着，请配合图3及图3B所示，将至少两颗半导体芯片2b容置于上述至少两个穿孔10b内并设置于该覆着性高分子材料A上，其中每一颗半导体芯片2b具有多个导电焊垫20b，并且至少一第一绝缘层21b是成形于该些导电焊垫20b之间，此外该些导电焊垫20b面向该覆着性高分子材料A。以第一实施而言，每一颗半导体芯片2b可为一发光二极管芯片。
此外，该至少一第一绝缘层21b的制作方法包括下列步骤(请配合图4A至图4C所示)：首先，提供一颗具有多个导电焊垫20b的半导体芯片2b；然后，形成一第一绝缘材料B1b于该半导体芯片2b及该些导电焊垫20b上；接着，移除部分的第一绝缘材料B1b而形成一第一绝缘层21b(第一绝缘单元)，其形成于该些导电焊垫20之间，并以露出该些导电焊垫20b的方式包围该些导电焊垫20。其中，该第一绝缘材料B1b以印刷(printing)、涂布(coating)、或喷涂(spring)的方式形成于该半导体芯片2b上，并且经过预烤(pre-curing)程序以硬化(hardening)该第一绝缘材料B1b，然后再通过曝光(exposure)、显影(development)、蚀刻(etching)、及烘烤(curing)过程的配合以移除上述部分的第一绝缘材料B1b。
步骤S204：接着，请配合图3及图3C所示，将一封装单元3b覆盖于该基板单元1b、该覆着性高分子材料A、及上述至少两颗半导体芯片2b上。以第二实施例而言，该封装单元3b可为一荧光材料，并且该些导电焊垫20b分成一正极焊垫200b及一负极焊垫201b，此外每一颗半导体芯片2b具有一设置于该些导电焊垫20b的相反端的发光表面202b。
步骤S206：然后，请配合图3及图3D所示，将该封装单元3b反转并且移除该覆着性高分子材料A，以使得该些导电焊垫20b外露并朝上。
步骤S208：接下来，请配合图3及图3E所示，形成一第一导电材料C1b于上述至少两颗半导体芯片2b、该第一绝缘层21b、该封装单元3b及该基板单元1b上并电性连接于该些导电焊垫20b。此外，该第一导电材料C1b是以蒸镀(evaporation)、溅镀(sputtering)、电镀(electroplating)、或无电电镀(electroless plating)的方式形成。
步骤S210：接着，请配合图3及图3F所示，移除部分的第一导电材料C1b，以形成一具有多个第一导电层40b的第一导电单元4b，并且其中两个第一导电层40b分别位于该至少两颗半导体芯片2b的上方，其余的第一导电层40b分别电性连接于该些导电焊垫20b。其中该第一导电单元4b为一凸块底层金属(under bump metallization，UBM)。另外，上述移除部分的第一导电材料C1b的步骤是通过曝光(exposure)、显影(development)及蚀刻(etching)过程的配合来完成。
步骤S212：接着，请配合图3及图3G所示，形成一第二导电材料C2b于该第一导电单元4b上。此外，该第二导电材料C2b是以蒸镀(evaporation)、溅镀(sputtering)、电镀(electroplating)、或无电电镀(electroless plating)的方式形成。
步骤S214：接着，请配合图3及图3H所示，移除部分的第二导电材料C2b，以形成一具有多个第二导电层50b的第二导电单元5b，并且其中两个第二导电层50b分别成形于上述位于该至少两颗半导体芯片2b上方的两个第一导电层40b上，其余的第二导电层50b分别成形于上述该些分别电性连接于该些导电焊垫20b的第一导电层40b上，其中上述移除部分的第二导电材料C2b的步骤是通过曝光(exposure)、显影(development)及蚀刻(etching)过程的配合来完成。
步骤S216：接下来，请配合图3及图3I所示，成形一第二绝缘材料B2b于该些第一导电层40b彼此之间、该些第二导电层50b彼此之间、及该第二导电单元5b上。此外，该第二绝缘材料B2b是以印刷(printing)、涂布(coating)、或喷涂(spring)的方式形成。
步骤S218：接下来，请配合图3及图3J所示，移除部分的第二绝缘材料B2b以成形一具有多个第二绝缘层60b的第二绝缘单元6b于该些第一导电层40b彼此之间、该些第二导电层50b彼此之间、及该第二导电单元5b上，以使得该些第一导电层40b彼此之间及该些第二导电层50b彼此之间产生电性隔绝。上述移除部分的第二绝缘材料B2b的步骤是通过曝光(exposure)、显影(development)、蚀刻(etching)、及烘烤(curing)(以硬化(hardening)该些第二绝缘层60b)过程的配合来完成。
步骤S220：接下来，请配合图3及图3K所示，延着图3J的虚线Y-Y进行切割，以形成至少两颗单颗的无基板单元的半导体芯片封装结构P1b、P2b。换言之，依序切割上述位于每一颗半导体芯片2b两侧的第二导电单元5b、第一导电单元4b、及封装单元3b，以形成至少两颗单颗的无基板单元1a的半导体芯片封装结构P1b、P2b。
其中，每一颗半导体芯片封装结构P1b、P2b包括：一封装单元(packageunit)3b′、一半导体芯片(semiconductor chip)2b、一第一绝缘单元(firstinsulative unit)、一第一导电单元(first conductive unit)4b′、一第二导电单元(second conductive unit)5b′、及一第二绝缘单元(conductive unit)6b′。
此外，该封装单元3b′具有至少一中央容置槽(center receiving groove)30b′。该半导体芯片2b容置于该至少一中央容置槽内30b′，并且该半导体芯片2b的上表面具有多个导电焊垫(conductive pad)20b。该第一绝缘单元具有至少一形成于该些导电焊垫20b之间的第一绝缘层(first insulative layer)21b，以使得该些导电焊垫20b彼此绝缘。
再者，该第一导电单元4b′是具有其具有多个成形于半导体芯片2b及该封装单元3b′上的第一导电层40b、40b′，并且其中一第一导电层40b成形于该第一绝缘层21b上且位于该至少一半导体芯片2b的上方，其余的第一导电层40b′的一端分别电性连接于该些导电焊垫20b。该第二导电单元5b′具有多个第二导电层(second conductive layer)50b、50b′，其中一第二导电层50b成形于上述位于该半导体芯片2b上方的第一导电层40b上，其余的第二导电层50b′分别成形于上述该些分别电性连接于该些导电焊垫20b的第一导电层40b′上。
另外，该第二绝缘单元6b′是具有多个第二绝缘层60b，该些第二绝缘层60b成形于该些第一导电层40b、40b′彼此之间及该些第二导电层(50b、50b′)彼此之间，以使得该些第一导电层40b、40b′彼此之间及该些第二导电层50b、50b′彼此之间产生电性隔绝。此外，每一个第二绝缘层60b的一部份覆盖于该些第二导电层50b′上。
此外，以第一实施例为例，该半导体芯片2a与该封装单元3a包括下列不同的选择：
1、该半导体芯片2a可为一发光二极管芯片，而该封装单元3a可为一荧光材料，并且该些导电焊垫20a分成一正极焊垫200a及一负极焊垫201a。例如：若该发光二极管芯片为一颗蓝色发光二极管芯片(blue LED chip)，则通过该蓝色发光二极管芯片与该荧光材料的配合，即可产生白色光束。
2、该半导体芯片2a可为一发光二极管芯片组(LED chip set)，而该封装单元3a可为一透明材料，并且该些导电焊垫20a分成一正极焊垫200a及一负极焊垫201a。例如：若该发光二极管芯片组为一能够产生白光的发光二极管芯片组(例如由红、绿、蓝三种发光二极管所组成的发光二极管芯片组)，则通过该能够产生白光的发光二极管芯片组与该透明材料的配合，亦可产生白色光束。
3、该半导体芯片2a可为一光感测芯片或一影像感测芯片，而该封装单元3a可为一透明材料或一透光材料(translucent material)，并且该等导电焊垫20a系至少分成一电极焊垫组(electrode pad set)及一讯号焊垫组(signal pad set)。
4、该半导体芯片2a可为一集成电路芯片(IC chip)，而该封装单元3a可为一不透光材料(opaque material)，并且该些导电焊垫20a至少分成一电极焊垫组(electrode pad set)及一讯号焊垫组(signal pad set)。
综上所述，因为本发明的无基板半导体芯片封装结构不需通过打线制程即可达成电性连接，因此本发明可省略打线制程并且可免去因打线而有电性接触不良的情况发生。
然而以上所述，仅为本发明最佳的具体实施例的详细说明与图式，然而本发明的特征并不局限于此，并非用以限制本发明，本发明的所有范围应以下述的权利要求为准，凡合于本发明权利要求的精神与其类似变化的实施例，皆应包含于本发明的保护范围中，任何熟悉该项技艺的工作人员在本发明的领域内，可轻易思及的变化或修饰皆可涵盖在本发明的保护范围之内。

Claims (17)

1.一种达成正面电性导通的无基板半导体封装结构，其特征在于，包括：
一封装单元，其具有至少一中央容置槽；
至少一半导体芯片，其容置于该至少一中央容置槽内，并且该至少一半导体芯片的上表面具有多个导电焊垫；
一第一绝缘单元，其具有至少一形成于该些导电焊垫之间的第一绝缘层，以使得该些导电焊垫彼此绝缘；
一第一导电单元，其具有多个第一导电层，并且其中一第一导电层成形于该第一绝缘层上且位于该至少一半导体芯片的上方，其余的第一导电层的一端分别电性连接于该些导电焊垫；
一第二导电单元，其具有多个第二导电层，其中一第二导电层成形于上述位于该至少一半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述该些分别电性连接于该些导电焊垫的第一导电层上；以及
一第二绝缘单元，其成形于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝。
2.如权利要求1所述的达成正面电性导通的无基板半导体封装结构，其特征在于，所述至少一半导体芯片为一发光二极管芯片，所述封装单元为一荧光材料或一透明材料，并且该些导电焊垫分成一正极焊垫及一负极焊垫，此外该发光二极管芯片具有一设置于该些导电焊垫的相反端的发光表面。
3.如权利要求1所述的达成正面电性导通的无基板半导体封装结构，其特征在于，所述至少一半导体芯片为一光感测芯片，所述封装单元为一透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
4.如权利要求1所述的达成正面电性导通的无基板半导体封装结构，其特征在于，所述至少一半导体芯片为一集成电路芯片，所述封装单元为一不透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
5.如权利要求1所述的达成正面电性导通的无基板半导体封装结构，其特征在于，上述该些分别电性连接于该些导电焊垫的第一导电层是成形于所述封装单元及所述至少一半导体芯片的该些导电焊垫上。
6.如权利要求1所述的达成正面电性导通的无基板半导体封装结构，其特征在于，所述第二绝缘单元的一部分覆盖于该些第二导电层上。
7.一种达成正面电性导通的无基板半导体封装结构的制作方法，其特征在于，包括下列步骤：
提供至少两颗半导体芯片，其中每一颗半导体芯片具有多个导电焊垫；
将一覆着性高分子材料黏贴于一具有至少两个穿孔的基板单元的下表面；
将上述至少两颗半导体芯片容置于上述至少两个穿孔内并设置于该覆着性高分子材料上，其中该些导电焊垫是面向该覆着性高分子材料；
将一封装单元覆盖于该基板单元、该覆着性高分子材料、及上述至少两颗半导体芯片上；
将该封装单元反转并且移除该覆着性高分子材料，以使得该些导电焊垫外露并朝上；
成形具有多个第一导电层的第一导电单元，并且其中两个第一导电层分别位于该至少两颗半导体芯片的上方，其余的第一导电层的一端分别电性连接于该些导电焊垫；
成形具有多个第二导电层的第二导电单元，并且其中两个第二导电层分别成形于上述位于该至少两颗半导体芯片上方的两个第一导电层上，其余的第二导电层分别成形于上述该些分别电性连接于该些导电焊垫的第一导电层上；
成形一具有多个绝缘层的绝缘单元于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝；以及
依序切割上述位于每一颗半导体芯片两侧的第二导电单元、第一导电单元、及封装单元，以形成至少两颗单颗的无基板单元的半导体芯片封装结构。
8.如权利要求7所述的达成正面电性导通的无基板半导体封装结构的制作方法，其特征在于，每一颗半导体芯片为一发光二极管芯片，所述封装单元为一荧光材料或一透明材料，并且该些导电焊垫分成一正极焊垫及一负极焊垫，此外该发光二极管芯片具有一设置于该些导电焊垫的相反端的发光表面。
9.如权利要求7所述的达成正面电性导通的无基板半导体封装结构的制作方法，其特征在于，每一颗半导体芯片为一光感测芯片，所述封装单元为一透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
10.如权利要求7所述的达成正面电性导通的无基板半导体封装结构的制作方法，其特征在于，每一颗半导体芯片为一集成电路芯片，所述封装单元为一不透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
11.如权利要求7所述的达成正面电性导通的无基板半导体封装结构的制作方法，其特征在于，上述提供至少两颗半导体芯片的步骤中，更进一步包括：
形成一第一绝缘材料于该半导体芯片及该些导电焊垫上；以及
移除部分的第一绝缘材料而形成一第一绝缘层，以露出该些导电焊垫；
其中，该第一绝缘材料是以印刷、涂布、或喷涂的方式形成于该半导体芯片上，并且经过烘烤程序以硬化该第一绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以移除上述部分的第一绝缘材料。
12.如权利要求7所述的达成正面电性导通的无基板半导体封装结构的制作方法，其特征在于，上述成形所述第一导电单元及所述第二导电单元的步骤中，更进一步包括：
形成一第一导电材料于上述至少两颗半导体芯片、该封装单元及该基板单元上并电性连接于该些导电焊垫；
移除部分的第一导电材料，以形成该些第一导电层；
形成一第二导电材料于该些第一导电层上；以及
移除部分的第二导电材料，以形成该些第二导电层；
其中，该第一导电材料及该第二导电材料皆以蒸镀、溅镀或电镀的方式形成，然后通过曝光、显影及蚀刻过程的配合以移除上述部分的第一导电材料及第二导电材料。
13.一种达成正面电性导通的无基板半导体封装结构，其特征在于，包括：
一封装单元，其具有至少一中央容置槽；
至少一半导体芯片，其容置于该至少一中央容置槽内，并且该至少一半导体芯片的上表面具有多个导电焊垫；
一第一导电单元，其具有多个第一导电层，并且其中一第一导电层位于该至少一半导体芯片的上方，其余的第一导电层的一端分别电性连接于该些导电焊垫；
一第二导电单元，其具有多个第二导电层，其中一第二导电层成形于上述位于该至少一半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述该些分别电性连接于该些导电焊垫的第一导电层上；以及
一绝缘单元，其成形于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝。
14.如权利要求13所述的达成正面电性导通的无基板半导体封装结构，其特征在于，所述至少一半导体芯片为一发光二极管芯片，所述封装单元为一荧光材料或一透明材料，并且该些导电焊垫分成一正极焊垫及一负极焊垫，此外该发光二极管芯片具有一设置于该些导电焊垫的相反端的发光表面。
15.如权利要求13所述的达成正面电性导通的无基板半导体封装结构，其特征在于，所述至少一半导体芯片为一光感测芯片，所述封装单元为一透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
16.如权利要求13所述的达成正面电性导通的无基板半导体封装结构，其特征在于，所述至少一半导体芯片为一集成电路芯片，所述封装单元为一不透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
17.如权利要求13所述的达成正面电性导通的无基板半导体封装结构，其特征在于，上述该些分别电性连接于该些导电焊垫的第一导电层成形于所述封装单元及所述至少一半导体芯片的该些导电焊垫上。
CN2008100986617A 2008-06-05 2008-06-05 达成正面电性导通的无基板半导体封装结构及其制作方法 Expired - Fee Related CN101599472B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2008100986617A CN101599472B (zh) 2008-06-05 2008-06-05 达成正面电性导通的无基板半导体封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008100986617A CN101599472B (zh) 2008-06-05 2008-06-05 达成正面电性导通的无基板半导体封装结构及其制作方法

Publications (2)

Publication Number Publication Date
CN101599472A CN101599472A (zh) 2009-12-09
CN101599472B true CN101599472B (zh) 2011-06-08

Family

ID=41420840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100986617A Expired - Fee Related CN101599472B (zh) 2008-06-05 2008-06-05 达成正面电性导通的无基板半导体封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN101599472B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5544872B2 (ja) * 2009-12-25 2014-07-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5521130B1 (ja) * 2012-08-30 2014-06-11 パナソニック株式会社 電子部品パッケージおよびその製造方法
EP4033529A4 (en) * 2019-09-18 2023-10-25 Quanzhou Sanan Semiconductor Technology Co., Ltd. LIGHT-EMITTING DIODE PACKAGING ASSEMBLY

Also Published As

Publication number Publication date
CN101599472A (zh) 2009-12-09

Similar Documents

Publication Publication Date Title
US6831372B2 (en) Electronic devices with semiconductor chips and a leadframe with device positions and methods for producing the same
CN101587933B (zh) 发光二极管的晶圆级封装结构及其制造方法
CN104737314B (zh) 光电子半导体构件
CN102549785B (zh) 发光装置
CN102130272A (zh) 发光器件封装和具有发光器件封装的光单元
CN102237281A (zh) 半导体器件及其制造方法
TWI438888B (zh) 具載體基板與複數發光半導體元件之光電模組及其製造方法
TW201143044A (en) Wafer level compliant packages for rear-face illuminated solid state image sensors
CN101626056A (zh) 半导体元件及其制造方法
CN101911291A (zh) 具有用于镀敷芯片下方的垫的迹线的球栅阵列封装
US9627583B2 (en) Light-emitting device and method for manufacturing the same
US20100200888A1 (en) Silicon-Based Sub-Mount for an Opto-Electronic Device
CN114127901A (zh) 器件和用于制造器件的方法
CN100501986C (zh) 半导体装置及其制造方法
CN110993777B (zh) 一种显示驱动板及其制备方法和显示装置
EP2888745A1 (de) Elektrische bauelementanordnung
CN101599472B (zh) 达成正面电性导通的无基板半导体封装结构及其制作方法
CN116210095A (zh) 光电子半导体器件和制造方法
CN101546739B (zh) 不通过打线即达成电性连接的芯片封装结构及其制作方法
JP2007027638A (ja) 発光装置
CN101771112B (zh) 增加发光效率的晶片级发光二极管封装结构及其制作方法
WO2011019145A2 (ko) 마스크를 적용하여 측면 반사면을 금속 코팅한 발광 다이오드 패키지 기판 및 그 제조 방법
CN101996959A (zh) 不通过打线即实现电性连接的芯片封装结构及其制作方法
CN101599469B (zh) 可达成背面电性导通的半导体芯片封装结构及其制作方法
CN115394635A (zh) 晶圆及其制备方法、掩模版

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110608

Termination date: 20120605