KR102644916B1 - 발광다이오드 패키징 어셈블리 - Google Patents

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Abstract

발광다이오드 패키징 어셈블리에 있어서, 상기 패키징 어셈블리는, 서로 이격된 복수의 LED칩(100), 패키징층(200), 배선층(310, 330), 절연층(500)을 포함하고, 상기 각 LED칩(100)은 서로 반대인 제1 표면(S21), 제2 표면(S22), 상기 제1 표면(S21)과 상기 제2 표면(S22) 사이에서 연결되는 측면(S24) 및 상기 제2 표면(S22)에 형성된 전극 그룹(110)을 포함하고, 상기 제1 표면(S21)은 출광면이며, 상기 패키징층(200)은 상기 LED칩(100) 사이의 틈새를 채우고, 상기 LED칩(100)의 측벽을 커버하고, 상기 LED칩(100)의 전극 그룹을 노출시키며, 상기 배선층(310, 330)은 상기 LED칩(100)의 제2 표면(S22) 상에 형성되고, 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면을 포함하고, 상기 제1 표면은 상기 LED칩(100)의 전극 그룹에 연결되며, 상기 절연층(500)은 상기 패키징층(200)의 표면을 커버하여 형성되고, 상기 배선층(310, 330)을 커버하고, 1층 또는 다층 구조를 포함하고, 그 중 적어도 하나의 층은 투명층이다.

Description

발광다이오드 패키징 어셈블리
본 발명은 패키징 어셈블리에 관한 것으로, 특히 발광다이오드 패키징 어셈블리 및 발광다이오드 패키징 어셈블리를 포함하는 발광장치에 관한 것이다.
본 출원은 2019 년 9월 18일에 출원된 중국 실용신안 출원 제201921553483.2호(발명의 명칭 “발광다이오드 패키징 어셈블리”), 2019년 9월 18일에 출원된 중국 실용신안 출원 제201921553484.7호(발명의 명칭 “발광다이오드 패키징 어셈블리”)에 기초한 우선권을 주장하고, 상기 출원의 모든 내용은 본 출원에 원용된다.
발광다이오드(Light Emitting Diode，LED)는 오늘 날 가장 널리 사용되는 광원 기술 중 하나로서, 조명 장치의 광원으로 사용될 수 있고, TV, 휴대폰, PC, 노트북 PC, PDA (Personal Digital Assistant)와 같은 다양한 전자 제품의 디스플레이 장치의 광원으로도 널리 사용된다. LED장치의 크기를 줄이면 디스플레이의 해상도가 높아져, 휴대폰, 차량 탑재 패널, TV, 컴퓨터, 화상 회의 등과 같은 LED디스플레이 화면의 응용 영역을 확장할 수 있다. 현재 주요 디스플레이 화면에 사용되는 패키징 크기는 2121 및 1010이고, 기술의 발전으로, 0808 또는 더 작은 패키징 크기가 시장에 출시되었다.
본 발명의 목적은 극소 피치의 발광다이오드 패키징 어셈블리를 제공하는 것이다.
일부 실시예에서, 상기 LED패키징 어셈블리는 서로 이격된 복수개의 LED칩, 패키징층, 배선층, 절연층을 포함하고, 상기 각 LED칩은 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면 및 상기 제2 표면에 형성된 전극 그룹을 포함하고, 상기 전극 그룹은 제1 전극 및 제2 전극을 포함하고, 상기 제1 표면은 출광면이며, 상기 패키징층은 흡광층으로서, 상기 LED칩 사이의 틈새를 채우고, 상기 LED칩의 측벽을 커버하고, 상기 LED칩의 제1 전극 및 제2 전극을 노출시키며, 상기 배선층은 상기 LED칩의 제2 표면 상에 형성되고, 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면을 포함하고, 상기 제1 표면은 상기 LED칩의 전극 그룹에 연결되며, 상기 절연층은 상기 패키징층의 표면을 커버하여 형성되고, 상기 배선층을 커버하고, 1층 또는 다층 구조를 포함하고, 그 중 적어도 하나의 층은 투명층이다.
상기 LED패키징 어셈블리의 패키징층은 유색 흡광층을 사용하고, 절연층은 투명층을 선택하므로, 탄소 분말 또는 염료와 같은 별도의 착색제를 첨가하지 않고, 실리카겔 또는 에폭시 수지 등 재료를 직접 이용할 수 있어, 착색제의 첨가로 인한 불균일성, 계면 결함 등으로 인한 신뢰성 저하(예를 들면 절연성능 저하)를 방지하여, 절연층이 배선층을 감싸는 신뢰성을 보장할 수 있다.
일부 실시예에서, 각 발광 유닛의 각 LED칩은 제1 방향에 따라 일렬로 배열되고, 각 LED칩의 제1, 제2 전극은 제2 방향에 따라 병렬로 배치된다.
일부 실시예에서, 상기 배선층은 제1 방향에서 인접한 2개 또는 복수의 발광 유닛의 제1, 제2 및 제3 LED칩의 제1 전극을 병렬로 연결하고, 제2 방향에서 인접한 2개 또는 복수의 발광 유닛의 제1, 제2 및 제3 LED칩의 제2 전극을 병렬로 연결함으로써, 상기 복수의 발광 유닛을 전기적으로 연결하여 올인원 발광 모듈을 형성한다.
일부 실시예에서, 상기 패키징 어셈블리는 상기 LED칩을 탑재하기 위한 패키징 기판이 구비되지 않고, 상기 LED칩은 상기 패키징층에 의해 위치가 고정된다.
추가적으로, N-in-1 발광 모듈이 구비된 상기 패키징 어셈블리에 있어서, N=m×n이고, 인접한 발광 유닛 사이의 간격(D1)은 바람직하게는 0.8mm 이하이고, N은 4, 6, 8, 9, 16, 32 또는 64와 같은 4 이상의 정수를 취할 수 있고, N의 값이 클수록, D1의 값은 작아지고, 예를 들면 N이 4~9인 경우, D1은 0.4~0.8일 수 있고, N이 8 이상인 경우, D는 0.1~0.4일 수 있다.
일부 실시예에서, 상기 패키징 어셈블리는 외부 접속용 패드를 더 포함하고, 상기 패드의 개수(P)는 n+m×a이고, a는 각 상기 발광 유닛의 LED칩의 개수이고, n≥m이다. 이러한 설계를 통해, 패키징 어셈블리의 패드의 개수를 최대한 줄일 수 있고, 한편으로 배선이 용이하고, 다른 한편으로 사용단의 실장에 유리하여, 단락 위험을 줄인다.
일부 실시예에서, 상기 패키징 어셈블리는 서로 이격된 복수개의 LED칩, 제1 패키징층,제2 패키징층, 배선층 및 절연층을 포함하고, 각 LED칩은 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면 및 상기 제2 표면에 형성된 전극 그룹을 포함하고, 상기 전극 그룹은 제1 전극 및 제2 전극을 포함하고, 상기 제1 표면은 출광면이며, 상기 제1 패키징층은 상기 LED칩 사이의 틈새를 채우고, 상기 LED칩의 측벽을 커버하고, 상기 LED칩의 제1 전극과 제2 전극 및 적어도 일부의 제1 표면을 노출시키고, 상기 제1 패키징층은 유색층이며, 상기 제2 패키징층은 상기 제1 패키징층 상에 형성되고, 상기 LED칩의 제1 표면을 커버하고, 소정의 투사율을 가진 투광층이고, 그 투사율은 상기 제1 패키징층의 투사율보다 크며, 상기 배선층은 상기 LED칩의 제2 표면 상에 형성되고, 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면을 포함하고, 상기 제1 표면은 상기 LED칩의 전극 그룹에 연결되며, 상기 절연층은 상기 패키징층의 표면을 커버하여 형성되고, 상기 배선층을 커버한다.
상기 LED패키징 어셈블리에서, 먼저, 제1 패키징층으로서 유색 재료층을 사용하되, 상기 복수의 LED칩 사이의 틈새를 채우고 LED칩의 측벽을 커버하여, LED칩 사이의 광학 간섭을 방지할 수 있으며, 상기 복수의 LED칩의 출광면에 제2 패키징층으로서 투명 또는 반투명 투광층을 형성하여, 한편으로 LED칩의 출광면을 보호할 수 있고, 다른 한편으로 광 산란 투광층으로서 광 산란 효과를 발생할 수 있고, 궁극적으로 LED패키징 어셈블리를 디스플레이 패널에 적용할 경우, 눈부심을 효과적으로 감소시킬 수 있고, 추가적으로 상기 패키징층은 산란 입자와 같은 광 산란 재료를 포함할 수 있다.
추가적으로 다양한 요구에 따라 제2 패키징층의 투사율을 조정하여, 최상의 디스플레이 효과를 얻을 수 있다. 예를 들어 실내 디스플레이에 적용할 경우, 제2 패키징층으로서 반투명 재료를 선택할 수 있고, 투사율은 40%~80%인 것이 바람직하고, 이 경우 눈부심을 더욱 줄일 수 있고, 실외 디스플레이에 적용될 경우, 투사율은 바람직하게는 70% 이상인 투명층을 선택할 수 있다.
일부 실시예에서, 상기 제2 패키징층은 바람직하게는 20μm 이하이고, 더 바람직하게는 10μm 이하(예를 들면 10μm)이고, 각 LED칩의 출광면이 거의 동일한 높이(높이 차이는 10μm 이하임)에 위치하는 것과 결합하여, 상기 패키징 어셈블리의 화소 영역이 크게 늘어날 경우, 출광면의 통일에 유리하도록 하여, 측벽 사이의 광 간섭의 영향을 줄인다.
일부 실시예에서, 상기 배선층은 제1 방향에서 인접한 2개 또는 복수의 발광 유닛의 제1, 제2 및 제3 LED칩의 제1 전극을 병렬로 연결하고, 제2 방향에서 인접한 2개 또는 복수의 발광 유닛의 제1, 제2 및 제3 LED칩의 제2 전극을 병렬로 연결함으로써, 상기 복수의 발광 유닛을 전기적으로 연결하여 올인원 발광 모듈을 형성한다.
본 발명의 효과는 다음과 같다: 본 발명은 기판이 없는 패키징 형태를 사용하고, 패키징층에 의해 복수의 발광 유닛의 LED칩을 고정하고, 상기 다층 발광 유닛의 후면에 상기 복수의 발광 유닛의 LED칩을 직렬 및 병렬하는 다층 배선층을 형성하고, 제1 배선층은 복수의 화소 영역의 LED칩을 직렬 및 병렬 연결하고, 관통홀층 및 제2 배선층을 통해, 재배선하여, 통합형의 얇은 형태의 소형피치 발광다이오드 패키징 어셈블리를 형성한 다음, 합리적인 배선층 설계를 통해, 한편으로 패키징 어셈블리의 외접 패드의 개수를 줄여, 사용단의 실장 난이도를 줄일 수 있고, 동시에 제품의 신뢰성을 향상시키며, 또한 배선층의 층수가 4개 그룹보다 많지 않고 높지 않게 하여, 제품이 가볍고 얇도록 보장할 수 있어 단말 제품의 경량화 및 슬림화에 유리하다.
본 발명의 기타 특징 및 장점은 후술할 설명서에서 설명할 것이며, 또한 설명서를 통해 부분적으로 명백해지거나 본 발명의 실시를 통해 이해하게 될 것이다. 본 발명의 목적 및 기타 장점은 설명서, 특허청구범위 및 도면에 명시된 구조를 통해 실현되고 얻을 수 있다.
본 발명의 기타 특징 및 효과는 참조 도면의 실시방식에서 명확하게 보여줄 것이다.
도 1은 본 발명의 발광다이오드(LED) 패키징 어셈블리의 구조를 설명하는 하나의 사시도이다.
도 2는 본 발명의 하나의 실시예의 LED패키징 어셈블리의 구조를 설명하는 개략적인 측면 단면도이다.
도 3은 본 발명의 하나의 실시예의 LED패키징 어셈블리의 LED칩의 배치 방식을 설명하는 개략적인 평면도이다.
도 4는 상기 실시예의 LED패키징 어셈블리의 LED칩은 일반적인 LED칩인 것을 설명하는 개략적인 측면 단면도이다.
도 5는 상기 실시예의 LED패키징 어셈블리의 LED칩의 고정 방식을 설명하는 개략적인 측면 단면도이다.
도 6은 상기 실시예의 LED패키징 어셈블리의 제1 배선층을 설명하는 개략적인 측면 단면도이다.
도 7은 상기 실시예의 LED패키징 어셈블리의 제1 배선층을 설명하는 개략적인 평면도이다.
도 8은 상기 실시예의 LED패키징 어셈블리의 관통홀층을 설명하는 개략적인 측면 단면도이다.
도 9는 본 발명의 LED패키징 어셈블리의 관통홀층을 설명하는 개략적인 평면도이다.
도 10은 상기 실시예의 LED패키징 어셈블리의 제2 배선층을 설명하는 개략적인 측면 단면도이다.
도 11은 상기 실시예의 LED패키징 어셈블리의 제2 배선층을 설명하는 개략적인 평면도이다.
도 12는 상기 실시예의 LED패키징 어셈블리의 제1 배선층, 관통홀층 및 제2 배선층을 설명하는 개략적인 평면도이다.
도 13은 상기 실시예의 LED패키징 어셈블리의 회로 연결을 설명하는 회로도이다.
도 14는 본 발명의 실시예의 LED패키징 어셈블리의 LED칩의 배치 및 제1 배선층을 설명하는 개략적인 평면도이다.
도 15는 본 발명의 상기 실시예의 LED패키징 어셈블리의 제2 배선층을 설명하는 개략적인 평면도이다.
도 16은 본 발명의 상기 실시예의 LED패키징 어셈블리의 제1 배선층, 관통홀층 및 제2 배선층을 설명하는 개략적인 평면도이다.
도 17은 상기 실시예의 LED패키징 어셈블리의 회로 연결을 설명하는 회로도이다.
도 18은 본 발명의 다른 실시예의 LED패키징 어셈블리의 배선 연결을 설명하는 개략적인 회로 연결도이다.
도 19는 본 발명의 다른 실시예의 LED패키징 어셈블리의 배선 연결을 설명하는 개략적인 회로 연결도이다.
도 20는 본 발명의 다른 실시예의 LED패키징 어셈블리의 제1 배선층을 설명하는 개략적인 평면도이다.
도 21는 본 발명의 상기 실시예의 LED패키징 어셈블리의 제2배선층을 설명하는 개략적인 평면도이다.
도 22는 본 발명의 상기 실시예의 LED패키징 어셈블리의 제3 배선층을 설명하는 개략적인 평면도이다.
도 23은 본 발명의 하나의 실시예의 LED패키징 어셈블리의 구조를 설명하는 개략적인 측면 단면도이다.
본 발명을 상세히 설명하기 전에, 이하의 설명에서 유사한 구성 요소는 동일한 번호로 표시된다는 점에 유의해야한다.
도 1 및 도 2를 참조하면, 본 발명의 발광다이오드(light emitting diode，LED)패키징 어셈블리의 하나의 실시예이고, 기판이 없는 LED패키징 어셈블리이며, 상기 LED패키징 어셈블리는 m×n매트릭스로 배치된 복수의 발광 유닛을 포함할 수 있고, 여기서 m 및 n은 1보다 큰 정수이다. 각 발광 유닛은 파장이 다른 복수의 LED칩을 포함하고, 바람직하게는, 예를 들면 적어도 3개의 LED칩은 각각 적색광(R), 녹색광(G), 청색광(B)을 방출하고, 또한 백색광을 방출하는 LED칩(파장 변환층을 포함)을 더 포함할 수 있고, 즉 RGBW조합을 형성하고, 이를 통해 디스플레이 화면의 밝기를 향상시킬 수 있으며, 실외 디스플레이에 매우 유리하다. 각 발광 유닛은 하나의 화소 영역(PX)에 해당하고, 화소라고도 칭할 수 있다. 하나의 구체적인 실시예에서, 상기 LED패키징 어셈블리는 2×2개의 화소 영역을 포함한다. 각 화소 영역(PX)은 서로 이격되어 있고 출광면(S21)을 가진 복수의 LED칩(100)이 구비되고, 상기 패키징 어셈블리는 복수의 LED칩(100) 사이의 간격을 채워 고정시키는 패키징층(200) 및 상기 패키징층 상에 위치하는 다층 배선층을 더 포함한다. 상기 다층 배선층은 제1 배선층(310), 관통홀층(320) 및 제2 배선층(330)을 포함하고, 각 층의 배선층 사이는 절연층(500)을 통해 전기적으로 절연된다. 제1 배선층(310)은 상기 복수의 LED칩의 하부면 상에 형성되어, 병렬 및/또는 직렬 연결된 복수의 LED칩을 연결하고, 상기 관통홀층(320)은 상기 제1 배선층(310) 상에 형성되고, 상기 제1 배선층(310)과 전기적인 연결을 형성하고, 제2 배선층(330)은 상기 관통홀층(320) 상에 형성되고, 상기 관통홀층(320)과 전기적인 연결을 형성한다.
도 3은 상기 패키징 어셈블리의 LED칩 배열 방식을 개략적으로 보여줬다. 도3을 참조하면, 상기 패키징 어셈블리는 4개의 화소 영역(PX1~PX4)을 구비하고, 각 화소 영역(PX)은 제1 LED칩(100L1), 제2 LED칩(100L2) 및 제3 LED칩(100L3)과 같은 복수의 LED칩(100)을 포함한다. 다른 일부 실시예에서, 각 화소 영역은 2개의 LED 칩 또는 3개 이상의 LED칩(예를 들면 4개의 LED칩)만 포함할 수도 있다. 상기 3개의 LED칩(100L1, 100L2 및 100L3)은 파장이 다른 광을 방출할 수 있고, 예를 들면 적색광, 녹색광 및 청색광을 각각 방출할 수 있다.
도 4를 참조하면, 상기 LED칩(100L1~100L3) 중 하나이고, 각 상기 LED칩(100L1~100L3)은 동일한 측에 위치한 한 쌍의 전극(110), 서로 반대인 제1 표면(S21)과 제2 표면(S22), 및 상기 제1 표면(S21)과 상기 제2 표면(S22) 사이에 연결되는 측면(S24)과 전극 표면(S23)이 구비된다. 상기 제1 표면(S21)은 출광면(S21)이고, 상기 제2 표면(S22) 상에는 상기 한 쌍의 전극(110)이 설치되어 있다. 추가적으로, 상기 LED칩은 기판(101), 제1 유형 반도체층(121), 발광층(122) 및 제2 유형 반도체층(123)을 포함한다. 상기 제1 유형 반도체층(121) 및 상기 제2 유형 반도체층(123)은 각각 p형 반도체층 및 n형 반도체층일 수 있다. 상기 LED칩은 상기 제1 유형 반도체층(121) 상에 설치된 투명 기판(101)을 더 포함할 수 있다. 상기 LED칩의 전극 그룹(110)은 상기 제1 유형 반도체층(121)과 전기적으로 연결되는 제1 전극(111) 및 상기 제2 유형 반도체층(123)과 전기적으로 연결되는 제2 전극(112)을 포함한다. 다른 일부 실시예에서, 각 LED칩의 전극 그룹(110)은 전도성 재료로 구성된 두께 증가층을 더 포함한다. 이들 두께 증가층은 상기 제1 전극(111)과 제1 배선층 사이 및 상기 제2 전극(112)과 상기 제1 배선층(310) 사이에 각각 설치되고, 전기 도금, 화학 도금 또는 인쇄 등 방식으로 형성될 수 있고, 재료는 Cu, CuxW 또는 기타 전도성 금속 재료일 수 있다. 전극의 두께를 증가시키는 것을 통해, 상기 LED칩의 측면(S24)과 상기 패키징층(200)이 접촉하는 면적을 증가시킬 수 있어, 상기 LED칩과 상기 패키징층(200) 사이의 접착력을 증가시킨다. 바람직하게는, 각 LED칩의 전극 그룹의 두께는 5~200μm이고, 예를 들면 5μm ~30μm, 30μm ~50μm, 또는 80μm ~120μm 일 수 있고, 구체적인 필요에 따라 선택한다. 상기 LED칩(100)은 일반적인 크기의 LED칩(일반적으로 칩의 일변의 크기가 200μm 를 초과하는 것을 의미함)일 수 있고, Mini LED칩(일반적으로 칩의 크기가 100~200μm 임을 의미함)일 수도 있거나, Micro LED칩(일반적으로 칩 크기가 100μm 를 초과하지 않는 것을 의미함)일 수도 있으며, 본 실시예는 Mini LED칩 또는 micro LED칩인 것이 바람직하다.
다시 도 3를 참조하면, 상기 패키징 어셈블리 내의 각 화소 영역(PX) 내의 제1, 제2 및 제3 칩 LED(-100L1~100-L3)는 “ㅡ”자형으로 배열되고, 구체적으로 각 발광 유닛의 각 LED칩은 제1 방향에 따라 일렬로 배열되고, 각 LED칩의 제1, 제2 전극은 제2 방향으로 병렬로 배열되고, 제1, 제2 방향은 거의 수직이다. 본 실시예에서, 제1 전극(111), 제2 전극(112)은 좌, 우로 배치되고, 인접한 2개의 LED칩의 전극의 극성은 반대이고, 즉 인접한 열의 칩 전극은 대칭이고, 배선 설치가 용이하여, 칩 사이의 간격을 줄일 수 있다. 도 3에 도시된 패키징 어셈블리를 예로 들면, 제1 화소 영역(PX1)의 3개 LED칩(100L1~100L3)의 전극 극성과 제2 화소 영역(PX2)의 3개 LED칩(100L1~L3)의 전극 극성은 반대이다. 각 화소 영역을 하나의 화소로 간주하면, 각 화소의 점 간격(D1)은 바람직하게는 1mm이고, 더 바람직하게는, 0.8mm 이하이고, 예를 들면 0.1~0.3mm, 0.3~0.5mm, 또는 0.5~0.8mm일 수 있다. 동일한 화소 영역(PX) 내의 칩 사이의 간격(D2)은 바람직하게는 100μm 이하이고, 예를 들면 50~100μm, 또는 50μm 이하일 수 있고, 일부 디스플레이 패널의 응용에서, 동일한 화소 영역의 LED칩 사이의 간격은 바람직하게는 50μm 이하이고, 예를 들면 40~50μm, 또는 30~40μm, 또는 20~30μm, 또는 10~20μm이다. 간격이 좁을 수록 상기 LED패키징 어셈블리의 크기를 줄이는데 유리하므로, 디스플레이 패널의 해상도가 향상된다.
다시 도 2를 참조하면, 상기 복수의 제1, 제2, 제3 LED칩(100L1~L3)의 주변에는 제1 패키징층(200)이 채워지고, 바람직하게는, 상기 패키징층(200)의 투광률은 30%보다 작고, 더 바람직하게는, 상기 패키징층(200)의 투광률은 5%~20%이고, 선택적으로, 상기 패키징층(200)은 광이 투과되지 않고 불투명하며, 구체적으로 흡광 성분(미도시)을 포함하고, 흡광 성분은 적어도 LED칩 측벽의 주변이나 인접한 LED칩 사이에 설치되거나, 또는 추가적으로 적어도 LED반도체 발광 적층의 주변이나 인접한 반도체 발광 적층의 주변에 설치된다. 흡광 성분은 구체적으로 패키징층에 사용되는 에폭시 수지 또는 실리카겔 내에 분산된 흡광 입자, 예를 들어 흑색 입자, 탄소 분말이거나, 상기 흡광 성분은 흑색 수지일 수 있다. 상기 패키징층(200)의 흡광 성분은 적어도 LED측벽의 주변에 설치되어 LED칩의 측면 출광을 방지할 수 있고, 이에 따라 LED칩의 출광이 주로 LED칩의 출광면에 집중되거나 모두 LED칩의 출광면에 집중되도록 하여, 상이한 LED칩 사이의 빛의 측면 방향에서의 광 교차 또는 광 혼합 현상을 줄인다. 하나의 구체적인 실시예에서, 상기 패키징층(200)은 흑색 착색제가 추가된 에폭시 수지 또는 실리카겔일 수 있고, 이를 통해 전체 LED패키징 어셈블리는 LED칩(100)의 출광면(S21)을 제외하고, 나머지 영역은 모두 흑색으로 되어, 디스플레이 패널의 콘트라스트비를 개선하고, 동시에 각 LED칩(100) 사이는 상기 흑색 패키징 재료를 통해 격리되어 각 LED칩 간의 광학적 간섭을 줄일 수 있다. 일부 실시예에서, 상기 패키징층(200)의 경도는 바람직하게는 D60 이상이고, 더 바람직하게는 D85 이상이다.
추가적으로, 패키징층(200)에 다른 패키징층(400)으로서 투명 또는 반투명 재료층을 형성하여, 상기 복수의 제1, 제2, 제3 LED칩의 제1 표면(S21)을 커버하고, 이를 통해 LED칩이 노출되는 것을 방지할 수 있다. 상기 패키징층(400)은 하나의 광산란 렌즈로서, 광산란 효과를 일으킬 수 있고, 최종 LED패키징 어셈블리를 디스플레이 패널에 적용할 경우 눈부심을 효과적으로 감소시킬 수 있고, 추가적으로 상기 패키징층(400)은 산란 입자와 같은 광 산란 재료를 포함할 수 있다. 상기 패키징층(400)의 두께는 바람직하게는 5~20μm이고, 예를 들면 10μm이고, 이를 통해 한편으로 LED칩의 출광 표면을 보호할 수 있고, 또한 흡광 재료를 사용한 패키징층(200)과 결합하여, 각 LED칩 간의 광학 간섭을 줄일 수 있다. 바람직하게는 투광률은 40% 이상이다. 일부 실시예에서, 상기 LED패키징 어셈블리는 실내 디스플레이에 적용되고, 이때 상기 패키징층(400)은 바람직하게는 반투명층이고, 투광률은 바람직하게는 40%~80%이고, 더 바람직하게는 70~80%이고, LED칩의 밝기를 줄여, 광 방출로 인한 눈부심 효과를 감소시킬 수 있다. 일부 실시예에서, 상기 패키징 어셈블리는 실외 디스플레이에 적용되며, 이때 상기 패키징층(400)은 바람직하게는 투명층이고, 투광률은 바람직하게는 80% 이상이고, 더 바람직하게는 80%이다.
본 실시예에서, 도 5에 도시한 바와 같이 상기 복수의 제1, 제2, 제3 LED칩(100L1~L3)은 먼저 LED칩(100)의 출광면(S21)을 칩 고정면으로 하여, 접착 테이프와 같은 지지체(600)에 임시로 접착할 수 있고, 이때 전극면(S24)이 위를 향하고, 이후 칩 사이에 유동성 절연 재료를 채워 경화시켜 패키징층(200)으로 사용하고, LED칩의 전극면(S23)을 노출시킨다. 본 실시예에서, 바람직하게는 테이프(600)의 접착재(610) 두께를 5~20μm 로 조절하여, 한편으로 패키징층이 채워질 때 LED칩의 변위가 발생하지 않도록 보장할 수 있고, 또한 제1, 제2, 제3 LED칩(100L1~L3)의 제1 표면(S21)이 거의 동일한 수평면에 위치하도록 보장하므로, 높이 차이가 거의 10μm 이하로 유지되어, 상기 패키징 어셈블리가 화소 영역을 크게 증가시킬 때, 출광면을 통일하는데 유리하고, 측벽 사이의 광 간섭 영향을 감소시킨다.
다층 배선층은 상기 복수의 LED칩의 제2 표면에 형성되고, 구체적으로 제1 배선층(310), 관통홀층(320) 및 제2 배선층(330)을 포함하고, 제1 배선층(310)은 LED칩의 전극(110)과 연결되고, 관통홀층(320)은 상기 제1 배선층(310) 상에 형성되고, 제2 배선층(330)은 관통홀층(320) 상에 형성되고, 관통홀층(320)을 통해 제1 배선층(310)에 전기적으로 연결된다. 상기 다층 배선층은 바람직하게는 Ag, Cu, Ni, Al와 같은 융점이 400℃보다 높은 금속 재료를 선택하고, 각 층의 재료는 동일할 수도 있고 상이할 수도 있으며, 전기 도금, 화학 도금 또는 인쇄 등 공정으로 형성될 수 있다. 각 층의 두께는 바람직하게는 100μm 이하이다.
도 6을 참조하면, 제1 배선층(310)은 패키징층(200)의 표면에 형성되고, 상기 복수의 LED칩의 전극(110)과 전기적 연결을 형성한다. 제1 배선층(310)의 라인 사이의 틈새 내에는 절연층(510)이 채워지고, 제1 배선층(310)의 LED칩에서 멀리 떨어진 표면(S310)을 노출시킨다. 상기 절연층(510)의 재료는 패키징층(200)의 재료와 동일할 수도 있고 상이할 수도 있다. 동일한 재료로 구성될 경우, 상기 절연층(510)과 패키징층(200)은 하나의 층체로 합쳐져, 구별하기 어렵다. 예를 들면 하나의 실시예에서, 상기 LED패키징 어셈블리는 디스플레이 장치에 응용되고, 절연층(510)과 패키징층(200)은 모두 착색제가 첨가된 에폭시 수지 또는 실리카겔이다. 바람직하게는, 상기 절연층(510)의 경도는 제1 배선층(310)의 경도 보다 낮지 않고, 예를 들면 D60 이상이고, 더 바람직하게는, D85 이상이고, 이를 통해 연삭 방식으로 제1 배선층(310)의 표면(S310)을 노출시키는 것이 용이하다.
제1 배선층(310)은 복수의 제1 배선 및 적어도 2개의 공통 배선을 포함함으로써, 다지점의 화소 영역(PX) 내의 LED칩을 전기적으로 연결하여, 하나의 n-in-1의 화소 영역을 구성한다. 도 7을 참조하면, 4-in-1 패키징 어셈블리의 예시이고, 즉 4개의 화소 영역의 LED칩을 직렬 및 병렬로 연결하였다. 기타 실시예에서, 4-in-1 구조에 제한되지 않고, 9-in-1, 16-in-1 등일 수도 있다. 도 7에 도시된 패키징 어셈블리에서, 상기 제1 배선층(310)은 2개의 공통 배선(314a, 314d) 및 10개의 제1 배선을 포함하고, 여기서 제1 배선(311a~311d)은 각 화소 영역(PX)의 제1 칩(100-L1)의 제1 전극(111)에 각각 연결되고, 배선(313a~313d)은 각 PX의 제3 칩(100-L3)의 제1 전극(111)에 각각 연결되고, 배선(312a)은 PX1 및 PX4의 제2 LED칩(100-L2)의 제1 전극을 연결하고, 배선(312b)은 PX2 및 PX3의 제2 LED칩(100-L2)의 제1 전극을 연결하고, 공통 배선(314a)은 PX1 및 PX2의 제1, 제2, 제3 LED칩의 제2 전극(112)을 연결하고, 공통 배선(314d)은 PX3 및 PX4의 제1, 제2, 제3 LED칩의 제2 전극(112)을 연결한다.
도 8 및 도 9를 참조하면, 관통홀층(320)은 제1 배선층(310)의 표면(S310)에 위치하고, 절연층(520)에 일련의 관통홀(320)을 형성하기 위해, 관통홀의 개수 및 위치는 제1 배선층의 각 배선에 대응하고, 도 9의 경사 실선으로 채워진 패턴이 관통홀이고, 최대한 각 LED칩에서 멀리 떨어진다. 절연층(520)의 재료는 절연층(510)을 참조할 수 있다. 상기 관통홀층의 두께는 일반적으로 100μm 이하이고, 일부 실시예에서, 상기 패키징 어셈블리는 비교적 얇은 구조이고, 이때 상기 관통홀층은 20~50μm(예를 들면 25~30μm)인 것이 바람직하고, 이를 통해 관통홀층이 너무 두꺼워 응력이 너무 크고, 열 저항이 너무 큰 것을 방지하여, 패키징 구조체의 강도를 보장함과 동시에 패키징 구조의 전체 두께를 감소시켜, 최종적으로 응용 제품을 더 가볍고 얇게 한다. 다른 일부 실시예에서, 상기 관통홀층의 두께는 50~80μm(예를 들면 60μm)이므로, 패키징 어셈블리의 두께를 적절하게 증가하여, 기기의 측벽으로부터의 픽업을 용이하게 한다.
도 10을 참조하면, 제2 배선층(330)은 관통홀층(320)에 위치하고, 관통홀층(320)의 각 관통홀을 통해 제1 배선층(310)과 전기적 연결을 형성하고, 상기 제3 배선층(330)의 각 라인 사이의 틈새 내에는 절연층(530)이 채워지고, 제2 배선층(330)의 LED칩으로부터 멀리 떨어진 표면(S330)을 노출시킨다. 절연층(530)의 재료는 절연층(510)을 참고하여 설계할 수 있다.
도 11을 참조하면, 제3 배선층(330)의 라인은 복수의 연결선(331ac, 331bd, 333ac, 333bd)과 복수의 연결부(331a, 331b, 332a, 332b, 333c, 333d, 334a 및 334d)를 포함하고, 연결선은 동일한 유형의 LED칩의 동일한 극성 전극을 연결하고, 예를 들면 연결선(331ac)은 PX1 및 PX3의 제1 LED칩(100-L1)의 제1 전극(111)을 연결하고, 연결선(333ac)은 PX1 및 PX3의 제3 LED칩(100-L3)의 제1 전극(111)을 연결하고, 연결부는 전원을 연결하기 위한 외부 접속 전극 패드로 사용될 수 있다. 하나의 바람직한 실시예에서, 연결부의 대응 영역에 패드를 제조할 수 있고, 패드 외의 영역에 잉크 또는 에폭시 수지 또는 기타 절연성 재료를 커버하여, 제2 배선층(330)의 라인을 보호할 수 있다. 하나의 바람직한 실시예에서, 상기 제2 배선층(330)의 연결부는 관통홀층의 각 관통홀을 완전히 커버하여, 제2 배선층과 관통홀의 접촉 면적을 증가시키고, 동시에 공정 흐름에서, 관통홀층 및 제2 배선층은 동일한 공정에서 전도성 재료를 형성할 수 있어, 전도성 재료의 형성 및 연삭 공정을 생략하여, 비용을 효과적으로 절감하고 제품의 안정성을 향상시킬 수 있다.
절연층(510~530)은 동일한 재료를 선택할 수도 있고, 상이한 재료를 사용할 수도 있으며, 구체적으로 재료는 에폭시 수지, 실리카겔, 폴리이미드, 벤조시클로부텐 또는 PBO일 수 있다. 동일한 재료로 구성될 경우, 상기 절연층(510-530)은 하나의 층체(500)로 합쳐져, 구별하기 어렵다. 일부 구체적인 실시예에서, 절연층(510~530)은 흑색 착색제가 도핑된 에폭시 수지 또는 실리카겔과 같은 광이 투과되지 않거나 투사율이 낮은 재료를 선택하면, LED칩에서 방출되는 광선이 배선층에서 재방출되어 간섭이 발생하는 것을 방지하거나 감소시킬 수 있다. 광이 투과되지 않거나 저투과 재료를 절연층으로 사용할 경우, 먼저 배선층의 금속 라인 패턴을 형성한 다음, 절연층을 채우고, 마지막으로 연삭 방법으로 배선층의 금속 라인의 표면을 노출시킨다. 다른 일부 실시예에서, 패키징층(200)에 투광률이 낮거나 광이 투과되지 않는 재료를 사용할 경우, 절연층(510~530)은 부분적으로 또는 완전히 광 투과성 재료일 수 있으므로, 투사율은 패키징층(200)의 투광률보다 높다. 상기 투광층은 탄소 분말 또는 염료와 같은 착색제 또는 흡광 재료를 첨가하지 않을 수 있고 바람직하게는 실리카겔 또는 에폭시 수지 재료층이고, 마이크론 입자(일반적으로 C분말 입자와 같은 입자의 직경이 1마이크론 이상인 입자를 의미함)가 포함되지 않아, 착색제의 첨가로 인한 불균일성, 계면 결함 등으로 인한 신뢰성 저하(예를 들면 절연성능 저하)를 방지하여, 절연층이 배선층을 감싸는 신뢰성을 보장할 수 있다. 다른 일부 실시예에서, 감광성 재료를 경화시켜 절연층을 형성하면, 공정을 간소화할 수 있고, 동시에 칩 주변 및 전극면의 비금속 부분에 패키징층(200)으로서 흡광 재료를 커버하여, 칩 측광의 간섭을 방지한다.
도 12 및 도 13을 참조하면, 도 12는 3층 배선층의 연결 관계를 보여줬고, 도 13은 상기 4-in-1의 발광 유닛의 등가 회로도이다. 상기 4-in-1 발광 유닛은 331a, 331b, 332a, 332b, 333c, 333d, 334a 및 334d 등 8개의 연결부에 의해 출력하고, 제1 LED칩(100-L1)의 제1 전극은 연결부(331a, 331b)에 의해 출력하고, 제2 LED칩(100-L2)의 제1 전극은 연결부(332a, 332b)에 의해 출력하고, 제3 LED칩(100-L3)의 제1 전극은 연결부(333c, 333d)에 의해 출력하고, 연결부(334a 및 334d)는 공통 극으로서, PX1~PX4의 모든 LED칩의 제2 전극(112)을 연결한다.
본 실시예에서, 먼저 LED칩 배치에 있어서, 각 PX 내의 LED칩을 “ㅡ”자 형태로 배열하고, 구체적으로 각 발광 유닛의 각 LED칩은 제1 방향에 따라 일렬로 배열하고, 각 LED칩의 제1, 제2 전극은 제2 방향을 따라 병렬로 배치하고, 제1, 제2 방향은 거의 수직이고, 인접한 2개 열의 LED칩의 전극의 극성은 반대이고, 제1 배선층(310)에서, 좌우 2개의 인접한 PX의 LED칩의 공통 극은 하나의 공통 극으로 연결되고, 상하로 인접한 2개의 PX의 제2 LED칩(100-L2)(3개 칩의 중심에 위치함)은 병렬로 연결되고(즉 PX1 및 PX3의 제2 LED칩의 제1 전극은 병렬로 연결되고, PX1 및 PX4의 제2 LED칩의 제1 전극은 병렬로 연결됨), PX1~PX4의 제1 LED칩(100-L1), 제3 LED칩(100-L3)은 각각 단독으로 리딩되고, 이를 통해 상기 4-in-1발광 유닛의 전극 단자는 10개로 감소되고, 제2 배선층에서, 상하로 인접한 2개의 PX의 제1, 제2 LED칩은 각각 다시 연결선을 통해 병렬로 연결되고(즉 PX1 및 PX3의 제1 LED칩의 제1 전극은 병렬로 연결되어 하나의 전극 단자(331a)를 형성하고, PX2 및 PX4의 제1 LED칩의 제1 전극은 병렬로 연결되어 하나의 전극 단자(331b)를 형성하고, PX1 및 PX3의 제3 LED칩의 제1 전극은 병렬로 연결되어 하나의 전극 단자(334c)를 형성하고, PX2 및 PX4의 제3 LED칩의 제1 전극은 병렬로 연결되어 하나의 전극 단자(334d)를 형성함), 총 8개의 전극 단자(즉 8개 연결부)를 출력하고, 이를 통해 상기 패키징 어셈블리의 전극패드의 개수를 효과적으로 감소시켜, 실장을 용이하게 한다.
상기 예시적인 실시예에 따른 패키징 어셈블리는 상기 LED칩을 탑재하기 위한 패키징 기판 또는 브라켓이 구비되지 않고, 상기 m×n매트릭스로 배치된 발광 유닛은 주로 절연 재료층(200, 400 및 500) 및 배선층에 의해 고정 및 지지되고, 상기 패키징 어셈블리의 두께(T)는 주로 LED칩의 두께(TA) 및 배선층의 두께(TC)에 의해 결정된다. 일부 구체적인 실시예에서, mini형 LED칩을 사용하고, 칩 두께(TA)는 40~150μm이고, 다층 배선층의 두께(TC)는 20~200μm이고, 더 바람직하게는 상기 배선층의 두께(TC)는 50~150μm이고, 상기 T, TA는 관계식: 1.4≤T/TA≤10을 만족하고, 이를 통해 너무 두꺼워 응력이 너무 크고, 열 저항이 너무 큰 것을 방지하여, 패키징 구조체 강도를 보장함과 동시에 패키징 구조의 전체 두께를 감소시킬 수 있다. 예를 들면 하나의 실시예에서, LED칩의 두께(TA)는 약 80μm이고, 상기 패키징 어셈블리의 두께는 120μm ~500μm(예를 들면 120~200μm)일 수 있고, 이때 각 배선층의 서브층의 두께는 20~50μm (예를 들면 30μm )일 수 있다. 예를 들면 다른 하나의 실시예에서, 상기 패키징 어셈블리의 크기가 비교적 작을 경우(예를 들면 0.4mm×0.4mm 또는 더 작은 크기), 패키징 어셈블리의 상부 표면으로부터 픽업하기 용이하지 않고, 이때 패키징 어셈블리의 두께(T)를 적절하게 증가하여, 패키징 어셈블리의 측벽이 픽업 장치가 접촉하여 픽업하기 위한 비교적 큰 면적을 갖도록 할 수 있고, 이때 바람직하게는, 패키징 어셈블리의 두께는 320~500μm(예를 들면 340~360μm)일 수 있고, LED칩 두께 및/또는 배선층의 두께를 증가시키는 것을 통해 패키징 어셈블리의 두께를 증가시킬 수 있고, 예를 들면 LED칩의 전극 두께를 증가시킬 수 있고, 각 배선층의 두께를 적절하게 증가시킬 수 있고, 이때 관통홀층의 두께는 바람직하게는 30~80μm 이고, 기타 배선층의 두께는 바람직하게는 50~100μm 이다. 일부 구체적인 실시예에서, micro형 LED칩을 사용하며, 칩 두께(TA)는 5~10μm이고, 다층 배선층의 두께(TC)는 20~200μm이고, 더 바람직하게는 상기 배선층의 두께(TC)는 50~150μm이고, 상기 T, TA는 관계식: 10≤T/TA≤60을 만족하고, 예를 들면 패키징 어셈블리의 두께는 50~100μm 또는 100~200μm 일 수 있다.
도 14 내지 도 17은 본 발명의 LED패키징 어셈블리의 다른 하나의 실시예이다. 도 14를 참조하면, 상기 패키징 어셈블리는 m×n매트릭스로 배치된 복수의 화소 영역(PX1~PX4)을 포함하고, 도3에 도시된 패키징 어셈블리와의 차이점은, 각 화소 영역의 LED칩의 전극 방향이 모두 동일하여, 칩 배열의 효율 및 정확도를 향상에 유리한 것이다. 상기 실시예에서, 제1 배선층은 제1 배선(311a, 313c) 및 공통 배선(314a, 314d)을 포함하고, 311a은 가로 방향으로 인접한 2개의 화소 영역(PX1) 및 화소 영역(PX2)의 제1 LED칩(100-L1)을 연결하고, 313c는 가로 방향으로 인접한 2개의 화소 영역(PX3) 및 화소 영역(PX4)의 제3 LED칩(100-L3)을 연결하고, 314a는 세로 방향으로 인접한 화소 영역(PX1) 및 화소 영역(PX4)의 모든 LED칩을 공통으로 연결하고, 314d는 세로 방향으로 인접한 화소 영역(PX2) 및 화소 영역(PX3)의 모든 LED칩을 공통으로 연결한다. 도 15 및 도 16을 참조하면, 제2 배선층은 연결부(331a, 331c, 332b, 332c, 333b, 333c, 334a, 334d) 및 연결선(331cd, 332ab, 332cd, 333ab)을 포함하고, 여기서 331cd은 가로 방향으로 인접한 화소 영역(PX3) 및 화소 영역(PX4)의 제1 LED칩(100-L1)을 연결하고, 332ab는 가로 방향으로 인접한 화소 영역(PX1) 및 화소 영역(PX2)의 제2 LED칩(100-L2)을 연결하고, 332ab는 가로 방향으로 인접한 화소 영역(PX1) 및 화소 영역(PX2)의 제2 LED칩(100-L2)을 연결하고, 333cd는 가로 방향으로 인접한 화소 영역(PX3) 및 화소 영역(PX4)의 제3 LED칩(100-L3)을 연결하고, 도 17은 상기 4-in-1 패키징 어셈블리의 등가 회로도를 보여줬고, 여기서, 334a 및 334d는 각각 세로 방향에서 동일한 열에 위치한 발광 유닛의 모든 LED칩을 연결하고, 331a, 331c, 332b, 332c, 333b, 333c는 각각 가로 방향에서 동일한 행에 위치한 발광 유닛의 동일한 유형의 LED칩에 연결된다.
도 18은 본 발명의 LED패키징 어셈블리의 또 하나의 실시예이다. 상기 LED소자도 마찬가지로 4개의 화소 영역(PX1~PX4)을 포함하고, 2×2의 매트릭스로 배치되고, 각 화소 영역은 하나의 발광 유닛에 대응하고, 각 화소 영역의 LED칩은 동일한 전극 방향에 따라 배열된다. 도 14 내지 도 17에 도시된 LED패키징 어셈블리와의 차이점은, 제1 배선층(330)은 전도성 라인(314a 및 314b)을 포함하고, 각각 동일한 열에 위치한 모든 LED칩의 제2 전극(112)을 연결하고, 제2 배선층은 전도성 라인(331a~333a, 331b~333b)을 포함하고, 각각 동일한 행에 위치한 동일한 유형의 LED칩의 제1 전극(111)을 연결하고, 예를 들면, 라인(331a)은 제1 행의 제1 유형 LED칩의 제1 전극(111-L1)을 연결하고, 라인(332a)은 제1 행의 제2 유형 LED칩의 제1 전극(111-L2)을 연결하고, 라인(331b)은 제2 행의 제1 유형 LED칩의 제1 전극(111-L1)을 연결한다. 제1 배선층과 제2 배선층 사이는 절연층에 의해 절연되고, 관통홀층을 통해 전기적으로 연결된다. 제1 배선층 및 제2 배선층의 라인 연결 방식은 서로 교체될 수 있다.
도 19는 본 발명의 LED패키징 어셈블리의 또 하나의 실시예이다. 상기 LED소자도 마찬가지로 4개의 화소 영역(PX1~PX4)을 포함하고, 4×1의 매트릭스로 배치된다. 먼저 상기 LED패키징 어셈블리는 디스플레이 장치에 적용 시 조립을 용이하게 하기 위해 직사각형 또는 거의 직사각형이고, 배선 설계를 통해 최소 외부 접속 패드의 개수를 구현할 수 있다. 구체적으로, 제1 배선층은 라인(314a~314d)을 포함하고, 각각 세로 방향에서 화소 영역(PX1~PX4)의 각 발광 유닛의 제2 전극을 병렬로 연결하고, 4개의 외부 접속 전극 단자를 형성하고, 제2 배선층은 331a~333a을 포함하고, 각각 화소 영역(PX1~PX4)의 동일한 제1, 제2 및 제3 LED칩에 각각 연결되고, 3개의 외부 접속 전극 단자를 형성하고, 이를 통해 화소 영역(PX1~PX4)을 하나의 4-in-1 발광 모듈로 형성할 수 있다.
본 실시예에서, 상기 4-in-1 LED패키징 어셈블리는, 발광 유닛의 배열방식을 변경하여, 4×1 방식을 사용하였고, 외부 접속 패드의 개수는 P=4+a이고, a는 단일 발광 유닛의 칩의 개수이고, 하나의 구체적인 실시예에서, 각 발광 유닛은 적색광 LED칩(100-L1), 녹색광 LED칩(100-L2) 및 청색광 LED칩(100-L3) 등 3개의 칩을 포함하고, 7개 패드만 필요하고, 최소 패드 개수에 도달할 수 있고, 패키징 어셈블리의 크기를 축소시킬 수 있고, 동시에 배선에 유리하고, 사용단의 실장에 용이하여, 단락의 위험을 줄인다.
도 20~22는 본 발명의 LED패키징 어셈블리의 또 하나의 실시예이다. 도 20은 상기 LED패키징 어셈블리의 LED칩의 배열방식 및 제1 배선층을 보여줬고, 상기 LED소자는 16개의 화소 영역(PX1~PX4)을 포함하고, 4×4의 매트릭스로 배치된다. 상기 16-in-1 LED패키징 어셈블리는, 각 발광 유닛 사이의 간격(D1)이 바람직하게는 0.1~0.5mm이고, 예를 들면 0.2~0.5mm일 수 있다. 먼저 각 발광 유닛의 각 LED칩을 제1 방향에 따라 일렬로 배열하고, 각 LED칩의 제1, 제2 전극은 제2 방향에 따라 병렬로 배치하고, 여기서 제1, 제2 방향은 거의 수직이고, 제1 방향에서, 동일한 열에 위치한 모든 LED칩의 제2 전극을 병렬로 연결하고, 제2 방향에서, 동일한 행에 위치한 동일한 유형의 LED칩의 제1 전극을 병렬로 연결하고, 동시에 인접한 열의 LED칩의 제1 전극 및 제2 전극의 위치는 반대이므로, 동일한 행에 위치한 동일한 LED칩의 제1 전극을 병렬로 연결하기 용이하여, 배선층의 라인을 간소화한다. 구체적으로, 제1 배선층은 공통 배선(314a~314d)을 포함하고, 각각 Nx1~Nx4열의 발광 유닛의 LED칩의 제2 전극에 공통으로 연결되고, 제1 라인은 311~313을 포함하고, 311은 제Nx2열 및 제Nx3열의 동일한 행에 위치한 제1 LED칩(L1)의 제1 전극을 연결하고, 312는 제Nx2열 및 제Nx3열의 동일한 행에 위치한 제2 LED칩(L2)의 제1 전극을 연결하고, 313은 제Nx2열 및 제Nx3열의 동일한 행에 위치한 제3 LED칩(L3)의 제1 전극을 연결한다. 제1 라인은 제Nx1행 및 제Nx4행의 제1, 제2 및 제3 LED칩의 제1 전극에 각각 연결되는 라인(311a~313a)을 더 포함한다. 도 21은 관통홀층의 패턴을 보여줬고, 일련의 관통홀을 가지고, 관통홀(324)은 제1 배선층의 공통 배선(314a~d)을 연결하고, 관통홀(321~323)은 각각 제1 배선층의 제1 라인에 연결된다. 도 22는 제2 배선층의 패턴을 보여줬고, 연결선(331~333) 및 연결부(331a~333, 334)를 포함하고, 연결선(331)은 동일한 행에 위치한 제1 LED칩의 제1 전극을 병렬로 연결하고, 연결선(332)은 동일한 행에 위치한(예를 들면 NY1~NY4행) 제2 LED칩의 제1 전극을 병렬로 연결하고, 연결선(333)은 동일한 행에 위치한 제3 LED칩의 제1 전극을 병렬로 연결하고, 연결부는 외부 연결 단자로서, 331a~333a는 연결선(331~333)에 각각 연결되고, 334는 324에 연결된다. 바람직한 실시예에서, 연결부의 대응 영역에 패드를 제작할 수 있고, 패드 외의 영역에 잉크, 에폭시 수지 또는 기타 절연성 재료를 커버하여, 제2 배선층의 라인을 보호할 수 있다.
본 실시예에서, 합리적인 LED칩의 배열 및 배선층 설계를 통해, 한편으로 배선층의 라인 연결을 간소화할 수 있고, 동시에 제품의 신뢰성을 향상시키고, 또한 배선층의 층수가 4개 그룹(외부 접속 패드층을 포함)보다 많지 않고 높지 않게 하여, 제품이 가볍고 얇도록 보장할 수 있어, 단말 제품의 경량화 및 슬림화에 유리하다.
도 23은 기판이 없는 LED패키징 어셈블리다. 도 2에 도시된 패키징 어셈블리와의 차이점은, 패키징층(200)이 LED칩의 측벽 및 제1 배선층(310)의 측벽(S311)을 동시에 커버한 점이다. 패키징층(200)은 광이 투과되지 않거나 투광률이 낮은 것이 바람직하고, 예를 들면 투광률은 30%보다 낮고, 예를 들면 5~20%일 수 있고, 더 바람직하게는, 상기 패키징층은 흑색 착색제가 추가된 에폭시 수지 또는 실리카겔과 같은 흑색 재료를 선택한다. 절연층(520 및 530)은 광이 투과되지 않거나 투과되는 재료를 선택할 수 있다.
상술한 바와 같이 본 발명의 LED패키징 어셈블리는 상기 패키징층을 이용하여 매트릭스로 배치된 화소점을 고정 및 패키징하고, 다층 배선층을 설계하여 각 화소의 LED칩을 직렬로 연결한다. 따라서, 본 발명은 와이어 본딩 및 정밀 배선된 회로기판이 필요하지 않아 신뢰성 및 콘트라스트비를 향상시킨다. 또한, 상기 LED칩의 전극 그룹은 상기 회로기판에 솔더 페이스트로 용접할 필요가 없어, 칩 용접 불량 문제를 방지하고, LED와 전자 조립체의 통합성을 향상시킬 수 있으므로 본 발명의 목적을 확실하게 달성할 수 있다.
상술한 설명은 본 발명의 실시예일뿐, 본 발명의 실시 범위를 제한하기 위한 것은 아니며, 본 발명의 특허청구범위 및 설명서 내용에 따른 간단한 동등한 변경 및 수정은 여전히 본 발명의 특허 범위에 속한다.

Claims (31)

  1. 발광다이오드 패키징 어셈블리에 있어서,
    서로 이격된 복수의 LED칩, 패키징층, 배선층, 절연층을 포함하고,
    각각의 상기 LED칩은 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면 및 상기 제2 표면에 형성된 전극 그룹을 포함하고, 상기 전극 그룹은 제1 전극 및 제2 전극을 포함하고, 상기 제1 표면은 출광면이며,
    상기 패키징층은 흡광층으로서, 상기 LED칩 사이의 틈새를 채우고, 상기 LED칩의 측벽을 커버하고, 상기 LED칩의 제1 전극 및 제2 전극을 노출시키며,
    상기 배선층은 상기 LED칩의 제2 표면 상에 형성되고, 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면을 포함하고, 상기 제1 표면은 상기 LED칩의 전극 그룹에 연결되며,
    상기 절연층은 상기 패키징층의 표면을 커버하여 형성되고, 상기 배선층을 커버하고, 1층 또는 다층 구조를 포함하고,
    상기 패키징 어셈블리의 두께는 T이고, 각 상기 LED칩의 두께는 TA이며, 상기 T, TA는 관계식: 10≤T/TA≤60을 만족하고,
    상기 절연층은 완전히 광 투과성 재료이고, 상기 패키징층은 투사율이 낮거나 광이 투과되지 않는 재료이고, 상기 절연층의 투사율은 상기 패키징층의 투사율보다 높은, 발광다이오드 패키징 어셈블리.
  2. 제1항에 있어서,
    상기 절연층의 적어도 하나의 층의 경도는 상기 배선층의 경도보다 큰, 발광다이오드 패키징 어셈블리.
  3. 제1항에 있어서,
    상기 절연층의 경도는 D60 이상인, 발광다이오드 패키징 어셈블리.
  4. 제1항에 있어서,
    상기 배선층은 다층 전도성 라인을 포함하고, 상기 절연층은 상기 다층 전도성 라인을 서로 절연시키는, 발광다이오드 패키징 어셈블리.
  5. 제4항에 있어서,
    상기 다층 전도성 라인의 적어도 하나의 층의 두께는 50μm 이하인, 발광다이오드 패키징 어셈블리.
  6. 제1항에 있어서,
    상기 패키징층의 투사율은 30% 이하인, 발광다이오드 패키징 어셈블리.
  7. 제1항에 있어서,
    상기 패키징층 상에 형성되고, 상기 LED칩의 제1 표면을 덮는 투광층을 더 포함하고, 투광층의 두께는20μm 이하인, 발광다이오드 패키징 어셈블리.
  8. 제7항에 있어서,
    상기 투광층의 투사율은 40~80%인, 발광다이오드 패키징 어셈블리.
  9. 제7항에 있어서,
    상기 투광층의 투사율은 70% 이상인, 발광다이오드 패키징 어셈블리.
  10. 제1항에 있어서,
    상기 복수의 LED칩은 m×n 매트릭스로 배치된 복수의 발광 유닛을 구성하고, 여기서 n, m은 1보다 큰 정수이고, 각 상기 발광 유닛은 제1 LED칩, 제2 LED칩 및 제3 LED칩을 포함하고, 각 발광 유닛 사이의 간격은 1mm 이하인, 발광다이오드 패키징 어셈블리.
  11. 제1항에 있어서,
    상기 패키징 어셈블리의 총 두께는 100~500μm인, 발광다이오드 패키징 어셈블리.
  12. 발광다이오드 패키징 어셈블리에 있어서,
    서로 이격된 복수의 LED칩, 제1 패키징층, 제2 패키징층, 배선층, 절연층을 포함하고,
    각각의 상기 LED칩은 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면 및 상기 제2 표면에 형성된 전극 그룹을 포함하고, 상기 전극 그룹은 제1 전극 및 제2 전극을 포함하고, 상기 제1 표면은 출광면이며,
    상기 제1 패키징층은 상기 LED칩 사이의 틈새를 채우고, 상기 LED칩의 측벽을 커버하고, 상기 LED칩의 제1 전극 및 제2 전극을 노출시키고, 상기 제1 패키징층은 유색층이며,
    상기 제2 패키징층은 상기 제1 패키징층 상에 형성되고, 상기 LED칩의 제1 표면을 커버하고, 소정의 투사율을 가진 투광층이고, 그 투사율은 상기 제1 패키징층의 투사율보다 크며,
    상기 배선층은 상기 LED칩의 제2 표면 상에 형성되고, 서로 반대인 제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연결되는 측면을 포함하고, 상기 제1 표면은 상기 LED칩의 전극 그룹에 연결되며,
    상기 절연층은 상기 제1 패키징층의 표면을 커버하여 형성되고, 상기 배선층을 커버하고,
    상기 패키징 어셈블리의 두께는 T이고, 각 상기 LED칩의 두께는 TA이며, 상기 T, TA는 관계식: 10≤T/TA≤60을 만족하고,
    상기 절연층은 완전히 광 투과성 재료이고, 상기 제1 패키징층은 투사율이 낮거나 광이 투과되지 않는 재료이고, 상기 절연층의 투사율은 상기 제1 패키징층의 투사율보다 높은, 발광다이오드 패키징 어셈블리.
  13. 제12항에 있어서,
    상기 제1 패키징층의 투사율은 50% 이하인, 발광다이오드 패키징 어셈블리.
  14. 제12항에 있어서,
    상기 제1 패키징층의 투사율은 0~30%인, 발광다이오드 패키징 어셈블리.
  15. 제12항에 있어서,
    상기 제1 패키징층은 흡광 입자를 포함하는, 발광다이오드 패키징 어셈블리.
  16. 제12항에 있어서,
    상기 제2 패키징층의 투사율은 40%~80%인, 발광다이오드 패키징 어셈블리.
  17. 제12항에 있어서,
    상기 제2 패키징층의 투사율은 70% 이상인, 발광다이오드 패키징 어셈블리.
  18. 제12항에 있어서,
    상기 제2 패키징층의 두께는 5~20 μm인, 발광다이오드 패키징 어셈블리.
  19. 제12항에 있어서,
    상기 제2 패키징층은 산란층인, 발광다이오드 패키징 어셈블리.
  20. 제12항에 있어서,
    상기 절연층은 1층 또는 다층 구조를 포함하고, 적어도 하나의 층의 경도는 상기 배선층의 경도보다 큰, 발광다이오드 패키징 어셈블리.
  21. 제12항에 있어서,
    각 상기 LED칩의 출광면 사이의 높이 차이는 10 μm 이하인, 발광다이오드 패키징 어셈블리.
  22. 제12항에 있어서,
    상기 절연층은 상기 제1 패키징층과 동일한 재료를 사용하는, 발광다이오드 패키징 어셈블리.
  23. 제12항에 있어서,
    상기 절연층은 1층 또는 다층 구조이고, 적어도 하나의 층은 감광성 재료가 경화되어 형성되는, 발광다이오드 패키징 어셈블리.
  24. 제12항에 있어서,
    상기 배선층은 다층 전도성 라인을 포함하고, 상기 절연층은 상기 다층 전도성 라인을 서로 절연시키는, 발광다이오드 패키징 어셈블리.
  25. 제12항에 있어서,
    상기 복수의 LED칩은 m×n 매트릭스로 배치된 복수의 발광 유닛을 구성하고, 여기서 n, m은 1보다 큰 정수이고, 각 상기 발광 유닛은 제1 LED칩, 제2 LED칩 및 제3 LED칩을 포함하고, 각 발광 유닛 사이의 간격은 1mm 이하인, 발광다이오드 패키징 어셈블리.
  26. 제25항에 있어서,
    상기 배선층은 다층 전도성 라인을 포함하고, 상기 전도성 라인의 층수는 4층 이하인, 발광다이오드 패키징 어셈블리.
  27. 제12항에 있어서,
    상기 패키징 어셈블리의 총 두께는 100~500μm 인 발광다이오드 패키징 어셈블리.
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