CN112420089B - 存储装置、连线方法及装置以及计算机可读存储介质 - Google Patents

Abstract

一种存储装置、连线方法及装置以及计算机可读存储介质。该存储装置包括多个存储器和多个物理层器件。各存储器包括多个通道，各通道包括多个第一信号凸块；多个物理层器件与多个存储器一一对应连接，各物理层器件包括多个第二信号凸块，多个第二信号凸块被配置为通过多条信号线与多个第一信号凸块一一对应连接。连接同一存储器的不同通道中的多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中多个第一信号凸块的多条信号线的布局均相同。本公开保证每个存储器中多个通道的同步，且不同存储器的同步，在验证环节可以通过只测试一个通道来预估存储装置的设计质量，简化了后期实际测试的操作难度，缩短了测试周期。

Description

存储装置、连线方法及装置以及计算机可读存储介质

技术领域

本公开至少一个实施例涉及一种存储装置、连线方法及装置以及计算机可读存储介质。

背景技术

随着人工智能、云计算以及深度学习的不断发展，人们对计算能力的需求相应增加，从而导致了带宽的瓶颈(即IO问题)。可通过增大片内缓存、优化调度模型来增加数据的复用率等方式来解决IO问题，但随着云端人工智能(AI)处理多用户、高吞吐、低延迟、高密度的要求，计算单元数量的剧增使IO问题愈加严重，要解决这类问题也需要付出较高的代价，如增加双倍速率同步动态随机存储器(DDR)接口通道数量、片内缓存容量、多芯片互联等。高带宽存储器(HBM)可以使深度学习完全放到片上成为可能，同时集成度的提升，使带宽不再受制于芯片引脚的互联数量，从而在一定程度上解决了IO问题，使大规模数据运算进入新的发展阶段。

发明内容

本公开的至少一实施例提供一种存储装置、连线方法及装置以及计算机可读存储介质。存储装置包括：基板；多个存储器，位于所述基板上，各存储器包括多个通道，各通道包括多个第一信号凸块；多个物理层器件，位于所述基板上，且与所述多个存储器一一对应连接，各物理层器件包括多个第二信号凸块，所述多个第二信号凸块被配置为通过多条信号线与所述多个第一信号凸块一一对应连接。连接同一存储器的不同通道中的所述多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中所述多个第一信号凸块的多条信号线的布局均相同。

例如，在本公开至少一实施例中，各信号线包括沿第一方向延伸的主体信号线，至少部分信号线还包括沿第二方向延伸的连接信号线，被配置为连接所述主体信号线与相应的第一信号凸块以及第二信号凸块，所述多个第一信号凸块沿所述第一方向和所述第二方向排列，所述第一方向与所述第二方向相交；连接同一存储器的同一通道以及不同通道中的所述多个第一信号凸块的所述多条信号线的主体信号线的长度和线宽均相同，且连接不同存储器的所述多条信号线的主体信号线的长度和线宽均相同。

例如，在本公开至少一实施例中，连接各通道中的所述多个第一信号凸块的所述多条信号线均匀分布。

例如，在本公开至少一实施例中，各通道还包括被配置为与第一电源线连接的多个第一电源凸块，连接同一存储器的不同通道中的所述多个第一电源凸块的多条第一电源线的布局均相同，且连接不同存储器中所述多个第一电源凸块的多条第一电源线的布局均相同。

例如，在本公开至少一实施例中，所述第一电源线沿所述第一方向延伸，所述多个第一信号凸块位于相邻第一电源线之间，各存储器包括由多条第一电源线划分的多个区域，至少部分区域中的相邻两条信号线的主体信号线之间设置有沿所述第一方向延伸的屏蔽线。

例如，在本公开至少一实施例中，至少部分所述信号线的主体信号线包括两层导电层，所述两层导电层之一与所述屏蔽线位于同一层。

例如，在本公开至少一实施例中，所述第一电源线包括沿所述第二方向交替设置的第一子电源线和第二子电源线，所述第一子电源线与所述屏蔽线被配置为连接至同一电源端或接地端。

例如，在本公开至少一实施例中，在垂直于所述基板的方向上，所述多个第一电源凸块均与所述第一电源线交叠。

例如，在本公开至少一实施例中，各所述物理层器件包括被配置为与第二电源线连接的多个第二电源凸块，所述第二电源线沿所述第一方向延伸，所述多个第二信号凸块位于相邻第二电源线之间，在垂直于所述基板的方向上，所述第二电源线和与其连接的部分所述第二电源凸块交叠，与所述第二电源线连接且没有交叠的所述第二电源凸块通过沿所述第二方向延伸的连接部与所述第二电源线连接。

例如，在本公开至少一实施例中，所述第二电源线包括第三子电源线、第四子电源线以及第五子电源线，所述第五子电源线的长度大于所述第三子电源线的长度和所述第四子电源线的长度，沿所述第一方向延伸的直线经过所述第三子电源线和所述第四子电源线，且所述第三子电源线和所述第五子电源线在所述第二方向上交替排列。

例如，在本公开至少一实施例中，各物理层器件包括沿所述第二方向依次排列的三个区域，所述三个区域中位于中间的中间区域包括至少两条第二电源线；除所述中间区域外的区域中，所述第五子电源线包括第一类电源线、第二类电源线以及第三类电源线，所述第一类电源线包括所述第二电源线在所述第二方向上最边缘的两条电源线，所述第五子电源线中，所述第二类电源线和所述第三类电源线沿所述第二方向交替排列；沿垂直于所述基板的方向与同类第二电源线交叠的所述第二电源凸块的排布相同，且与同类第二电源线连接的所述连接部的排布相同。

例如，在本公开至少一实施例中，除所述中间区域外的区域中，所述第三子电源线包括第四类电源线和第五类电源线，所述第四子电源线包括第六类电源线和第七类电源线，所述第四类电源线和所述第七类电源线在所述第五子电源线上的正投影彼此交叠；所述第三子电源线和所述第四子电源线中，所述第四类电源线和所述第七类电源线沿所述第二方向交替排列，且所述第五类电源线和所述第六类电源线沿所述第二方向交替排列；沿垂直于所述基板的方向与同类第二电源线交叠的所述第二电源凸块的排布相同，且与同类第二电源线连接的所述连接部的排布相同。

本公开至少一实施例提供一种用于存储装置的连线方法，包括：获取多个存储器中各存储器包括的各通道中的多个第一信号凸块以及多个第一电源凸块的坐标，其中，所述存储装置包括所述多个存储器以及与所述多个存储器一一对应连接的多个物理层器件，各物理层器件包括多个第二信号凸块；根据所述多个第一电源凸块的坐标设定被配置为与所述多个第一电源凸块连接的多条第一电源线的坐标以及被配置为与所述多个第一信号凸块连接的多条信号线的坐标；对采用所述信号线连接各存储器的各通道中的所述多个第一信号凸块与相应的物理层器件中的所述多个第二信号凸块进行连接设计。连接同一存储器的不同通道中的所述多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中所述多个第一信号凸块的多条信号线的布局均相同。

例如，在本公开至少一实施例中，各信号线包括沿第一方向延伸的主体信号线，至少部分信号线包括连接所述主体信号线与相应的第一信号凸块以及第二信号凸块且沿第二方向延伸的连接信号线，所述多条第一电源线沿所述第一方向延伸，所述多个第一信号凸块和所述多个第二信号凸块沿所述第一方向和所述第二方向排列，所述第一方向与所述第二方向相交；根据所述多个第一电源凸块的坐标设定所述多条第一电源线以及所述多条信号线的坐标包括：获取各通道中沿所述第一方向排列的第一行第一电源凸块的纵坐标，且设定系数Δ1以及系数Δ2；采用包括所述系数Δ1或所述系数Δ2与所述第一行第一电源凸块的纵坐标的计算式计算与各通道中第一条第一电源线的纵坐标；根据所述第一电源线的纵坐标、第一间距以及线宽计算与各通道中的所述多个第一信号凸块连接的多条信号线的主体信号线的纵坐标。

例如，在本公开至少一实施例中，对采用所述信号线连接所述多个第一信号凸块与所述多个第二信号凸块进行连接设计包括：根据所述多条信号线的纵坐标、所述多个第一信号凸块的纵坐标计算连接所述第一信号凸块和相应主体信号线的所述连接信号线的位置。

例如，在本公开至少一实施例中，对采用所述信号线连接所述多个第一信号凸块与所述多个第二信号凸块进行连接设计之后还包括：根据所述多条信号线的位置和第二间距计算位于相邻信号线的主体信号线之间的屏蔽线的位置，其中，所述屏蔽线沿所述第一方向延伸。

例如，在本公开至少一实施例中，设定所述多条第一电源线的坐标后，还包括：对所述多条第一电源线与所述多个第一电源凸块进行连接设计。连接同一存储器的不同通道中的所述多个第一电源凸块的多条第一电源线的布局均相同，且连接不同存储器中所述多个第一电源凸块的多条第一电源线的布局均相同。

例如，在本公开至少一实施例中，连线方法还包括：获取所述多个物理层器件中各物理层器件包括的多个第二电源凸块的坐标；根据所述多个第二电源凸块的坐标设定被配置为与所述多个第二电源凸块连接的多条第二电源线的坐标，其中，所述第二电源线沿所述第一方向延伸；对所述多条第二电源线与所述多个第二电源凸块进行连接设计。所述第二电源线包括第三子电源线、第四子电源线以及第五子电源线，所述第五子电源线的长度大于所述第三子电源线的长度和所述第四子电源线的长度，沿所述第一方向延伸的直线经过所述第三子电源线和所述第四子电源线，且所述第三子电源线和所述第五子电源线沿所述第二方向交替排列。

例如，在本公开至少一实施例中，对所述多条第二电源线与所述多个第二电源凸块进行连接设计包括：将各物理层器件划分为沿所述第二方向排列的三个区域，其中，所述三个区域中位于中间的中间区域包括至少两条第二电源线；将除所述中间区域外的区域中的所述第五子电源线划分为第一类电源线、第二类电源线以及第三类电源线，其中，所述第一类电源线包括所述第二电源线在所述第二方向上最边缘的两条电源线，所述第五子电源线中，所述第二类电源线和所述第三类电源线沿所述第二方向交替排列；将除所述中间区域外的区域中的所述第三子电源线划分为第四类电源线和第五类电源线，所述第四子电源线划分为第六类电源线和第七类电源线，其中，所述第四类电源线和所述第七类电源线在所述第五子电源线上的正投影交叠，所述第三子电源线和所述第四子电源线中，所述第四类电源线和所述第七类电源线沿所述第二方向交替排列，且所述第五类电源线和所述第六类电源线沿所述第二方向交替排列；对与所述第二电源线交叠的所述第二电源凸块和该第二电源线进行连接设计，且对沿所述第二方向延伸的连接部、与所述第二电源线不交叠的所述第二电源凸块以及所述第二电源线进行连接设计。与同类电源线交叠的所述第二电源凸块的排布相同，且与同类电源线连接的所述连接部的排布相同。

例如，在本公开至少一实施例中，在完成第一个存储器与相应的物理层器件的连接设计以后，还包括：设定在所述第一方向与所述第一个存储器位于同一列的第二个存储器中第一行第一电源凸块的纵坐标；根据所述系数Δ1或所述系数Δ2以及所述第二个存储器中第一行第一电源凸块的纵坐标设定所述第二个存储器中信号线的主体信号线以及所述第一电源线的坐标并进行连接设计；设定与所述第一个存储器位于不同列的第三个存储器中第一行第一电源凸块的纵坐标；修改所述系数Δ1、所述系数Δ2，且根据修改后的所述系数Δ1或所述系数Δ2以及所述第三个存储器中第一行第一电源凸块的纵坐标设定所述第三个存储器中信号线的主体信号线以及所述第一电源线的坐标并进行连接设计。

本公开至少一实施例提供一种用于存储装置的连线装置，包括：获取单元，被配置为获取多个存储器中各存储器包括的各通道中的多个第一信号凸块以及多个第一电源凸块的坐标，其中，所述存储装置包括所述多个存储器以及与所述多个存储器一一对应连接的多个物理层器件，各物理层器件包括多个第二信号凸块；以及控制单元，被配置为根据所述多个第一电源凸块的坐标设定被配置为与所述多个第一电源凸块连接的多条第一电源线的坐标以及被配置为与所述多个第一信号凸块连接的多条信号线的坐标；对采用所述信号线连接各存储器的各通道中的所述多个第一信号凸块与相应的物理层器件中的所述多个第二信号凸块进行连接设计。连接同一存储器的不同通道中的所述多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中所述多个第一信号凸块的多条信号线的布局均相同。

本公开至少一实施例提供一种用于存储装置的连线装置，包括：处理器；存储结构，包括一个或多个计算机程序模块；其中，所述一个或多个计算机程序模块被存储在所述存储结构中并被配置为由所述处理器执行，所述一个或多个计算机程序模块包括用于执行上述的连线方法的指令。

本公开至少一实施例提供一种计算机可读存储介质，其上存储有可执行代码，所述可执行代码在被处理器执行时，使得所述处理器执行上述的连线方法。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为一种存储装置的局部截面结构示意图；

图2为根据本公开实施例提供的一种存储装置；

图3为图2所示的一个存储器包括的多个通道的示意图；

图4为图3所示的相邻两个通道中的第一信号凸块的排布图；

图5为一个存储器中的一个通道与相应物理层器件连接的示意图；

图6为图5所示存储器中另一个通道与相应物理层器件连接的示意图；

图7为另一个存储器中一个通道与相应物理层器件连接的示意图；

图8为图3所示的相邻两个通道中的第一信号凸块的排布图；

图9为物理层器件中的部分结构示意图；

图10为根据本公开另一实施例提供的用于存储装置的连线方法；

图11为设计存储器与相应物理层器件之间的信号线的流程图；

图12为存储器中设计第一信号线的流程图；

图13为物理层器件中设计第二信号线的流程图；

图14为根据本公开至少一个实施例的一种用于存储装置的连线装置的示意框图；

图15是根据本公开至少一个实施例的另一种用于存储装置的连线装置的示意框图；以及

图16是根据本公开至少一个实施例的一种计算机可读存储介质的示意框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

图1为一种存储装置的局部截面结构示意图。如图1所示，该存储装置包括基板10、位于基板10上的芯片30以及多个高带宽存储器(High Bandwidth Memory，HBM)20，高带宽存储器20和芯片30上分别设置有存储器凸块21和芯片凸块31。该基板10可以为中介层(Interposer)硅基板，各高带宽存储器20和芯片30上的存储器凸块21和芯片凸块31可以通过位于基板10内的金属11连接，然后基板10通过位于其内的硅通孔以及位于基板10上的凸块41连接到封装基板40(package substrate)上面，这种技术可以称为2.5D，因为作为中介层的硅基板是无源被动元件，通孔并没有打在芯片上。

以高带宽存储器为代表的存储器堆叠技术，将原本一维的存储器布局扩展到3D堆栈方式，大幅度提高了片上存储器的密度。例如，高带宽存储器中包含堆叠的多个存储芯片，因此在同样面积内可以存储更多的数据，同时包括大量数据引脚以增大输入/输出(I/O)带宽。高带宽存储器可以使用堆叠的存储芯片和大量数据引脚来正常操作。

在研究中，本申请的发明人发现：由于高带宽存储器采用3D封装，堆叠有大量的动态随机存取存储器(DRAM)，所以这种结构带来了大量的供电噪声和信号噪声。在设计基板的时候，存储器与芯片的同步传输，如何控制信号干扰是非常重要的，由此，前期电源完整性(Power integrity，PI)和信号完整性(Signal integrity，SI)的仿真结果是存储装置设计方法的重要判定指标之一。此外，高带宽存储器高额的造价使得整个设计成本剧增，由此，提高存储装置的设计质量，降低废品率变得非常重要。目前，大多通过设置走线的线宽、间距等一系列参数，使用自动配置和绕线工具，例如，PR工具自动进行绕线以连接芯片上的物理层器件(PHY)和高带宽存储器。但是这种连接方法存在以下问题：信号完整性(Signalintegrity，SI)仿真结果较差，因为不能保证每个信号都有接地保护；电源完整性(Powerintegrity，PI)仿真结果较差，功耗较大；采用工具自动绕线会导致每次迭代过程中可改进内容较少且不灵活，例如每增加一个高带宽存储器，同样的工作需要重复迭代，且结果不可控；当高带宽存储器的个数增加时，不能保证各个高带宽存储器与相应的物理层器件的连接完全一致，增加后期工程人员测试难度和工作内容。

本公开的实施例提供一种存储装置、连线方法及装置以及计算机可读存储介质。该存储装置包括基板以及位于基板上的多个存储器和多个物理层器件。各存储器包括多个通道，各通道包括多个第一信号凸块；多个物理层器件与多个存储器一一对应连接，各物理层器件包括多个第二信号凸块，多个第二信号凸块被配置为通过多条信号线与多个第一信号凸块一一对应连接。连接同一存储器的不同通道中的多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中多个第一信号凸块的多条信号线的布局均相同。本公开通过将同一存储器的不同通道中的信号线的布局设置为相同，且不同存储器中的信号线的布局设置相同，可以保证每个存储器中多个通道的同步，且不同存储器的同步，由此在验证环节可以通过只测试一个通道来预估存储装置的设计质量，提前得到验证报告来及时调优设计方案；简化了工程人员在后期实际测试的操作难度，缩短了测试周期。

下面结合附图对本公开实施例提供的存储装置、连线方法及装置以及计算机可读存储介质进行描述。

图2为根据本公开实施例提供的一种存储装置，图3为图2所示的一个存储器包括的多个通道的示意图，图4为图3所示的相邻两个通道中的第一信号凸块的排布图，图5为一个存储器中的一个通道与相应物理层器件连接的示意图，图6为图5所示存储器中另一个通道与相应物理层器件连接的示意图，图7为另一个存储器中一个通道与相应物理层器件连接的示意图。如图2至图7所示，该存储装置包括基板100、位于基板100上的多个存储器200和多个物理层器件300，多个物理层器件300与多个存储器200一一对应连接。

图2示意性的示出存储装置包括4个存储器200，即存储器200-1、存储器200-2、存储器200-3以及存储器200-4，存储器200-1与存储器200-2沿Y方向排列，存储器200-3与存储器200-4沿Y方向排列，且存储器200-1与存储器200-4沿X方向排列。存储装置还包括与4个存储器200一一对应连接的4个物理层器件300，但不限于此，存储器和物理层器件的数量还可以为2个或更多个。

例如，存储器200可以为高带宽存储器(High Bandwidth Memory，HBM)。例如，物理层器件可以为接口电路，包括将存储器200电耦接到芯片(DCU)的物理层(PHY)。例如，基板100可以为中介层硅基板，中介层设置有硅通孔，存储器200和物理层器件300可以通过基板100中的金属实现电连接，存储器200和物理层器件300可以通过基板100中的硅通孔与封装基板(package substrate)连接。例如，存储器200和物理层器件300通过无源硅通孔技术(through silicon via，TSV)，即2.5D技术进行连接。例如，这里以芯片为例进行了说明，然而根据本公开的实施例不限于此，可以为任何合适类型的芯片。

如图2至图7所示，各存储器200包括多个通道210，各通道210包括多个第一信号凸块(bump)211。各物理层器件300包括多个第二信号凸块310，多个第二信号凸块310被配置为通过多条信号线400与多个第一信号凸块211一一对应连接。例如，各存储器200通过分布式的接口耦合到物理层器件300。这些接口被分成相对独立的不同通道210，这些通道210彼此独立且互不影响。例如，各存储器200可以包括8个通道(210-1、210-2、210-3、210-4、210-5、210-5、210-6、210-7以及210-8),每一个通道包含128bit，存储器200可以通过上述8个通道实现高速度传输数据，且具有较低功耗。

例如，如图2至图7所示，各存储器200中，各通道210内的第一信号凸块211的分布位置均相同。例如，多个第一信号凸块211沿第一方向(即X方向)和第二方向(即Y方向)排列。例如，第一方向和第二方向相交，本公开实施例示意性的示出第一方向与第二方向垂直，但不限于此。例如，各通道210包括48个第一信号凸块211。

例如，如图2至图7所示，多个第二信号凸块310沿第一方向和第二方向排列。例如，各物理层器件300也包括与存储器200包括的多个通道210一一对应的区域，各区域中第二信号凸块310的数量以及布局与各通道210中第一信号凸块211的数量以及布局相同，且一一对应连接。例如，信号线400可以被配置为传输数据信号、地址信号等。

如图2至图7所示，连接同一存储器200的不同通道210中的多个第一信号凸块211的多条信号线400的布局均相同，且连接不同存储器200中多个第一信号凸块211的多条信号线400的布局均相同。

例如，如图4至图7所示，连接存储器200-1的一个通道DWORD-210-1中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局可以与连接存储器200-1的另一个通道DWORD-210-2中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局相同，且连接另一个存储器200-2的通道DWORD-210-2中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局可以与连接存储器200-1的通道DWORD-210-2中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局相同。

上述“连接同一存储器200的不同通道210中的多个第一信号凸块211的多条信号线400的布局”可以指与同一存储器中的一个通道中的多个第一信号凸块连接的多条信号线的排布顺序、间距、线宽以及长度和与另一通道中的多个第一信号凸块连接的多条信号线的排布顺序、间距、线宽以及长度相同。例如，在同一存储器的各通道中第一信号凸块的数量以及排布均相同的情况下，与相应位置的第一信号凸块连接的信号线的相对位置也相同，即如图5和图6所示，与通道DWORD-210-1中的第一信号凸块211-1连接的信号线400-1的位置、长度以及线宽和与通道DWORD-210-2中的第一信号凸块211-1连接的信号线400-1的位置、长度以及线宽均相同；与通道DWORD-210-1中的第一信号凸块211-1连接的信号线400-1和与通道DWORD-210-1中的第一信号凸块211-2连接的信号线400-2之间的间距以及排布顺序也和与通道DWORD-210-2中的第一信号凸块211-1连接的信号线400-1和与通道DWORD-210-2中的第一信号凸块211-2连接的信号线400-2之间的间距以及排布顺序相同。

本公开实施例中，“相同”包括严格相同和大致相同，严格相同指例如上述不同通道中的多条信号线的间距、线宽以及长度均严格相等，大致相同指两者(例如信号线的间距、线宽以及长度)之间的差值与其中之一的比值不大于5％。

本公开实施例通过将同一存储器的不同通道中的信号线的布局设置为相同，且不同存储器中的信号线的布局设置相同，可以保证每个存储器中多个通道的同步(即每个存储器中多个通道的信号传输可以同步)，且不同存储器的同步(即不同存储器的信号传输可以同步)，由此在验证环节可以通过只测试一个通道来预估存储装置的设计质量，提前得到验证报告来及时调优设计方案；简化了工程人员在后期实际测试的操作难度，缩短了测试周期。

例如，如图3所示，各存储器200包括三部分，三部分中包括位于中间的中间区域220以及沿Y方向位于中间区域220两侧的区域，这两侧的区域中的第一信号凸块211相对于中间区域220对称分布。将各存储器200沿Y方向划分为N个模块，中间区域包括一个模块，两侧的区域各包括(N-1)/2个模块。例如，N＝37，则两侧的区域各包括18个模块。在对存储装置进行连接设计(例如采用信号线连接存储器和物理层器件的中信号凸块的设计)时，可以针对不同的N进行分类总结，以减轻设计的难度和复杂性。

例如，如图3和图4所示，各存储器200中，中间区域包括具有温度检测功能、预留未来使用的功能以及包装串口数据输出等功能的凸块。各存储器200中，除中间区域220以外的各模块包括两部分，例如数据部DWORD和地址部AWORD。例如，除中间区域220以外的各区域包括多个数据部DWORD0至DWORD3，且中间区域两侧的区域中多个数据部DWORD0至DWORD3相对于地址部AWORD对称分布。例如，地址部AWORD和数据部DWORD0至DWORD3均包括8个通道210-1至210-8。

例如，如图3和4所示，各数据部DWORD包括2个模块，各地址部AWORD包括1个模块。例如数据部DWORD0-210-1和数据部DWORD0-210-5包括第一模块和第二模块(N＝1和N＝2)，数据部DWORD0-210-2和数据部DWORD0-210-6包括第三模块和第四模块(N＝3和N＝4)，数据部DWORD1-210-1和数据部DWORD1-210-5包括第五模块和第六模块(N＝5和N＝6)，数据部DWORD1-210-2和数据部DWORD1-210-6包括第七模块和第八模块(N＝7和N＝8)，地址部AWORD-210-1和地址部AWORD-210-5包括第九模块(N＝9)，地址部AWORD-210-2和地址部AWORD-210-6包括第十模块(N＝10)，数据部DWORD2-210-1和数据部DWORD2-210-5包括第十一模块和第十二模块(N＝11和N＝12)，数据部DWORD2-210-2和数据部DWORD2-210-6包括第十三模块和第十四模块(N＝13和N＝14)，数据部DWORD3-210-1和数据部DWORD3-210-5包括第十五模块和第十六模块(N＝15和N＝16)，数据部DWORD3-210-2和数据部DWORD3-210-6包括第十七模块和第十八模块(N＝17和N＝19)。同理，位于中间区域另一侧区域中的数据部和地址部包括的多个模块的分布规律相同。

本公开实施例中，各存储器中的各模块中第一信号凸块的排布规律相同，且与第一信号凸块连接的信号线的排布规律相同，在完成存储装置的连接设计后的早期信号完整性(SI)仿真(布线前的仿真)时，只仿真一个模块来节省大量时间和资源，并且保证结果的准确性。

例如，如图2至图7所示，各信号线400包括沿第一方向延伸的主体信号线410，至少部分信号线400还包括沿第二方向延伸的连接信号线420，被配置为连接主体信号线410与相应第一信号凸块211以及第二信号凸块310。

例如，在主体信号线410与相应的第一信号凸块211在沿Y方向延伸的直线上的正投影没有交叠时，包括该主体信号线410的信号线400还包括连接第一信号凸块211与主体信号线410的连接信号线420；在主体信号线410与相应的第一信号凸块211在沿Y方向延伸的直线上的正投影有交叠时，包括该主体信号线410的信号线400可以只包括主体信号线410，该主体信号线410可以直接与第一信号凸块211连接。例如，在信号线400包括主体信号线410和连接信号线420时，主体信号线410和连接信号线420可以位于不同层，连接信号线420通过位于基板100中的过孔(例如a、b或c)与主体信号线410电连接。例如，连接信号线420可以与第一信号凸块211同层设置。

如图5至图7所示，连接同一通道210以及不同通道210中的多个第一信号凸块211的多条信号线400的主体信号线410的长度和线宽均相同，且连接不同存储器200的多条信号线400的主体信号线410的长度和线宽均相同，从而保证各存储器中不同通道中信号传输的同步以及不同存储器之间的信号传输的同步。

例如，如图5至图7所示，同一存储器200中，不同通道中多个第一信号凸块211的相对位置关系和与第一信号凸块211连接的第二信号凸块310的相对位置关系相同，由此，连接不同通道中的多个第一信号凸块211的多条主体信号线410的长度均相同。

例如，如图5至图7所示，各通道中第一信号凸块211-1和211-2的相对位置关系和与其连接的第二信号凸块310-1和310-2的相对位置关系相同，则信号线400-1的主体信号线与信号线400-2的主体信号线的长度和线宽均相同。

例如，如图5至图7所示，连接各通道210中的多个第一信号凸块211的多条信号线400均匀分布。例如，连接各通道210中的多个第一信号凸块211的主体信号线410沿Y方向排列，且均匀分布。例如，各连接信号线420均沿Y方向延伸，沿X方向排列的多条连接信号线420等间距排列。

例如，如图5至图7所示，至少部分通道210中，相邻两条信号线400的主体信号线410之间设置有沿第一方向延伸的屏蔽线600，屏蔽线可以在保持信号完整性和降低误码率方面可以起很好的作用。

例如，如图5至图7所示，主体信号线410与屏蔽线600沿Y方向均匀分布。例如，屏蔽线600的长度可以大于主体信号线410的长度。

例如，如图5至图7所示，至少部分信号线400的主体信号线410包括两层导电层411和412，两层导电层411和412之一与屏蔽线600位于同一层。例如，与屏蔽线600同层的导电层被配置为与连接信号线420或者第一信号凸块211直接连接。例如，与屏蔽线600不同层的导电层的长度可以小于与屏蔽线600同层的长度，但不限于此，两者的长度也可以相等。

例如，图8为图3所示的相邻两个通道中的第一信号凸块的排布图。如图4和图8所示，各通道210还包括被配置为与第一电源线500连接的多个第一电源凸块212，连接同一存储器200的不同通道210中的多个第一电源凸块212的多条第一电源线500的布局均相同，且连接不同存储器200中多个第一电源凸块212的多条第一电源线500的布局均相同。

上述“连接同一存储器200的不同通道210中的多个第一电源凸块212的多条第一电源线500的布局”可以指与同一存储器中的一个通道中的多个第一电源凸块连接的多条第一电源线的排布顺序、间距、线宽以及长度和与另一通道中的多个第一电源凸块连接的多条第一电源线的排布顺序、间距、线宽以及长度相同。例如，在同一存储器的各通道中第一电源凸块的数量以及排布均相同的情况下，与相应位置的第一电源凸块连接的第一电源线的相对位置也相同，即如图4和图8所示，与通道DWORD-210-5中的第一电源凸块212-1连接的第一电源线500的位置、长度以及线宽和与通道DWORD-210-6中的第一电源凸块212-2连接的第一电源线500的位置、长度以及线宽均相同。同理，“连接不同存储器200中多个第一电源凸块212的多条第一电源线500的布局”指不同存储器中的连接到相对位置相同的第一电源凸块的第一电源线的相对位置、长度以及线宽均相同。

例如，如图4和图8所示，第一电源线500沿第一方向延伸，各存储器200包括的多条第一电源线500将存储器200划分为上述N个模块，多个第一信号凸块211位于相邻第一电源线500之间。例如，第一电源线500将通道DWORD-210-1中的第一信号凸块211划分为第一模块和第二模块(N＝1和N＝2)，第一电源线500将通道DWORD-210-2中的第一信号凸块211划分为第三模块和第四模块(N＝3和N＝4)。

例如，各第一电源线500包括电源线对，各电源线对包括的两条电源线之间的距离均相等，从而可以更方便与相应的第一电源凸块连接。

例如，如图4至图8所示，第一电源线500包括沿第二方向交替设置的第一子电源线510和第二子电源线520，第一子电源线510与屏蔽线600被配置为连接至同一电源端或接地端。例如，第二子电源线520被配置为与高电压端VDDQ电连接以接收正电压，第一子电源线510被配置为与低电压端VSS电连接以接收负电压或接地。

例如，如图2至图8所示，在垂直于基板10的方向上，多个第一电源凸块212均和与其连接的第一电源线500交叠以实现电连接。

例如，图9为物理层器件中的部分结构示意图。如图9所示，各物理层器件300包括被配置为与第二电源线700连接的多个第二电源凸块320，第二电源线700沿第一方向延伸，多个第二信号凸块310位于相邻第二电源线700之间。

例如，如图9所示，在垂直于基板100的方向上，第二电源线700和与其连接的部分第二电源凸块320交叠，与第二电源线700连接且没有交叠的第二电源凸块320通过沿第二方向延伸的连接部701与第二电源线700连接。

例如，如图9所示，与第二电源线700连接且没有交叠的第二电源凸块320可以位于第二信号凸块310在第一方向的两侧。

例如，各第二电源线700包括电源线对，各电源线对包括的两条电源线之间的距离均相等，从而可以更方便与相应的第二电源凸块连接。

例如，如图9所示，第二电源线700包括第三子电源线710、第四子电源线720以及第五子电源线730，第五子电源线730的长度大于第三子电源线710的长度和第四子电源线720的长度。

例如，第五子电源线730被配置为与低电压端VSS电连接以接收负电压或接地。例如，第五子电源线730可以与第一子电源线510电连接。

例如，第三子电源线710和第四子电源线720被配置为与不同的电压端电连接。例如，第三子电源线710被配置为与第一高电压端VDDIO(例如输入输出电源，即IO电源)电连接以接收第一正电压，第四子电源线720被配置为与第二高电压端VDDCI(例如开关电源，即core电源)电连接以接收第二正电压。

例如，如图9所示，沿第一方向延伸的直线经过第三子电源线710和第四子电源线720，例如，第三子电源线710和第四子电源线720大致位于同一直线上。

例如，如图9所示，第三子电源线710和第五子电源线730在第二方向上交替排列，第四子电源线720和第五子电源线730在第二方向上交替排列。

例如，如图9所示，各物理层器件300包括沿第二方向排列的三个区域301、302以及303，除中间区域302外的另外两个区域301和303中的第二电源线700相对于中间区域302对称分布，中间区域302包括至少两条第二电源线700。区域302中没有示出相应的第二电源线以及信号凸块，区域303仅示意性的示出了第二电源线，省略了相应的信号凸块。

例如，中间区域302可以包括六条第二电源线700，可以包括第三子电源线710、第四子电源线720以及第五子电源线730。例如，中间区域302中的第二电源凸块320中与其交叠的第二电源线可为不与其连接的电源线。

例如，如图9所示，除中间区域302外的区域中，第五子电源线730包括第一类电源线731、第二类电源线732以及第三类电源线733，第一类电源线731包括第二电源线700在第二方向上最边缘的两条电源线700，第五子电源线730中，第二类电源线732和第三类电源线733沿第二方向交替排列。

例如，在各存储器200包括N个模块时，与存储器200连接的物理层器件300也包括N个模块，即物理层器件300中的第二电源线700的数量为M个(例如，包括M＝0至M＝37)，可以将物理层器件300划分为N个模块(例如37个模块)。

例如，中间区域302可以包括第二电源线M＝18-20，或者中间区域302可以包括第二电源线M＝15-20。由于中间区域302中的第二电源线700与相应的第二电源凸块320的连接关系较特殊，可以单独考虑。

例如，第一类电源线731可以为M＝0和M＝37；第二类电源线732可以包括M小于15并且M可以被4整除余2(例如包括M＝2、6、10以及14)，或者(M-1)可以被4整除并且M大于19(例如包括M＝21、25、29以及33)；第三类电源线733可以为M小于15且可以被4整除(例如包括M＝4、8以及12)，或者M大于19且(M-1)被4整除余2(例如包括M＝23、27、31以及35)。

例如，如图9所示，沿垂直于基板100的方向与同类第二电源线700(例如第一类电源线731、第二类电源线732或者第三类电源线733)交叠的第二电源凸块320的排布相同，且与同类第二电源线700连接的连接部701的排布相同。

例如，如图9所示，除中间区域302外的区域中，第三子电源线710包括第四类电源线711和第五类电源线712，第四子电源线720包括第六类电源线721和第七类电源线722。例如，第四类电源线711和第七类电源线722在第五子电源线730上的正投影彼此交叠且分别位于第五子电源线730的两侧。例如，在第二方向上，位于第五子电源线730两侧且与第五子电源线紧邻的两条电源线分别为第四类电源线711和第七类电源线722，或者第五类电源线712和第六类电源线721。

例如，如图9所示，第三子电源线710和第四子电源线720中，第四类电源线711和第七类电源线722沿第二方向交替排列，且第五类电源线712和第六类电源线721沿第二方向交替排列。

例如，如图9所示，第四类电源线711和第六类电源线721可以包括(M-1)可以被4整除并且小于15(例如包括M＝1、5、9以及13)，或者M直接被4整除并且大于19(例如包括20、24、28、32以及36)。剩余的电源线为第五类电源线712和第七类电源线722。

例如，如图9所示，沿垂直于基板100的方向与同类第二电源线700交叠的第二电源凸块320的排布相同，且与同类第二电源线700连接的连接部701的排布相同。本公开实施例通过对与同类第二电源线交叠的第二电源凸块和连接部的位置的排布的设计可以精确控制第二电源线的连接，提高存储装置设计的精确度。

图10为根据本公开另一实施例提供的用于存储装置的连线方法。如图10所示，该连接方法用于图2至图9所示的存储装置的连接设计方法。该连接方法包括如下步骤。

S101：获取多个存储器中各存储器包括的各通道中的多个第一信号凸块以及多个第一电源凸块的坐标。

例如，选取存储装置中的一个存储器，例如图2所示的存储器200-1、200-2、200-3或者200-4。以选取的存储装置中的芯片的中心为坐标原点建立坐标系，并获取选取的存储器中多个第一信号凸块和多个第一电源凸块的坐标。

例如，上述存储装置包括图2至图9所示的多个存储器200以及与多个存储器200一一对应连接的多个物理层器件300，各物理层器件300包括多个第二信号凸块310。

例如，如图4所示，对于通道DWORD-210-1，获取模块N＝1远离模块N＝2一侧的第一行第一电源凸块212的纵坐标Y_hbm_1。例如，如图8所示，对于通道DWORD-210-2，获取模块N＝3远离模块N＝4一侧的第一行第一电源凸块的纵坐标Y_hbm_1，这个第一行第一电源凸块212指与模块N＝3上面第二条第一信号线交叠的第一电源凸块212。

S102：根据多个第一电源凸块的坐标设定多条第一电源线的坐标以及多条信号线的坐标。

例如，如图2至图9所示，多条第一电源线500被配置为与多个第一电源凸块212连接，多条信号线400被配置为与多个第一信号凸块211一一对应连接。

例如，如图2至图9所示，各信号线400包括沿第一方向延伸的主体信号线410，至少部分信号线400还包括沿第二方向延伸的连接信号线420，被配置为连接主体信号线410与相应第一信号凸块211以及相应的第二信号凸块310。

例如，如图2至图9所示，多条第一电源线500沿第一方向延伸，多个第一信号凸块211和多个第二信号凸块310沿第一方向和第二方向排列。

图11为设计存储器与相应物理层器件之间的信号线的流程图。例如，如图2至11所示，将各存储器200沿Y方向设定为N个模块，中间区域包括一个模块，两侧的区域各包括(N-1)/2个模块。例如，N＝37，则两侧的区域各包括18个模块。

例如，在具体信号连接设计中，我们将存储器分为四个部分：地址部AWORD的部分N(包括N＝9、10、28以及29)；中间区域一侧的数据部DWORD的N(N<19)；中间区域另一侧的数据部DWORD的N(N>19)以及中间区域的N(N＝19)。

例如，根据多个第一电源凸块212的坐标设定多条第一电源线500以及多条信号线400的坐标包括如下步骤：获取各通道中沿第一方向排列的第一行第一电源凸块的纵坐标Y_hbm_1，且设定系数Δ1以及Δ2。系数Δ1以及Δ2可以分别决定中间区域在第二方向上的两侧区域内的第一电源线的坐标，例如，在N＝0-18时使用系数Δ1，例如可为10.5；在N＝19-37时使用系数Δ2，例如可以为4.5。例如，第一电源凸块的纵坐标Y_hbm_1可以为第一电源凸块的中心的纵坐标。

例如，根据多个第一电源凸块212的坐标设定多条第一电源线500以及多条信号线400的坐标还包括如下步骤：采用包括系数Δ1或系数Δ2以及第一行第一电源凸块的纵坐标Y_hbm_1的计算式计算与各通道中第一条第一电源线的纵坐标Maxy。例如，计算式可以为Y_hbm_1+Δ1或者Y_hbm_1+Δ2，从而分别计算中间区域两侧的区域内的第一电源线的坐标。例如，如图4所示，上述第一条第一电源线500为与通道DWORD0-210-1中第一行第一电源凸块212没有交叠的第一电源线500，即图4所示的位于模块N＝1远离N＝2一侧的两条第一电源线500中与第一电源凸块212没有交叠的第一电源线500。例如，如图8所示，上述第一条第一电源线500为与第一行第一电源凸块212没有交叠的第一电源线500，即图8所示的模块N＝3远离模块N＝4的一侧的两条第一电源线500中的第一条第一电源线500。

例如，根据多个第一电源凸块212的坐标设定多条第一电源线500以及多条信号线400的坐标还包括如下步骤：根据第一电源线的纵坐标Maxy、第一间距d1以及线宽L1计算与各通道中的多个第一信号凸块211连接的多条信号线的主体信号线的纵坐标y，例如在第一信号凸块211的数量为n个时，计算得到主体信号线的纵坐标y1至yn，例如n可以为48。

例如，可以在第二方向尺寸为150微米的空间设置48条信号线。

例如，如图5所示，找出物理层器件300靠近的存储器200的沿Y方向延伸的边的位置处标记为横坐标x1,存储器200中最靠近与其连接的物理层器件300的第一信号凸块211左侧一定距离处标记横坐标x2(该一定距离例如为2微米),在x1-x2中间用两层导电层(例如金属层)连接起来。例如x1-x2的长度可以为200～300微米。

S103：对采用信号线连接各存储器的各通道中的多个第一信号凸块与相应的物理层器件中的多个第二信号凸块进行连接设计。

例如，在对信号线与第一信号凸块以及第二信号凸块进行连接设计后，进行SI仿真，根据仿真结果调整上述连接设计后，采用信号线连接各存储器的各通道中的多个第一信号凸块与相应的物理层器件中的多个第二信号凸块，此时，连接同一存储器的不同通道中的多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中多个第一信号凸块211的多条信号线的布局均相同。

例如，如图4至图7所示，连接存储器200-1的一个通道DWORD-210-1中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局可以与连接存储器200-1的另一个通道DWORD-210-2中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局相同，且连接另一个存储器200-2的通道DWORD-210-2中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局可以与连接存储器200-1的通道DWORD-210-2中第一信号凸块211的信号线400(例如包括信号线400-1至400-48)的布局相同。

上述“连接同一存储器200的不同通道210中的多个第一信号凸块211的多条信号线400的布局”可以指与同一存储器中的一个通道中的多个第一信号凸块连接的多条信号线的排布顺序、间距、线宽以及长度和与另一通道中的多个第一信号凸块连接的多条信号线的排布顺序、间距、线宽以及长度相同。例如，在同一存储器的各通道中第一信号凸块的数量以及排布均相同的情况下，与相应位置的第一信号凸块连接的信号线的相对位置也相同，即如图5和图6所示，与通道DWORD-210-1中的第一信号凸块211-1连接的信号线400-1的位置、长度以及线宽和与通道DWORD-210-2中的第一信号凸块211-1连接的信号线400-1的位置、长度以及线宽均相同；与通道DWORD-210-1中的第一信号凸块211-1连接的信号线400-1和与通道DWORD-210-1中的第一信号凸块211-2连接的信号线400-2之间的间距以及排布顺序也和与通道DWORD-210-2中的第一信号凸块211-1连接的信号线400-1和与通道DWORD-210-2中的第一信号凸块211-2连接的信号线400-2之间的间距以及排布顺序相同。

本公开实施例通过将同一存储器的不同通道中的信号线的布局设置为相同，且不同存储器中的信号线的布局设置相同，可以保证每个存储器中多个通道的同步(即每个存储器中多个通道的信号传输可以同步)，且不同存储器的同步(即不同存储器的信号传输可以同步)，由此在验证环节可以通过只测试一个通道来预估存储装置的设计质量，提前得到验证报告来及时调优设计方案；简化了工程人员在后期实际测试的操作难度，缩短了测试周期。

例如，采用信号线连接多个第一信号凸块与多个第二信号凸块包括：根据多条信号线400的纵坐标y、多个第一信号凸块211的纵坐标Y_hbm_sig计算连接第一信号凸块211和相应主体信号线410的连接信号线420的位置。例如，第一信号凸块211的纵坐标Y_hbm_sig可以为第一信号凸块211的中心的纵坐标。

例如，如图5和图11所示，在信号线400的纵坐标y大于与其连接的第一信号凸块211的纵坐标Y_hbm_sig时，连接信号线和第一信号凸块的连接信号线420向下延伸(以Y方向的箭头所指的方向为向上)；在信号线400的纵坐标y小于与其连接的第一信号凸块211的纵坐标Y_hbm_sig时，连接信号线和第一信号凸块的连接信号线420向上延伸。

例如，如图5和图11所示，用信号线连接多个第一信号凸块与多个第二信号凸块之后还包括：根据多条信号线400的位置、第二间距S2以及主体信号线410的线宽计算位于相邻信号线400的主体信号线410之间的屏蔽线600的位置。例如，屏蔽线600沿第一方向延伸。屏蔽线可以在保持信号完整性和降低误码率方面可以起很好的作用。

本公开实施例中，对各存储器的不同N模块中信号线进行连接设计时，通过对N进行分类和总结，可以仅修改脚本的一些参数(例如系数Δ1以及Δ2)，就实现对各区域信号线的布局，减轻了存储装置的连接设计难度和复杂性。

各存储器中除中间区域外的各模块内的信号线的布局均相同，由此在完成连接设计以后可以在后续信号完整性(SI)仿真(布线前的仿真)时只对一个模块(例如N＝1)中的数据进行仿真。

例如，图12为存储器中设计第一信号线的流程图。如图4、图8以及图12所示，存储器各通道包括(N+1)条第一电源线以将各通道划分为N个模块，例如各通道包括的第一电源线可以标记为P＝0至P＝N。

如图12所示，在进行存储器中的电源连线设计时，连线方法包括：根据各区域位置以及图11所示方法计算各第一电源线的坐标，各区域可以包括位于中间区域的第一电源线(例如P＝19)、与中间区域临近的一条第一电源线(例如P＝18)以及分别位于中间区域两侧的第一电源线(例如P<18以及P>19)。

例如，在得到第一电源线的位置后，进行多条第一电源线500与多个第一电源凸块212的连线设计。

例如，连接同一存储器的不同通道中的多个第一电源凸块的多条第一电源线的布局均相同，且连接不同存储器中多个第一电源凸块的多条第一电源线的布局均相同。本公开实施例通过优化连接方法，缩短参数调整的迭代过程，精确控制第一电源线的连接，可以提高存储装置设计的精确度和效率。

例如，如图2至图12所示，第一电源线500包括沿第二方向交替设置的第一子电源线510和第二子电源线520，第一子电源线510与屏蔽线600被配置为连接至同一电源端或接地端。例如，第二子电源线520被配置为与高电压端VDDQ电连接以接收正电压，第一子电源线510被配置为与低电压端VSS电连接以接收负电压或接地。

虽然存储器中包括VDDQ、VPP和MVDDC三种电源，但只有VDDQ是和信号线在一起沿第二方向排列，所以在进行存储装置的连接设计的时候进行VDDQ的特别设计即可。

图13为相应物理层器件中设计第二信号线的流程图。如图2至图13所示，连线方法包括：获取多个物理层器件中各物理层器件包括的多个第二电源凸块的坐标；根据多个第二电源凸块的坐标设定被配置为与多个第二电源凸块连接的多条第二电源线的坐标，其中，第二电源线沿第一方向延伸；对多条第二电源线与多个第二电源凸块进行连接设计。

例如，各第二电源线可以与各第一电源线分别位于一条直线上。例如，获取的第二电源线的纵坐标可以与相应的第一电源线的纵坐标相同。

例如，第二电源线700包括第三子电源线710、第四子电源线720以及第五子电源线730，第五子电源线730的长度大于第三子电源线710的长度和第四子电源线720的长度。

例如，第五子电源线730被配置为与低电压端VSS电连接以接收负电压或接地。第三子电源线710和第四子电源线720被配置为与不同的电压端电连接。例如，第三子电源线710被配置为与第一高电压端VDDIO(例如输入输出电源，即IO电源)电连接以接收第一正电压，第四子电源线720被配置为与第二高电压端VDDCI(例如开关电源，即core电源)电连接以接收第二正电压。

例如，沿第一方向延伸的直线经过第三子电源线710和第四子电源线720。

例如，如图2至图13所示，对多条第二电源线与多个第二电源凸块进行连接设计包括：将各物理层器件300划分为沿第二方向排列的三个区域301-303。除中间区域302外的另外两个区域301和303中的第二电源线700的功能相对于中间区域对称分布，中间区域302包括至少两条第二电源线700。

例如，在各存储器200包括N个模块时，与存储器200连接的物理层器件300也包括N个模块，例如，物理层器件300中的第二电源线700的数量为M个(例如，包括M＝0至M＝37)，可以将物理层器件300划分为N个模块(例如37个区域)。

例如，中间区域302可以包括M＝18-20，或者中间区域302可以包括M＝15-20。由于中间区域302中的第二电源线700与相应的第二电源凸块320的连接关系较特殊，可以单独考虑。

例如，如图2至图13所示，对多条第二电源线与多个第二电源凸块进行连接设计还包括：将除中间区域302外的区域301和303中的第五子电源线730划分为第一类电源线731、第二类电源线732以及第三类电源线733。

例如，第一类电源线731包括第二电源线700在第二方向上最边缘的两条电源线；第五子电源线730中，第二类电源线732和第三类电源线733沿第二方向交替排列。

例如，第一类电源线731可以为M＝0和M＝37；第二类电源线732可以包括M小于15并且M可以被4整除余2(例如包括M＝2、6、10以及14)，或者(M-1)可以被4整除并且M大于19(例如包括M＝21、25、29以及33)；第三类电源线733可以为M小于15且可以被4整除(例如包括M＝4、8以及12)，或者M大于19且(M-1)被4整除余2(例如包括M＝23、27、31以及35)。

例如，如图2至图13所示，除中间区域302外的区域中，第三子电源线710包括第四类电源线711和第五类电源线712，第四子电源线720包括第六类电源线721和第七类电源线722。例如，第四类电源线711和第七类电源线722在第五子电源线730上的正投影彼此交叠。例如，在第二方向上，位于第五子电源线730两侧且与第五子电源线紧邻的两条电源线分别为第四类电源线711和第七类电源线722，或者第五类电源线712和第六类电源线721。

例如，第三子电源线710和第四子电源线720中，第四类电源线711和第七类电源线722沿第二方向交替排列，且第五类电源线712和第六类电源线721沿第二方向交替排列。

例如，如图9和图13所示，以沿X方向的箭头所指的方向为向右，则第四类电源线711位于第六类电源线721的左侧，第五类电源线712位于第七类电源线722的右侧。

例如，连接方法还包括：设定第五子电源线两端的横坐标分别为x_1和x_2，则第三子电源线的长度为(x_1+数值1)和(x_2-数值2)之一，第四子电源线的长度为(x_1+数值1)和(x_2-数值2)的另一个。数值1和数值2根据不同的M来不同设置，且第二电源线的宽度则根据第二电源凸块的大小、第二信号凸块的大小以及第二电源线与和信号块之间的距离来设定。例如，本公开实施例的一示例中，各第二电源线的线宽相等。

例如，如图9和图13所示，由于各第五子电源线730为沿X方向延伸的整条电源线，则左侧和右侧部分的第五子电源线730的分布规律相同。

例如，如图9和图13所示，第四类电源线711和第六类电源线721可以包括(M-1)可以被4整除并且小于15(例如包括M＝1、5、9以及13)，或者M直接被4整除并且大于19(例如包括20、24、28、32以及36)。剩余的电源线为第五类电源线712和第七类电源线722。由此，位于左侧的第三子电源线710的分布规律为第四类电源线711的分布规律，位于右侧的第三子电源线710的分布规律为第五类电源线712的分布规律；于左侧的第四子电源线720的分布规律为第七类电源线722的分布规律，位于右侧的第三子电源线710的分布规律为第六类电源线721的分布规律。

例如，对多条第二电源线与多个第二电源凸块进行连接设计还包括：对与第二电源线交叠的第二电源凸块和该第二电源线进行连接设计，且对沿第二方向延伸的连接部、与第二电源线不交叠的第二电源凸块以及第二电源线进行连接设计。

例如，连接部的横坐标可以为(x_1+数值3)和(x_2-数值4)之一，连接部的长度可以为L0。例如，对于不同类第二电源线，连接部的位置以及长度可以不同。

例如，与同类电源线交叠的第二电源凸块的排布相同，且与同类电源线连接的连接部的排布相同。

本公开通过优化连接方法，可以缩短参数调整的迭代过程，精确控制第二电源线的连接，提高存储装置设计的精确度和效率。

例如，如图2至图11所示，在完成第一个存储器(例如存储器200-1)与相应的物理层器件(例如物理层器件300-1)的连接设计以后，连接方法还包括：设定在第一方向与第一个存储器位于同一列的第二个存储器(例如存储器200-2)中第一行第一电源凸块的纵坐标；根据系数Δ1和系数Δ2之一以及第二个存储器中第一行第一电源凸块的纵坐标、设定第二个存储器中信号线的主体信号线以及第一电源线的坐标并进行连接设计。

在完成第一个存储器与相应的物理层器件的连接设计后，可以对于与第一个存储器位于同一列的第二个存储器使用相同的脚本实现该存储器的连接设计，该脚本中的系数Δ1和系数Δ2不变，仅存储器中第一行第一电源凸块的纵坐标不同。

例如，如图1所示，在完成第一个存储器(例如存储器200-1)与相应的物理层器件(例如物理层器件300-1)的连接设计以后，或者在完成第一个存储器与第二个存储器(例如存储器200-2)的连接设计后，连接方法还包括：设定与第一个存储器位于不同列的第三个存储器(例如存储器200-3)中第一行第一电源凸块的纵坐标；修改系数Δ1、系数Δ2，且根据修改后的系数Δ1和系数Δ2之一以及第三个存储器中第一行第一电源凸块的纵坐标、设定第三个存储器中信号线的主体信号线以及第一电源线的坐标并进行连接设计。例如，可以根据存储器和物理层器件之间的纵向位置差，例如两者第一个信号凸块的位置纵向方向的坐标差修改系数Δ1、系数Δ2。

对于与第一个存储器位于不同列的存储器的连接设计过程仅需要修改脚本中的一些参数(如系数Δ1、系数Δ2、x1、x2、x_1、x_2、数值1、数值2、数值3、数值4以及L0)，就可以完成连接设计。

例如，在采用上述连接方法实现存储器与物理层器件的连接设计以后，进行SI/PI仿真，针对仿真结果还可以作进一步调整以提高存储装置的性能，然后根据最后调整结果对存储器与物理层器件进行绕线连接。例如，可以采用自动配置和绕线工具，例如ICC2工具进行绕线连接。

本公开通过修改少许参数可以应用到多个存储器的连接中，保证每个存储器的连接基本一致；并且早期即可得到比较真实的数据来进行SI/PI仿真，针对仿真结果来进行调整；最终能在较短的时间内得到比较精确，质量更高的连接设计结果，从而在芯片的设计中提高效率和质量。本公开提供一种完全自主的，通过调整特定的参数(例如可以包括Δ1、Δ2、数值1，数值2，数值3，数值4、信号线的线宽和间距等)可以不断提高设计质量，得到更好的SI/PI结果的一种优化设计。

本公开通过优化连接方法实现存储器(例如HBM)与例如芯片的物理连接，同时保证高速，低功耗，良好的信号完整性，并且成功流片。当HBM个数变化或者芯片换为其他芯片的时候，同样可以适用上述连接方法。

图14为根据本公开至少一个实施例的一种用于存储装置的连线装置的示意框图。如图14所示，该连线装置1000包括获取单元10和控制单元20。

该获取单元10被配置为获取多个存储器中各存储器包括的各通道中的多个第一信号凸块以及多个第一电源凸块的坐标。存储装置包括多个存储器以及与多个存储器一一对应连接的多个物理层器件，各物理层器件包括多个第二信号凸块。例如，该获取单元10可以实现步骤S101，其具体实现方法可以参考步骤S101的相关描述，在此不再赘述。

该控制单元20被配置为根据多个第一电源凸块的坐标设定被配置为与多个第一电源凸块连接的多条第一电源线的坐标以及被配置为与多个第一信号凸块连接的多条信号线的坐标；对采用信号线连接各存储器的各通道中的多个第一信号凸块与相应的物理层器件中的多个第二信号凸块进行连接设计。例如，该控制单元20可以实现步骤S102和S103，其具体实现方法可以参考步骤S102和S103的相关描述，在此不再赘述。

需要说明的是，获取单元10和控制单元20可以通过软件、硬件、固件或它们的任意组合实现，例如，可以分别实现为获取电路和控制电路，本公开的实施例对它们的具体实施方式不作限制。

需要注意的是，在本公开的实施例中，该用于集成电路的连线装置可以包括更多或更少的电路或单元，并且各个电路或单元之间的连接关系不受限制，可以根据实际需求而定。各个电路的具体构成方式不受限制，可以根据电路原理由模拟器件构成，也可以由数字芯片构成，或者以其他适用的方式构成。

本公开的实施例还提供一种用于存储装置的连线装置。图15是根据本公开至少一个实施例的另一种用于存储装置的连线装置的示意框图。如图15所示，该连线装置2000包括处理器30和存储结构40。存储结构40包括一个或多个计算机程序模块41。一个或多个计算机程序模块41被存储在存储结构40中并被配置为由处理器30执行，该一个或多个计算机程序模块41包括用于执行本公开的至少一个实施例提供的连线方法S101-S103任一步骤的指令，其被处理器30执行时，可以执行本公开的至少一个实施例提供的连线方法S101-S103中的一个或多个步骤。存储结构40和处理器30可以通过总线系统和/或其它形式的连接机构(未示出)互连。

例如，处理器30可以是中央处理单元(CPU)、数字信号处理器(DSP)或者具有数据处理能力和/或程序执行能力的其它形式的处理单元，例如现场可编程门阵列(FPGA)等；例如，中央处理单元(CPU)可以为X86或ARM架构等。处理器30可以为通用处理器或专用处理器，可以连线装置2000中的其它组件以执行期望的功能。

例如，存储结构40可以包括一个或多个计算机程序产品的任意组合，计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、可擦除可编程只读存储器(EPROM)、便携式紧致盘只读存储器(CD-ROM)、USB存储器、闪存等。在计算机可读存储介质上可以存储一个或多个计算机程序模块41，处理器30可以运行一个或多个计算机程序模块41，以实现装置2000的各种功能。在计算机可读存储介质中还可以存储各种应用程序和各种数据以及应用程序使用和/或产生的各种数据等。装置2000的具体功能和技术效果可以参考上文中关于绕线方法的描述，此处不再赘述。

本公开的实施例还提供一种计算机可读存储介质。图16是根据本公开至少一个实施例的一种计算机可读存储介质的示意框图。如图16所示，计算机可读存储介质3000上存储有计算机程序指令50，该计算机程序指令50被处理器执行时执行如上所述的连线方法中的一个或多个步骤。

例如，该计算机可读存储介质3000可以是一个或多个计算机可读存储介质的任意组合，例如一个计算机可读存储介质包含用于获取各存储器包括的各通道中的多个第一信号凸块以及多个第一电源凸块的坐标的计算机可读的程序代码，另一个计算机可读存储介质包含用于根据多个第一电源凸块的坐标设定多条第一电源线的坐标以及多条信号线的坐标；对采用信号线连接各存储器的各通道中的多个第一信号凸块与相应的物理层器件中的多个第二信号凸块进行连接设计的计算机可读的程序代码。当然，上述各个程序代码也可以存储在同一个计算机可读介质中，本公开的实施例对此不作限制。例如，当该程序代码由计算机读取时，计算机可以执行该计算机存储介质中存储的程序代码，执行例如本公开任一个实施例提供的连线方法。

例如，存储介质可以包括智能电话的存储卡、平板电脑的存储部件、个人计算机的硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、便携式紧致盘只读存储器(CD-ROM)、闪存、或者上述存储介质的任意组合，也可以为其他适用的存储介质。例如，该可读存储介质也可以为图15中的存储结构40，相关描述可以参考前述内容，此处不再赘述。

有以下几点需要说明：

(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (21)

1.一种存储装置，包括：

基板；

多个存储器，位于所述基板上，各存储器包括多个通道，各通道包括多个第一信号凸块；

多个物理层器件，位于所述基板上，且与所述多个存储器一一对应连接，各物理层器件包括多个第二信号凸块，所述多个第二信号凸块被配置为通过多条信号线与所述多个第一信号凸块一一对应连接，

其中，连接同一存储器的不同通道中的所述多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中所述多个第一信号凸块的多条信号线的布局均相同；

各信号线包括沿第一方向延伸的主体信号线，至少部分信号线还包括沿第二方向延伸的连接信号线，被配置为连接所述主体信号线与相应的第一信号凸块以及第二信号凸块，所述多个第一信号凸块沿所述第一方向和所述第二方向排列，所述第一方向与所述第二方向相交；

连接同一存储器的同一通道以及不同通道中的所述多个第一信号凸块的所述多条信号线的主体信号线的长度和线宽均相同，且连接不同存储器中所述多个第一信号凸块的所述多条信号线的主体信号线的长度和线宽均相同；

各所述物理层器件包括被配置为与第二电源线连接的多个第二电源凸块，所述第二电源线包括第三子电源线、第四子电源线以及第五子电源线；

各物理层器件包括沿所述第二方向依次排列的三个区域，所述三个区域中位于中间的中间区域包括至少两条第二电源线；

除所述中间区域外的区域中，所述第五子电源线包括第一类电源线、第二类电源线以及第三类电源线，所述第一类电源线包括所述第二电源线在所述第二方向上最边缘的两条电源线，所述第五子电源线中，所述第二类电源线和所述第三类电源线沿所述第二方向交替排列；

沿垂直于所述基板的方向与同类第二电源线交叠的所述第二电源凸块的排布相同，且与同类第二电源线连接的沿所述第二方向延伸的连接部的排布相同。

2.根据权利要求1所述的存储装置，其中，连接各通道中的所述多个第一信号凸块的所述多条信号线均匀分布。

3.根据权利要求1或2所述的存储装置，其中，各通道还包括被配置为与第一电源线连接的多个第一电源凸块，连接同一存储器的不同通道中的所述多个第一电源凸块的多条第一电源线的布局均相同，且连接不同存储器中所述多个第一电源凸块的多条第一电源线的布局均相同。

4.根据权利要求3所述的存储装置，其中，所述第一电源线沿所述第一方向延伸，所述多个第一信号凸块位于相邻第一电源线之间，各存储器包括由多条第一电源线划分的多个区域，至少部分区域中的相邻两条信号线的主体信号线之间设置有沿所述第一方向延伸的屏蔽线。

5.根据权利要求4所述的存储装置，其中，至少部分所述信号线的主体信号线包括两层导电层，所述两层导电层之一与所述屏蔽线位于同一层。

6.根据权利要求4所述的存储装置，其中，所述第一电源线包括沿所述第二方向交替设置的第一子电源线和第二子电源线，所述第一子电源线与所述屏蔽线被配置为连接至同一电源端或接地端。

7.根据权利要求3所述的存储装置，其中，在垂直于所述基板的方向上，所述多个第一电源凸块均与所述第一电源线交叠。

8.根据权利要求3所述的存储装置，其中，所述第二电源线沿所述第一方向延伸，所述多个第二信号凸块位于相邻第二电源线之间，

在垂直于所述基板的方向上，所述第二电源线和与其连接的部分所述第二电源凸块交叠，与所述第二电源线连接且没有交叠的所述第二电源凸块通过沿所述第二方向延伸的所述连接部与所述第二电源线连接。

9.根据权利要求8所述的存储装置，其中，所述第五子电源线的长度大于所述第三子电源线的长度和所述第四子电源线的长度，

沿所述第一方向延伸的直线经过所述第三子电源线和所述第四子电源线，且所述第三子电源线和所述第五子电源线在所述第二方向上交替排列。

10.根据权利要求1所述的存储装置，其中，除所述中间区域外的区域中，所述第三子电源线包括第四类电源线和第五类电源线，所述第四子电源线包括第六类电源线和第七类电源线，所述第四类电源线和所述第七类电源线在所述第五子电源线上的正投影彼此交叠；

所述第三子电源线和所述第四子电源线中，所述第四类电源线和所述第七类电源线沿所述第二方向交替排列，且所述第五类电源线和所述第六类电源线沿所述第二方向交替排列。

11.一种用于存储装置的连线方法，包括：

获取多个存储器中各存储器包括的各通道中的多个第一信号凸块以及多个第一电源凸块的坐标，其中，所述存储装置包括所述多个存储器以及与所述多个存储器一一对应连接的多个物理层器件，各物理层器件包括多个第二信号凸块；

根据所述多个第一电源凸块的坐标设定被配置为与所述多个第一电源凸块连接的多条第一电源线的坐标以及被配置为与所述多个第一信号凸块连接的多条信号线的坐标；

对采用所述信号线连接各存储器的各通道中的所述多个第一信号凸块与相应的物理层器件中的所述多个第二信号凸块进行连接设计，

其中，连接同一存储器的不同通道中的所述多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中所述多个第一信号凸块的多条信号线的布局均相同；

各信号线包括沿第一方向延伸的主体信号线，至少部分信号线包括连接所述主体信号线与相应的第一信号凸块以及第二信号凸块且沿第二方向延伸的连接信号线，所述多条第一电源线沿所述第一方向延伸，所述多个第一信号凸块和所述多个第二信号凸块沿所述第一方向和所述第二方向排列，所述第一方向与所述第二方向相交；

连接同一存储器的同一通道以及不同通道中的所述多个第一信号凸块的所述多条信号线的主体信号线的长度和线宽均相同，且连接不同存储器中所述多个第一信号凸块的所述多条信号线的主体信号线的长度和线宽均相同；

各所述物理层器件包括被配置为与第二电源线连接的多个第二电源凸块，所述第二电源线包括第三子电源线、第四子电源线以及第五子电源线；

所述连线方法还包括：

将各物理层器件划分为沿所述第二方向排列的三个区域，其中，所述三个区域中位于中间的中间区域包括至少两条第二电源线；

将除所述中间区域外的区域中的所述第五子电源线划分为第一类电源线、第二类电源线以及第三类电源线，其中，所述第一类电源线包括所述第二电源线在所述第二方向上最边缘的两条电源线，所述第五子电源线中，所述第二类电源线和所述第三类电源线沿所述第二方向交替排列；

其中，与同类第二电源线交叠的所述第二电源凸块的排布相同，且与同类第二电源线连接的沿所述第二方向延伸的连接部的排布相同。

12.根据权利要求11所述的连线方法，其中，根据所述多个第一电源凸块的坐标设定所述多条第一电源线以及所述多条信号线的坐标包括：

获取各通道中沿所述第一方向排列的第一行第一电源凸块的纵坐标，且设定系数Δ1以及系数Δ2；

采用包括所述系数Δ1或所述系数Δ2与所述第一行第一电源凸块的纵坐标的计算式计算与各通道中第一条第一电源线的纵坐标；

根据所述第一电源线的纵坐标、第一间距以及线宽计算与各通道中的所述多个第一信号凸块连接的多条信号线的主体信号线的纵坐标。

13.根据权利要求12所述的连线方法，其中，对采用所述信号线连接所述多个第一信号凸块与所述多个第二信号凸块进行连接设计包括：

根据所述多条信号线的纵坐标、所述多个第一信号凸块的纵坐标计算连接所述第一信号凸块和相应主体信号线的所述连接信号线的位置。

14.根据权利要求13所述的连线方法，其中，对采用所述信号线连接所述多个第一信号凸块与所述多个第二信号凸块进行连接设计之后还包括：

根据所述多条信号线的位置和第二间距计算位于相邻信号线的主体信号线之间的屏蔽线的位置，其中，所述屏蔽线沿所述第一方向延伸。

15.根据权利要求11-14任一项所述的连线方法，其中，设定所述多条第一电源线的坐标后，还包括：

对所述多条第一电源线与所述多个第一电源凸块进行连接设计，

其中，连接同一存储器的不同通道中的所述多个第一电源凸块的多条第一电源线的布局均相同，且连接不同存储器中所述多个第一电源凸块的多条第一电源线的布局均相同。

16.根据权利要求12-14任一项所述的连线方法，还包括：

获取所述多个物理层器件中各物理层器件包括的多个第二电源凸块的坐标；

根据所述多个第二电源凸块的坐标设定被配置为与所述多个第二电源凸块连接的多条第二电源线的坐标，其中，所述第二电源线沿所述第一方向延伸；

对所述多条第二电源线与所述多个第二电源凸块进行连接设计，

其中，所述第五子电源线的长度大于所述第三子电源线的长度和所述第四子电源线的长度，沿所述第一方向延伸的直线经过所述第三子电源线和所述第四子电源线，且所述第三子电源线和所述第五子电源线沿所述第二方向交替排列。

17.根据权利要求16所述的连线方法，其中，对所述多条第二电源线与所述多个第二电源凸块进行连接设计包括：

将除所述中间区域外的区域中的所述第三子电源线划分为第四类电源线和第五类电源线，所述第四子电源线划分为第六类电源线和第七类电源线，其中，所述第四类电源线和所述第七类电源线在所述第五子电源线上的正投影交叠，所述第三子电源线和所述第四子电源线中，所述第四类电源线和所述第七类电源线沿所述第二方向交替排列，且所述第五类电源线和所述第六类电源线沿所述第二方向交替排列；

对与所述第二电源线交叠的所述第二电源凸块和该第二电源线进行连接设计，且对沿所述第二方向延伸的所述连接部、与所述第二电源线不交叠的所述第二电源凸块以及所述第二电源线进行连接设计。

18.根据权利要求12-14任一项所述的连线方法，其中，在完成第一个存储器与相应的物理层器件的连接设计以后，还包括：

设定在所述第一方向与所述第一个存储器位于同一列的第二个存储器中第一行第一电源凸块的纵坐标；

根据所述系数Δ1或所述系数Δ2以及所述第二个存储器中第一行第一电源凸块的纵坐标设定所述第二个存储器中信号线的主体信号线以及所述第一电源线的坐标并进行连接设计；

设定与所述第一个存储器位于不同列的第三个存储器中第一行第一电源凸块的纵坐标；

修改所述系数Δ1、所述系数Δ2，且根据修改后的所述系数Δ1或所述系数Δ2以及所述第三个存储器中第一行第一电源凸块的纵坐标设定所述第三个存储器中信号线的主体信号线以及所述第一电源线的坐标并进行连接设计。

19.一种用于存储装置的连线装置，包括：

获取单元，被配置为获取多个存储器中各存储器包括的各通道中的多个第一信号凸块以及多个第一电源凸块的坐标，其中，所述存储装置包括所述多个存储器以及与所述多个存储器一一对应连接的多个物理层器件，各物理层器件包括多个第二信号凸块；以及

控制单元，被配置为根据所述多个第一电源凸块的坐标设定被配置为与所述多个第一电源凸块连接的多条第一电源线的坐标以及被配置为与所述多个第一信号凸块连接的多条信号线的坐标；对采用所述信号线连接各存储器的各通道中的所述多个第一信号凸块与相应的物理层器件中的所述多个第二信号凸块进行连接设计，

其中，连接同一存储器的不同通道中的所述多个第一信号凸块的多条信号线的布局均相同，且连接不同存储器中所述多个第一信号凸块的多条信号线的布局均相同；

各信号线包括沿第一方向延伸的主体信号线，至少部分信号线还包括沿第二方向延伸的连接信号线，被配置为连接所述主体信号线与相应的第一信号凸块以及第二信号凸块，所述多个第一信号凸块沿所述第一方向和所述第二方向排列，所述第一方向与所述第二方向相交；

连接同一存储器的同一通道以及不同通道中的所述多个第一信号凸块的所述多条信号线的主体信号线的长度和线宽均相同，且连接不同存储器中所述多个第一信号凸块的所述多条信号线的主体信号线的长度和线宽均相同；

各所述物理层器件包括被配置为与第二电源线连接的多个第二电源凸块，所述第二电源线包括第三子电源线、第四子电源线以及第五子电源线；

各物理层器件包括沿所述第二方向依次排列的三个区域，所述三个区域中位于中间的中间区域包括至少两条第二电源线；

除所述中间区域外的区域中，所述第五子电源线包括第一类电源线、第二类电源线以及第三类电源线，所述第一类电源线包括所述第二电源线在所述第二方向上最边缘的两条电源线，所述第五子电源线中，所述第二类电源线和所述第三类电源线沿所述第二方向交替排列；

与同类第二电源线交叠的所述第二电源凸块的排布相同，且与同类第二电源线连接的沿所述第二方向延伸的连接部的排布相同。

20.一种用于存储装置的连线装置，包括：

处理器；

存储结构，包括一个或多个计算机程序模块；

其中，所述一个或多个计算机程序模块被存储在所述存储结构中并被配置为由所述处理器执行，所述一个或多个计算机程序模块包括用于执行如权利要求11-18中任一项所述的连线方法的指令。

21.一种计算机可读存储介质，其上存储有可执行代码，所述可执行代码在被处理器执行时，使得所述处理器执行权利要求11-18中任一项所述的连线方法。