KR20210033010A - Ic 패키지 - Google Patents

Ic 패키지 Download PDF

Info

Publication number
KR20210033010A
KR20210033010A KR1020217004384A KR20217004384A KR20210033010A KR 20210033010 A KR20210033010 A KR 20210033010A KR 1020217004384 A KR1020217004384 A KR 1020217004384A KR 20217004384 A KR20217004384 A KR 20217004384A KR 20210033010 A KR20210033010 A KR 20210033010A
Authority
KR
South Korea
Prior art keywords
package
marking plate
chip
integrated circuit
major surface
Prior art date
Application number
KR1020217004384A
Other languages
English (en)
Inventor
휴더 조우
펑 천
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210033010A publication Critical patent/KR20210033010A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92162—Sequential connecting processes the first connecting process involving a wire connector
    • H01L2224/92165—Sequential connecting processes the first connecting process involving a wire connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Laser Beam Processing (AREA)

Abstract

본 개시의 양태는 집적 회로 패키지(100)를 제공하며, 집적 회로 패키지(100)는 패키지 기판(110), 하나 이상의 IC 칩(120), 마킹 플레이트(150), 및 플라스틱 구조(140)를 포함한다. 하나 이상의 IC 칩(120)은 패키지 기판(110)과 상호 연결되어 있다. 마킹 플레이트(150)는 제1 주 표면과 제2 주 표면을 가지고 있다. 마킹 플레이트(150)는 하나 이상의 IC 칩 상에 적층되고, 상기 제1 주 표면은 하나 이상의 IC 칩(120)과 마주한다. 플라스틱 구조(140)는 하나 이상의 IC 칩(120)과 마킹 플레이트(150)를 캡슐화하도록 구성되고, 마킹 플레이트(150)의 제2 주 표면은 IC 패키지(100)의 외부 표면의 일부이다.

Description

IC 패키지
본 발명은 IC 패키지에 관한 것이다.
반도체 제조에서, 집적 회로(integrated circuit, IC) 패키징은 물리적 손상과 부식 등을 방지하는 지지 케이스에 집적 회로의 하나 이상의 반도체 다이(IC 칩이라고도 함)를 캡슐화하는 반도체 소자의 제조 단계이다. 반도체 다이가 캡슐화된 지지 케이스를 IC 패키지라고 한다. IC 패키지는 식별과 추적성을 위해 레이저 마킹된다.
본 개시의 양태는 집적 회로(integrated circuit, IC) 패키지를 제공한다. 상기 IC 패키지는 패키지 기판, 하나 이상의 IC 칩, 마킹 플레이트(marking plate), 및 플라스틱 구조를 포함한다. 상기 하나 이상의 IC 칩은 상기 패키지 기판과 상호 연결되어 있다. 상기 마킹 플레이트는 제1 주 표면(major surface)과 제2 주 표면을 가지고 있다. 상기 마킹 플레이트는 상기 하나 이상의 IC 칩 상에 적층되고, 상기 제1 주 표면이 상기 하나 이상의 IC 칩과 마주한다. 상기 플라스틱 구조는 상기 하나 이상의 IC 칩과 상기 마킹 플레이트를 캡슐화하도록 구성되고, 상기 마킹 플레이트의 제2 주 표면은 상기 IC 패키지의 외부 표면의 일부이다.
일부 예에서, 상기 마킹 플레이트는 반도체 재료, 세라믹 재료, 금속 재료, 및 금속 합금 재료 중 적어도 하나로 형성된다. 일 예에서, 상기 마킹 플레이트는 계단 구조를 가지도록 구성되고, 상기 제1 주 표면은 상기 제2 주 표면과 다른 표면적(제2 주 표면보다 작은 표면적)을 가지고 있다. 다른 예에서, 상기 마킹 플레이트는 상기 제1 주 표면과 상기 제2 주 표면이 동일한 표면적을 가진 직사각형 입방체 형상을 가지도록 구성된다.
일 실시예에서, 상기 IC 패키지는 상기 하나 이상의 IC 칩을 상기 패키지 기판에 상호 연결하도록 구성된 복수의 본드 와이어(bond wire)를 포함한다. 상기 플라스틱 구조는 상기 복수의 본드 와이어를 캡슐화하도록 구성된다.
상기 IC 패키지가 볼 그리드 어레이(ball grid array, BGA) 패키지, 쿼드 플랫 패키지(quad-flat package, QFP), 쿼드 플랫 넌리드(quad flat non-lead, QFN) 패키지, 랜드 그리드 어레이(land grid array, LGA) 패키지, 및 핀 그리드 어레이(pin grid array, PGA) 중 하나라는 것을 유의해야 한다.
일부 실시예에서, 인접한 IC 칩들은 엇갈리게 배치되고, 상기 IC 패키지 내의 복수의 IC 칩은 지그재그 패턴으로 적층된다.
본 개시의 일 양태에 따르면, 상기 마킹 플레이트는 상기 플라스틱 구조에 비해 레이저 침투 방지 특성(anti-laser penetration property)이 우수하다. 예를 들어, 상기 마킹 플레이트 내의 레이저 침투 깊이가 상기 플라스틱 구조 내의 레이저 침투 깊이보다 짧다. 일부 예에서, 상기 마킹 플레이트는 상기 플라스틱 구조보다 강성이 높다. 본 개시의 다른 양태에 따르면, 상기 마킹 플레이트는 상기 하나 이상의 IC 칩과 실질적으로 동일한 열팽창 계수(coefficient thermal expansion, CTE)를 가지고 있다. 본 개시의 또 다른 양태에 따르면, 상기 마킹 플레이트는 상기 플라스틱 구조에 비해 열 전도성이 우수하다. 따라서, 상기 마킹 플레이트는 작동 중에 상기 IC 칩에 의해 발생된 열을 IC 패키지의 외부 표면으로 전달할 수 있다.
본 개시의 양태는 집적 회로(IC) 패키지를 제조하기 위한 방법을 제공한다. 상기 방법은 패키지 기판 상에 하나 이상의 IC 칩을 적층하는 단계; 상기 하나 이상의 IC 칩 상에 마킹 플레이트를 적층하는 단계 - 제1 주 표면이 상기 하나 이상의 IC 칩과 마주함 -; 및 상기 하나 이상의 IC 칩과 상기 마킹 플레이트를 캡슐화하는 플라스틱 구조를 형성하는 단계 - 상기 마킹 플레이트의 제2 주 표면이 상기 IC 패키지의 외부 표면의 일부임 -를 포함한다.
일 예에서, 상기 방법은 마킹 플레이트과 상기 하나 이상의 IC 칩을 상기 플라스틱 구조로 캡슐화하는 단계, 및 상기 플라스틱 구조를 연마하여 상기 마킹 플레이트의 제2 주 표면을 노출시키는 단계를 포함한다. 또한, 상기 방법은 상기 마킹 플레이트의 제2 주 표면에 레이저 마킹하는 단계를 포함한다.
첨부 도면과 함께 읽을 때 본 개시의 양태를 다음의 상세한 설명으로부터 가장 잘 이해할 수 있을 것이다. 당 업계의 표준 관행에 따르면, 다양한 피처가 축적에 맞게 도시되어 있지 않음을 유의해야 한다. 사실, 다양한 피처의 크기는 논의의 명확성을 위해 임의로 확대되거나 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 집적 회로(integrated circuit, IC) 패키지(100)의 단면도이다.
도 2는 일부 실시예에 따른 다른 IC 패키지(200)의 단면도이다.
도 3은 본 개시의 일 실시예에 따른 공정 예(300)를 개략적으로 나타내는 흐름도이다.
도 4 내지 도 6은 일부 실시예에 따른 제조 공정 동안 IC 패키지(100)의 단면을 나타내는 도면이다.
다음의 개시는 제공된 주제의 다른 특징들을 구현하기 위한 다수의 다른 실시예 또는 예를 제공한다. 이하, 구성 요소와 배열의 구체적인 예에 대해 설명하여 본 개시를 단순화한다. 물론, 이들은 단지 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 별도의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이고 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내지 않는다.
또한, "바로 아래", "아래", "아래쪽", "위", "위쪽" 등과 같은 공간적으로 상대적인 용어들이 도면에 도시된 바와 같이 설명이 용이하도록 다른 요소 또는 특징에 대한 하나의 요소 또는 특징의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 또는 작동 중인 장치의 다른 방향을 포함하려는 것이다. 이 장치는 다른 방향으로(90도 회전되거나 또는 다른 방향으로) 배향될 수 있으며, 본 명세서에 사용되는 공간적으로 상대적인 설명자가 그에 따라 마찬가지로 해석될 수 있다.
본 개시의 양태는 플라스틱 구조 안에 마킹 플레이트가 내장된 집적 회로(IC) 패키지를 제공한다. 마킹 플레이트는 플라스틱 구조의 성형 재료보다 강성이 높고, 성형 재료에 비해 레이저 침투 방지 특성이 우수하다. 강성이 높기 때문에, 납땜 공정과 같은 고온 처리로 인한 IC 패키지 비틀림이 줄어들 수 있다. 또한, 레이저 침투 방지 특성이 우수하므로, 상대적으로 더 얇은 마킹 플레이트가 허용된다. 따라서, IC 패키지는 상대적으로 작은 두께를 가지거나 또는 패키지 두께를 늘리지 않으면서 더 많은 IC 칩을 캡슐화할 수 있다.
도 1은 일부 실시예에 따른 집적 회로(IC) 패키지(100)의 단면도이다. IC 패키지(100)는 패키지 기판(110), 복수의 IC 칩(120)(예를 들어, 도 1 예의 IC 칩(120A-120H)을 포함), 및 마킹 플레이트(marking plate, 150)를 포함한다. IC 칩(120)은 패키지 기판(110) 상에 적층되고 플라스틱 구조(140) 안에 캡슐화된다. 마킹 플레이트(150)은 IC 칩(120) 상에 적층되고, 플라스틱 구조(140)에 내장된다. 마킹 플레이트(150)의 표면(155)이 IC 패키지(100)의 외부 표면의 일부이고, 이 표면(155)은 식별 및 추적성을 위해 레이저 마킹될 수 있다.
패키지 기판(110)은 예를 들어 적절한 절연 재료(유전체 재료라고도 함), 예컨대 에폭시계 라미네이트 기판과 수지계 비스말레이미드 트리아진(Bismaleimide-Triazine, BT) 기판 등으로 만들어진다. 패키지 기판(110)은 IC 칩(120)에 기계적 지지를 제공하기 위해 상대적으로 단단하다. 패키지 기판(110)은 제1 표면(111)과 제2 표면(112)을 가지고 있다. IC 칩(120)은 표면, 예컨대 패키지 기판(110)의 제2 표면(112)에 배치된다.
또한, 패키지 기판(110)은 IC 칩(120)에 대한 전기적 지지를 제공한다. 일부 예에서, 패키지 기판(110)은 그 사이에 절연 재료가 있는 금속 트레이스의 복수의 층, 예컨대 구리선 등을 포함한다. 다른 층 상의 금속 트레이스는 비아(via)에 의해 연결될 수 있다. 또한, IC 패키지(100) 내의 IC 칩(120)을 IC 패키지(100) 외부의 구성 요소에 전기적으로 인터페이스하기 위한 접촉 구조들이 모두 제1 표면(111)과 제2 표면(112)에 형성된다.
IC 칩(120)은 임의의 적절한 칩일 수 있다. IC 칩(120)은 저장, 컴퓨팅, 및/또는 처리 기능을 제공하기 위한 다양한 회로를 포함한다.
패키지 기판(110)은 IC 칩(120)의 입력/출력에서 IC 패키지(100)의 제1 표면(111)과 제2 표면(112)에 형성된 접촉 구조까지 상호 연결을 제공한다. 일 예에서, IC 칩(120)은 IC 칩(120) 상에 형성된 내부 회로에 전기적으로 연결되는 입력/출력(I/O) 패드(도시되지 않음)를 포함한다. 본드 와이어(bond wire, 130)(예를 들어, 알루미늄 와이어, 구리 와이어, 은 와이어, 및 금 와이어 등)가 본딩되어 IC 칩(120) 상의 I/O 패드와 패키지 기판(110)의 제2 표면(112)의 접촉 구조를 연결함으로써 IC 칩(120)과 패키지 기판(110) 사이의 전기적 연결을 형성한다. 도 1 예에서, IC 칩(120) 내의 인접한 IC 칩들은 본드 와이어(130)가 I/O 패드 상에 본딩될 수 있게 하는 본딩 공간을 제공하고, 단락을 방지한다. 또한, IC 칩(120)은 지그재그 패턴으로 엇갈리게 배치되어 본드 와이어(130)를 위한 공간을 제공한다.
또한, 패키지 기판(110)은 제1 표면(111) 상의 적절한 접촉 구조(160)를 포함한다. 도 1의 예에서, IC 패키지(100)는 볼 그리드 어레이(ball grid array, BGA) 패키지이고, 접촉 구조(160) 각각은 솔더 패드와 솔더 패드 상에 증착된 솔더 볼을 포함한다. 일부 예에서, 솔더 볼이 패키지 기판(110) 상에 형성되지 않는다는 것을 유의해야 한다. 일 예에서, IC 패키지는 쿼드 플랫 패키지(quad-flat package, QFP)이다. 다른 예에서, IC 패키지(100)는 쿼드 플랫 넌리드(quad flat non-lead, QFN) 패키지이다. 또 다른 예에서, IC 패키지(100)는 랜드 그리드 어레이(land grid array, LGA) 패키지이고, 접촉 구조 각각은 솔더 패드를 포함한다. 또 다른 예에서, IC 패키지(100)는 핀 그리드 어레이(pin grid array, PGA) 패키지이고, 접촉 구조(160) 각각은 핀을 포함한다.
도 1의 예에서, 패키지 기판(110), 플라스틱 구조(140), 및 마킹 플레이트(150)는 내부에 IC 칩(120)를 캡슐화하는 IC 패키지(100)의 외곽부를 형성한다. 구체적으로, 마킹 플레이트(150)는 IC 칩(120) 상에 적층된다. 그런 다음, 패키지 기판(110)의 제2 표면(112), IC 칩(120), 및 본드 와이어(130)가 플라스틱 구조(140)에 의해 캡슐화된다. 마킹 플레이트(150)는 레이저 마킹을 위해 노출된 표면(155)을 가진 플라스틱 구조(140) 안에 내장된다.
플라스틱 구조(140)는 어떤 적절한 재료, 실리카 충전제와 수지 등으로 형성된다. 일 예에서, 플라스틱 구조(140)는 에폭시 몰딩 화합물(epoxy molding compound, EMC)을 포함한다. 플라스틱 구조(140)와 IC 칩(120)은 서로 다른 열팽창 계수(coefficient thermal expansion, CTE)(CTE 불일치라고도 함)를 가지고 있으며, 서로 다른 열전도율을 가지고 있다.
본 개시의 일 양태에 따르면, 마킹 플레이트(150)는 플라스틱 구조(140)보다 더 높은 강성을 가진 재료로 형성된다. 도 1의 예에서, IC 패키지(100)는 상부면(예를 들어, 마킹 플레이트(150)의 표면(155))에서 바닥면(예를 들어, 패키지 기판(110)의 제1 표면(111))까지 마킹 플레이트(150), IC 칩(120), 및 패키지 기판(110)을 포함한다. 마킹 플레이트(150), IC 칩, 및 패키지 기판(110)은 플라스틱 구조(140)보다 상대적으로 높은 강성을 가지고 있다. 종래의 예에서, 관련 IC 패키지의 상부도 EMC로 만들어지고, 나중의 마킹에 사용된다. 종래의 예에 비해, IC 패키지(100)는 EMC의 부피 백분율이 낮으르모 종래의 예보다 패키지 강성이 높다.
본 개시의 다른 양태에 따르면, 마킹 플레이트(150)는 IC 칩(120)과 거의 동일한 CTE(예를 들어, 일치하는 CTE)를 가지고 있다. 따라서, IC 패키지(110)는 열 처리 중에 뒤틀림이 적다. 예를 들어, CTE 불일치는 성형 후 열 처리 중에 패키지 뒤틀림을 유발할 수 있다. 예를 들어, IC 패키지는 표면 장착 공정을 이용하여 인쇄 회로 기판(PCB)에 장착될 수 있다. 표면 장착 공정은 예를 들어 200℃ 이상으로 처리 온도를 높이는 솔더 리플로우(solder reflow) 단계를 포함한다. 예를 들어, 처리 온도가 실온으로 되돌아갈 때, IC 패키지(100)는 상부면에서 바닥면까지 일치하는 CTE로 인해 종래의 예에 비해 뒤틀림이 적다.
또한, 본 개시의 일 양태에 따르면, 마킹 플레이트(150)는 레이저 침투를 방지하기 위해 플라스틱 구조(140)에 비해 레이저 침투 방지 특성이 우수하다. 예를 들어, 마킹 플레이트(150) 내의 레이저 침투 깊이가 플라스틱 구조(140) 내의 레이저 침투 깊이보다 짧다. 따라서, IC 패키지(100)는 얇아진 두께를 가지거나 또는 더 많은 IC 칩(120)을 포함할 수 있다. 예를 들어, 예를 들어, 종래의 예에서, 레이저 마킹이 EMC 상에 마킹되므로, IC 칩(120) 상의 회로와 본드 와이어(130)에 대한 레이저 손상을 방지하기 위해, IC 칩 위의 플라스틱 패키지의 상단부가 약 150 μm와 같이 상대적으로 두꺼워야 한다. 마킹 플레이트(150)는 플라스틱 구조(140)에 비해 레이저 침투 방지 특성이 우수하고, 30 ㎛ 두께가 IC 칩(120) 상의 회로와 본드 와이어(130)에 대한 레이저 손상을 방지하기에 충분하다.
본 개시의 다른 양태에 따르면, 마킹 플레이트(150)는 플라스틱 구조(140)보다 우수한 열전도성을 가지고 있다. 예를 들어, 마킹 플레이트(150)는 작동 중에 IC 칩에 의해 발생되는 열을 플라스틱 구조(140)보다 빠르게 IC패키지(100)의 외부 표면으로 전달할 수 있다. 빠른 열 전달은 적절한 열 환경을 IC 칩(120)에 제공하고, 작동 중에 칩 온도를 낮추며, 작동 중에 IC 칩(120)으로 하여금 적절하게 작동할 수 있게 한다.
일 실시예에서, 마킹 플레이트(150)는 실리콘, 예컨대 순수한 실리콘의 형태이고, 그 다음에 일 예에서 (번쩍이는 표면(155)으로 인해) 미러 다이로 지칭된다. 따라서, 마킹 플레이트(150)는 IC 칩(120)과 거의 동일한 CTE(예를 들어, 일치하는 CTE)를 가지고 있으며, 플라스틱 구조(140)보다 강성이 높고 레이저 침투 방지 특성이 우수하다.
다른 적절한 재료, 예컨대 세라믹, 금속, 및 금속 합금이 마킹 플레이트(150)를 형성하는 데 사용될 수 있다는 것을 유의해야 한다. 일 예에서, 마킹 플레이트(150)는 세라믹 재료로 형성된다. 다른 예에서, 마킹 플레이트(150)는 금속 합금으로 형성된다. IC 칩(120)과 마주하는 마킹 플레이트(150)의 바닥면이 전기적으로 비전도성이 되어 본드 와이어(130)와의 단락을 피할 수 있도록, 마킹 플레이트(150)가 적절하게 처리된다.
도 1의 예에서, 마킹 플레이트(150)는 단면에서 볼 때 계단 형상을 가지도록 구성된다. 따라서, IC 칩(120H)과 마주하는 마킹 플레이트(150)의 표면(157)이 마킹 플레이트(150)의 표면(155)보다 작다. 표면(157)이 더 작으므로 IC 칩(120H) 상의 와이어 본딩을 위한 공간이 더 많다. 표면(155)이 더 크므로 레이저 마킹을 위한 면적이 더 커진다.
도 1의 예에서는 IC 칩(120)이 동일한 칩 크기로 도시되어 있지만, 다른 예에서는 IC 칩(120)이 다른 칩 크기를 가질 수 있다는 것을 유의해야 한다.
또한, IC 칩(120)과 마킹 플레이트(150)를 적층할 때, IC 칩(120)과 마킹 플레이트(150) 사이에는 접착 필름과 같은 중간층(170), 폴리머 필름, 및 스페이서 필름 등이 사용될 수 있다는 것을 유의해야 한다.
도 2는 일부 실시예에 따른 다른 IC 패키지(200)의 단면도이다. IC 패키지(100)와 유사하게, IC 패키지(200)는 패키지 기판(210), 복수의 IC 칩(220), 및 마킹 플레이트(250)를 포함한다. IC 칩(220)은 패키지 기판(210) 상에 적층되고 플라스틱 구조(240) 안에 캡슐화된다. 마킹 플레이트(250)는 IC 칩 (220) 상에 적층되고 플라스틱 구조(240)에 내장된다. 마킹 플레이트(250)의 표면(255)이 IC 패키지(200)의 외부 표면의 일부이고, 표면(255)은 식별과 추적성을 위해 레이저 마킹될 수 있다.
IC 패키지(200)는 IC 패키지(100)에 사용되는 것과 동일하거나 또는 같거나 또는 유사한 특정 구성 요소를 사용한다. 예를 들어, IC 칩(220)은 IC 칩(120)과 동등하거나 또는 유사하다. 본드 와이어(230)는 본드 와이어(130)와 같거나 또는 유사하다. 플라스틱 구조(240)는 플라스틱 구조(140)와 같거나 또는 유사하다. 패키지 기판(210)은 패키지 기판(110)과 같거나 또는 유사하다. 이러한 구성 요소에 대한 설명이 위에서 제공되었으며 여기서는 명확성을 위해 생략될 것이다.
도 2의 예에서, 마킹 플레이트(250)가 직사각형 입방체 형상이며 단면에서 볼 때 직사각형 형상이도록 구성되기 때문에, IC 칩(220H)과 마주하는 표면(257)은 IC 패키지(200)의 외부 표면의 일부인 표면(255)과 동일한 표면적을 가지고 있다.
또한, 도 2의 예에서, IC 패키지(200)는 솔더링 볼이 없는 LGA 패키지일 수 있다. 패키지 기판(210)은 제1 표면(211) 상의 평평한 접촉 구조를 포함한다.
도 3은 본 개시의 일부 실시예에 따른 제조를 위한 공정(300)을 개략적으로 나타내는 흐름도이다. 일 예에서, 이 공정(300)은 IC 패키지, 예컨대 IC 패키지(100)와 IC 패키지(200) 등을 제조하는 데 사용된다.
도 4 내지 도 6은 일부 실시예에 따른 공정(300) 중에 중간 단계에서 IC 패키지(100)의 다양한 단면을 나타내는 도면이다. 다른 IC 패키지, 예컨대 IC 패키지(200)에 대해 도 4 내지 도 6을 적절하게 수정할 수 있다는 것을 유의해야 한다.
도 3과 도 4를 참조하면, 이 공정은 S301에서 시작하고, S310으로 진행한다.
S310에서, IC 칩이 패키지 기판 상에 적층된다. 도 4에 도시된 바와 같이, 복수의 IC 칩(120)이 패키지 기판(110) 상에 적층된다. IC 칩(120)은 엇갈리게 적층되어 와이어 본딩을 위한 더 많은 공간을 제공한다. 예를 들어, IC 칩(120) 영역 내의 인접한 IC 칩은 엇갈리게 배치되어 와이어 본딩을 위한 공간을 제공한다. IC 칩(120)은 지그재그 패턴으로 적층될 수 있다. 그런 다음, 본드 와이어(130)가 본딩되어 IC 칩(120)을 패키지 기판(110)에 상호 연결한다. 도 4의 예에서, 인접한 IC 칩(120) 사이에는 접착 필름(170)이 사용된다.
S320에서, 초기 마킹 플레이트가 IC 칩 상에 적층된다. 도 4에 도시된 바와 같이, 초기 마킹 플레이트(450)가 IC 칩(120) 상에 적층된다. 초기 마킹 플레이트(450)가 IC 패키지(100) 내의 마킹 플레이트(150)보다 두껍다는 것을 유의해야 한다. 도 4의 예에서, 초기 마킹 플레이트(450)와 IC 칩(120)의 맨 위 사이에는 접착 필름(170)이 사용된다.
S330에서, 초기 마킹 플레이트와 IC 칩이 초기 플라스틱 구조 안에 캡슐화된다. 도 5에 도시된 바와 같이, EMC 등과 같은 플라스틱 재료가 IC 칩(120)과 초기 마킹 플레이트(450)를 캡슐화하는 초기 플라스틱 구조(540)를 형성하도록 성형된다.
S340에서, 초기 플라스틱 구조물이 연마된다. 도 5에 도시된 바와 같이, 초기 플라스틱 구조(540)가 연마되어 초기 마킹 플레이트(450)를 노출시키고, 추가로 연마되어 플라스틱 구조(140)와 마킹 플레이트(150)를 형성한다. 도 6은 연마 공정 이후의 IC 패키지를 나타낸다.
S350에서, IC 패키지가 마킹 플레이트 상에 레이저 마킹된다. 예를 들어, 식별과 추적성을 위해 마킹 플레이트(150)에 대해 추후 마킹이 수행될 수 있다.
S360에서, 추가적인 공정이 IC 패키지에 대해 수행될 수 있다. 일 예에서, 솔더 볼, 예컨대 솔더볼(160)이 패키지 기판(110)에 부착된다. 일 예에서, IC 패키징은 패키지의 매트릭스 어레이의 형태로 수행된다. 패키지의 매트릭스 어레이가 다이싱되어 개별 IC 패키지를 형성할 수 있다. 그런 다음, 개별 IC 패키지가 테스트되고 분류될 수 있다. 그런 다음, 이 공정은 S399로 진행하여 종료된다.
전술한 내용은, 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명하였다. 당업자라면 동일한 목적을 수행하거나 및/또는 본 명세서에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 수정하기 위한 토대로서 본 개시를 즉시 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자라면 이러한 등가의 구성이 본 개시의 사상과 범위를 벗어나지 않는다는 것, 그리고 당업자가 본 개시의 사상과 범위를 벗어나지 않으면서 이러한 구성을 다양하게 변경하고, 대체하며, 수정할 수 있다는 것을 인식해야 한다.

Claims (20)

  1. 집적 회로(integrated circuit, IC) 패키지로서,
    패키지 기판;
    상기 패키지 기판과 상호 연결된 하나 이상의 IC 칩;
    제1 주 표면(major surface)과 제2 주 표면을 가진 마킹 플레이트(marking plate) - 상기 마킹 플레이트는 상기 하나 이상의 IC 칩 상에 적층되고, 상기 제1 주 표면은 상기 하나 이상의 IC 칩과 마주함 -; 및
    상기 하나 이상의 IC 칩과 상기 마킹 플레이트를 캡슐화하도록 구성된 플라스틱 구조 - 상기 마킹 플레이트의 제2 주 표면은 상기 IC 패키지의 외부 표면의 일부임 -
    를 포함하는 집적 회로(IC) 패키지.
  2. 제1항에 있어서,
    상기 마킹 플레이트는 반도체 재료, 세라믹 재료, 금속 재료, 및 금속 합금 재료 중 적어도 하나로 형성되는, 집적 회로(IC) 패키지.
  3. 제1항에 있어서,
    상기 마킹 플레이트는 계단 구조를 가지도록 구성되고, 상기 제1 주 표면은 상기 제2 주 표면과 다른 표면적을 가진, 집적 회로(IC) 패키지.
  4. 제1항에 있어서,
    복수의 본드 와이어(bond wire)가 상기 하나 이상의 IC 칩을 상기 패키지 기판에 상호 연결하도록 구성되고;
    상기 플라스틱 구조는 상기 복수의 본드 와이어를 캡슐화하도록 구성된, 집적 회로(IC) 패키지.
  5. 제1항에 있어서,
    상기 IC 패키지는 볼 그리드 어레이(ball grid array, BGA) 패키지, 쿼드 플랫 패키지(quad-flat package, QFP), 쿼드 플랫 넌리드(quad flat non-lead, QFN) 패키지, 랜드 그리드 어레이(land grid array, LGA) 패키지, 및 핀 그리드 어레이(pin grid array, PGA) 중 하나인, 집적 회로(IC) 패키지.
  6. 제1항에 있어서,
    상기 하나 이상의 IC 칩의 인접한 IC 칩은, 본드 와이어를 위한 공간을 제공하기 위해 엇갈리게 배치되는, 집적 회로(IC) 패키지.
  7. 제1항에 있어서,
    상기 마킹 플레이트는, 상기 제1 주 표면과 상기 제2 주 표면이 실질적으로 동일한 표면적을 가진 직사각형 입방체 형상을 가지도록 구성된, 집적 회로(IC) 패키지.
  8. 제7항에 있어서,
    상기 마킹 플레이트 내의 레이저 침투 깊이가 상기 플라스틱 구조 내의 레이저 침투 깊이보다 짧은, 집적 회로(IC) 패키지.
  9. 제1항에 있어서,
    상기 마킹 플레이트는 상기 플라스틱 구조보다 강성이 높은, 집적 회로(IC) 패키지.
  10. 제1항에 있어서,
    상기 마킹 플레이트는 상기 하나 이상의 IC 칩과 실질적으로 동일한 열팽창 계수(coefficient thermal expansion, CTE)를 가진, 집적 회로(IC) 패키지.
  11. 집적 회로(integrated circuit, IC) 패키지를 제조하기 위한 방법으로서,
    패키지 기판 상에 하나 이상의 IC 칩을 적층하는 단계;
    상기 하나 이상의 IC 칩 상에 마킹 플레이트(marking plate)를 형성하는 단계 - 상기 마킹 플레이트의 제1 주 표면(major surface)이 상기 하나 이상의 IC 칩과 마주함 -; 및
    상기 하나 이상의 IC 칩과 상기 마킹 플레이트를 캡슐화하는 플라스틱 구조를 형성하는 단계 - 상기 마킹 플레이트의 제2 주 표면이 상기 IC 패키지의 외부 표면의 일부임 -
    를 포함하는 집적 회로(IC) 패키지를 제조하기 위한 방법.
  12. 제11항에 있어서,
    상기 마킹 플레이트와 상기 플라스틱 구조를 형성하는 것은,
    초기 마킹 플레이트와 상기 하나 이상의 IC 칩을 초기 플라스틱 구조로 캡슐화하는 단계; 및
    상기 초기 플라스틱 구조와 상기 초기 마킹 플레이트를 연마하여 상기 마킹 플레이트의 제2 주 표면을 노출시키는 단계
    를 더 포함하는, 집적 회로(IC) 패키지를 제조하기 위한 방법.
  13. 제11항에 있어서,
    상기 마킹 플레이트의 제2 주 표면에 레이저 마킹하는 단계
    를 더 포함하는 집적 회로(IC) 패키지를 제조하기 위한 방법.
  14. 제11항에 있어서,
    상기 하나 이상의 IC 칩 상에 마킹 플레이트를 형성하는 단계는,
    상기 제2 주 표면보다 작은 상기 제1 주 표면이 상기 하나 이상의 IC 칩과 마주하는 상기 마킹 플레이트를 형성하는 단계
    를 더 포함하는, 집적 회로(IC) 패키지를 제조하기 위한 방법.
  15. 제11항에 있어서,
    상기 하나 이상의 IC 칩을 상기 패키지 기판에 상호 연결하기 위해 와이어를 본딩하는 단계; 및
    상기 본딩된 와이어를 캡슐화하는 상기 플라스틱 구조를 형성하는 단계
    를 더 포함하는 집적 회로(IC) 패키지를 제조하기 위한 방법.
  16. 제11항에 있어서,
    상기 패키지 기판 상에 상기 하나 이상의 IC 칩을 적층하는 단계는,
    본드 와이어를 위한 공간을 제공하기 위해 상기 하나 이상의 IC 칩의 인접한 IC 칩을 엇갈리게 배열하는 단계
    를 더 포함하는, 집적 회로(IC) 패키지를 제조하기 위한 방법.
  17. 제11항에 있어서,
    상기 하나 이상의 IC 칩 상에 마킹 플레이트를 형성하는 단계는,
    상기 제1 주 표면과 상기 제2 주 표면이 실질적으로 동일한 표면적을 가진 직사각형 입방체 형상을 가진 상기 마킹 플레이트를 형성하는 단계
    를 더 포함하는, 집적 회로(IC) 패키지를 제조하기 위한 방법.
  18. 제17항에 있어서,
    상기 마킹 플레이트 내의 레이저 침투 깊이가 상기 플라스틱 구조 내의 레이저 침투 깊이보다 짧은, 집적 회로(IC) 패키지를 제조하기 위한 방법.
  19. 제11항에 있어서,
    상기 마킹 플레이트는 상기 플라스틱 구조보다 강성이 높은, 집적 회로(IC) 패키지를 제조하기 위한 방법.
  20. 제11항에 있어서,
    상기 마킹 플레이트는 상기 하나 이상의 IC 칩과 실질적으로 동일한 열팽창 계수(coefficient thermal expansion, CTE)를 가진, 집적 회로(IC) 패키지를 제조하기 위한 방법.
KR1020217004384A 2018-10-30 2018-10-30 Ic 패키지 KR20210033010A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/112567 WO2020087253A1 (en) 2018-10-30 2018-10-30 Ic package

Publications (1)

Publication Number Publication Date
KR20210033010A true KR20210033010A (ko) 2021-03-25

Family

ID=65872658

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217004384A KR20210033010A (ko) 2018-10-30 2018-10-30 Ic 패키지

Country Status (7)

Country Link
US (2) US20200135656A1 (ko)
EP (1) EP3834227A4 (ko)
JP (1) JP7303294B2 (ko)
KR (1) KR20210033010A (ko)
CN (1) CN109564905A (ko)
TW (1) TWI754785B (ko)
WO (1) WO2020087253A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210019226A (ko) * 2019-08-12 2021-02-22 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20220070877A (ko) 2020-11-23 2022-05-31 삼성전자주식회사 반도체 패키지
CN114361115B (zh) * 2021-12-31 2022-08-23 中山市木林森微电子有限公司 一种多芯片埋入式封装模块结构
EP4270476A1 (en) * 2022-04-29 2023-11-01 Infineon Technologies Austria AG Semiconductor package and method for marking a semiconductor package

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4788627A (en) * 1986-06-06 1988-11-29 Tektronix, Inc. Heat sink device using composite metal alloy
JPH0563113A (ja) * 1991-09-04 1993-03-12 Sony Corp 樹脂封止型半導体装置
US5461257A (en) * 1994-03-31 1995-10-24 Sgs-Thomson Microelectronics, Inc. Integrated circuit package with flat-topped heat sink
US6238954B1 (en) * 1999-09-28 2001-05-29 Intel Corporation COF packaged semiconductor
TW452956B (en) * 2000-01-04 2001-09-01 Siliconware Precision Industries Co Ltd Heat dissipation structure of BGA semiconductor package
US6559525B2 (en) * 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
JP2001217340A (ja) * 2000-02-01 2001-08-10 Nec Corp 半導体装置及びその製造方法
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
JP3904934B2 (ja) 2002-01-29 2007-04-11 京セラ株式会社 半導体装置
TW563212B (en) * 2002-10-24 2003-11-21 Advanced Semiconductor Eng Semiconductor package and manufacturing method thereof
JP2005117009A (ja) * 2003-09-17 2005-04-28 Denso Corp 半導体装置およびその製造方法
TWI235473B (en) * 2004-04-22 2005-07-01 Advanced Semiconductor Eng Ball grid array package structure, heat slug structure, and laser mark rework method
DE102004025911B4 (de) * 2004-05-27 2008-07-31 Infineon Technologies Ag Kontaktbehaftete Chipkarte, Verfahren zur Herstellung einer solchen
US7361986B2 (en) * 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
TW200636954A (en) * 2005-04-15 2006-10-16 Siliconware Precision Industries Co Ltd Thermally enhanced semiconductor package and fabrication method thereof
JP4726640B2 (ja) * 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
KR101323978B1 (ko) 2006-12-21 2013-10-30 에이저 시스템즈 엘엘시 회로 다이의 패키징 방법 및 전자 디바이스
US20080157342A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package with a marking structure and method of the same
JP2009141147A (ja) * 2007-12-06 2009-06-25 Nec Electronics Corp 半導体装置の製造方法
JP4995764B2 (ja) 2008-04-25 2012-08-08 力成科技股▲分▼有限公司 リード支持型半導体パッケージ
WO2010044783A1 (en) * 2008-10-15 2010-04-22 Texas Instruments Incorporated Semiconductor package having marking layer
TWM357702U (en) * 2009-01-15 2009-05-21 Domintech Co Ltd Chip package with colored pattern
JP5115594B2 (ja) 2010-06-23 2013-01-09 株式会社デンソー 半導体モジュール
CN102004940B (zh) * 2010-11-30 2013-01-09 天水华天科技股份有限公司 一种高密度sim卡封装件的生产方法
JP5740995B2 (ja) 2011-01-17 2015-07-01 富士通株式会社 半導体装置及びその製造方法
JP2013211407A (ja) * 2012-03-30 2013-10-10 J Devices:Kk 半導体モジュール
JP5959097B2 (ja) * 2012-07-03 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
KR20140009732A (ko) 2012-07-12 2014-01-23 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
JP5918664B2 (ja) 2012-09-10 2016-05-18 株式会社東芝 積層型半導体装置の製造方法
US9159643B2 (en) * 2012-09-14 2015-10-13 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package
US9570405B2 (en) * 2013-02-21 2017-02-14 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing same
JP5779227B2 (ja) * 2013-03-22 2015-09-16 株式会社東芝 半導体装置の製造方法
KR20160006702A (ko) * 2013-05-07 2016-01-19 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 반도체 장치의 제조 방법
US9508653B2 (en) * 2013-09-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Die-tracing in integrated circuit manufacturing and packaging
US9318450B1 (en) * 2014-11-24 2016-04-19 Raytheon Company Patterned conductive epoxy heat-sink attachment in a monolithic microwave integrated circuit (MMIC)
KR102506703B1 (ko) * 2014-12-16 2023-03-03 데카 테크놀로지 유에스에이 인코포레이티드 반도체 패키지를 마킹하는 방법
US9412722B1 (en) * 2015-02-12 2016-08-09 Dawning Leading Technology Inc. Multichip stacking package structure and method for manufacturing the same
US9779940B2 (en) * 2015-07-01 2017-10-03 Zhuahai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Chip package
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
TWI567897B (zh) * 2016-06-02 2017-01-21 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造與製造方法
US10418341B2 (en) * 2016-08-31 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming SIP with electrical component terminals extending out from encapsulant
US11205623B2 (en) 2017-03-13 2021-12-21 Mitsubishi Electric Corporation Microwave device and antenna for improving heat dissipation
JP2018160521A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
JP2022505927A (ja) 2022-01-14
WO2020087253A1 (en) 2020-05-07
JP7303294B2 (ja) 2023-07-04
TW202017134A (zh) 2020-05-01
US20200135656A1 (en) 2020-04-30
EP3834227A1 (en) 2021-06-16
EP3834227A4 (en) 2022-03-30
CN109564905A (zh) 2019-04-02
TWI754785B (zh) 2022-02-11
US20220013471A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
US10566320B2 (en) Method for fabricating electronic package
JP3512657B2 (ja) 半導体装置
US8183687B2 (en) Interposer for die stacking in semiconductor packages and the method of making the same
US9130064B2 (en) Method for fabricating leadframe-based semiconductor package with connecting pads top and bottom surfaces of carrier
US20220013471A1 (en) Ic package
US7459778B2 (en) Chip on board leadframe for semiconductor components having area array
US10475752B2 (en) Semiconductor package structure and method of making the same
KR101440933B1 (ko) 범프 기술을 이용하는 ｉｃ 패키지 시스템
US10262930B2 (en) Interposer and method for manufacturing interposer
KR101000457B1 (ko) 다중 기판 영역 기반의 패키지 및 이의 제조 방법
US7696618B2 (en) POP (package-on-package) semiconductor device
US20070052082A1 (en) Multi-chip package structure
US20120306064A1 (en) Chip package
US9634180B2 (en) Method for forming semiconductor device package with slanting structures
US20130181351A1 (en) Semiconductor Device Package with Slanting Structures
US11398417B2 (en) Semiconductor package having die pad with cooling fins
JP2004260051A (ja) 半導体装置の製造方法および半導体装置
KR101089647B1 (ko) 단층 패키지 기판 및 그 제조방법
JP5587464B2 (ja) 半導体装置の製造方法
US20150303137A1 (en) Multi-use substrate for integrated circuit
KR101391092B1 (ko) 다층구조 인쇄회로기판
JP2014207471A (ja) 半導体装置の製造方法
JP2011044747A (ja) 半導体装置の製造方法
JP2012124537A (ja) 半導体装置
TW200425433A (en) Multi-chip module and the manufacturing method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application