JP5833926B2 - 電子構成部品をプリント回路基板に組み込むための方法 - Google Patents

電子構成部品をプリント回路基板に組み込むための方法 Download PDF

Info

Publication number
JP5833926B2
JP5833926B2 JP2011533484A JP2011533484A JP5833926B2 JP 5833926 B2 JP5833926 B2 JP 5833926B2 JP 2011533484 A JP2011533484 A JP 2011533484A JP 2011533484 A JP2011533484 A JP 2011533484A JP 5833926 B2 JP5833926 B2 JP 5833926B2
Authority
JP
Japan
Prior art keywords
perforations
conductive
layer
insulating layer
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011533484A
Other languages
English (en)
Other versions
JP2012507154A (ja
Inventor
シユリツトビーザー，ボルフガング
レンハルト，パトリツク
メール，クラウス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&S Austria Technologie und Systemtechnik AG
Original Assignee
AT&S Austria Technologie und Systemtechnik AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from AT0061908U external-priority patent/AT12316U1/de
Application filed by AT&S Austria Technologie und Systemtechnik AG filed Critical AT&S Austria Technologie und Systemtechnik AG
Publication of JP2012507154A publication Critical patent/JP2012507154A/ja
Application granted granted Critical
Publication of JP5833926B2 publication Critical patent/JP5833926B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10—Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107—Using laser light
    • H05K2203/108—Using a plurality of lasers or laser light with a plurality of wavelengths
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0038—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material combined with laser drilling through a metal layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Description

本発明は、電子構成部品をプリント回路基板に組み込むための方法に関し、それによって、絶縁層方向に向いた接点を備える電子構成部品が、少なくとも導電または伝導層および非導電または絶縁層からなる積層板に固定される。
電子構成部品で提供される装置の製品機能が増大し、そのような電子構成部品がさらに小型化して、プリント回路基板に搭載される電子構成部品の個数が増加する状況で、複数の接点または接続を備え、前記接点間の距離がますます狭い、いくつかの電子構成部品を含む、効率的に実装的（ｆｉｅｌｄ−ｌｉｋｅｌｙ）または配列的に構成された構成部品またはパッケージがますます使用されている。そのような構成部品を固定または接触する場合、強力に整然とされた（ｄｉｓｅｎｔａｎｇｌｅｄ）プリント回路基板の使用がますます必要とされている。それは、使用される製品サイズのほか、構成部品および回路基板を同時に小型化すると、そのような素子の厚さと表面の両方の点で、プリント回路基板上に必要な複数の接触パッドを介してのそのような電子構成部品を搭載したり、配置することが問題化することになり、そのような接触パッドの使用可能なパターン定義が限界に達することが予想されることが見込まれる。
これらの問題を解決するために、これまでも電子構成部品を少なくとも部分的に、プリント回路基板に組み込むことが提案されており、例えば、国際公開第０３／０６５７７８号、国際公開第０３／０６５７７９号、国際公開第２００４／０８８９０２号、国際公開第２００６／１３４２１６号、または独国特許第１９９５４９４１号明細書を参照する。しかしながら、プリント回路基板に組み込まれた電子構成部品（複数可）の、それら知られた方法および実施形態には、そのような電子構成部品（複数可）を受けるためのプリント回路基板の基本素子にくぼみや穴がそれぞれ備えられるという欠点が含まれており、そこでは、そのような穴に構成部品を配置する前に導体トラックがさらに形成される。構成部品を接触させるために、はんだ付けプロセスおよび接合技術が使用され、通常、導体トラックの要素と電子構成部品の接触部位または接合部間の様々なタイプの材料間に接触部位または接触パッドがあるという結果になる。特に、大幅な温度差により影響される環境および温度が変わりやすい領域でそのようなシステムを使用する場合、接触部位または接合部の領域で異なる材料を使用しているため、熱膨張係数が異なることを考慮すると、機械的および熱的に誘発された張力が生成される。この張力によって、少なくともとも１つの接触部位または接合部に亀裂が発生し、そのため構成部品に不具合が発生する場合がある。その上、構成部品を配置する前に、穴、特にレーザー穿孔穴が接触表面の生成のための導体層においてさらに必要とされる場合には構成部品に応力をかけることが予測される。なおその上、製造されるくぼみまたはへこみに埋め込まれた構成部品を導体トラックおよび接触表面に接触または接合させることは、複雑化されるという欠点があり、特に、温度応力が変動する状況で使用される場合に確実に達成することはできないことになる。また、必要に応じて回路基板の製造プロセスで、生成される高い圧力および温度が、埋め込まれ、接触されている構成部品に応力をかけることも欠点である。
電子モジュールを製造したり、プリント回路基板への電子構成部品の埋め込みまたは組み込みを行う場合、例えば、国際公開第２００６／０５６６４３号から、少なくとも導電または導体層および非導電または絶縁層によって形成された積層板上の導体層に開口部または穿孔を作成し、それらの開口部の位置は、その後に、絶縁層に固定される構成部品の接点の位置に対応している必要があることがさらに知られている。特にその知られている実施形態には、例えば、通常、そのような電子構成部品の膨大な数の接点が、結果としてわずかな許容誤差でプリント回路基板に組み込まれることを考慮する場合、構成部品の後続の固定のために事前に作成される開口部または穿孔は別または追加の方法ステップで作成される必要があるという欠点が含まれている。そのような構成部品のサイズが小さいために許容誤差も非常にわずかであることを念頭に置くと、後で固定される構成部品の接点に、事前に作成される穴または穿孔の正確な調整が達成される必要があり、そのことは、そのような穴または穿孔を形成するために追加の多大な費用が要求されるだけではなく、後で固定される構成部品の接点に対する穴または穿孔の正確な位置決めの不十分さたのめに、結果として大量の不良品も発生することになる。その上、その知られている実施形態には、穴または穿孔を含む積層板に構成部品を固定した後に、特に、構成部品を被覆して、そのようにしてそれを埋め込むための方法ステップがさらに必要であるという欠点があり、そのような方法ステップの間、例えば、事前に作成された穴または穿孔にあるガスまたは空気は、何よりも気泡を形成することによって、構成部品を埋め込むためのラミネート加工またはプレス加工手順に悪影響を及ぼす。さらに、そのような気泡により、構成部品の電気的接触時に追加の問題が生じたり、構成部品または回路基板層が相互に分離してしまう場合がある。
同様に、方法が、例えば欧州特許出願公開第１１１１６６２号明細書から取られることができ、そこでは、固定される構成部品の接点に対応する導電層のパターン化が電子構成部品の配置または固定化の前に行われ、少なくとも同じような多層ラミネートの導電層の穴または穿孔の事前に行われるパターン化または形成にも再び、遵守すべき許容誤差およびその後に固定される構成部品の方向に関して、上述のような欠点が含まれる。導電層のこのような前もって行われるパターン化の追加の欠点は、さらに固定される構成部品の固定化の前の導電層のそのようなパターン化には、必要に応じて存在する保護またはキャリア層の除去が必要とされることにあり、これによって機能に障害が発生し、例えば、続く処置または処理ステップの間に、引っかき傷、不純物の塗布などによって、特にパターン化された導電層が損傷することになる。
国際公開第０３／０６５７７８号 国際公開第０３／０６５７７９号 国際公開第２００４／０８８９０２号 国際公開第２００６／１３４２１６号 独国特許第１９９５４９４１号明細書 国際公開第２００６／０５６６４３号 欧州特許出願公開第１１１１６６２号明細書
本発明の目的は、電子構成部品をプリント回路基板に組み込むときの従来の技術による上述の問題を回避する、または最小限にすることである。特に目的としているのは、最初に定義した種類の方法を提供することであり、それによって、単純化された信頼できる一連の手順によって、回路基板の多層ラミネート上またはその中への、電子構成部品の簡単かつ信頼できる位置決めおよび埋め込みができるようになる。特に、固定化の前に固定される構成部品の接点に対応する穴または穿孔を作成するための追加の方法ステップを回避することを目的としており、これによって、そのような構成部品の固定化の向上および単純化を目的としている。
これらの目的を解決するために、最初に定義した種類の方法には、基本的に、構成部品が絶縁層に固定されると、構成部品の接点に対応する穴または穿孔が導電層および絶縁層に形成され、接点はその後に導電層と接触されることを特徴としている。本発明により、既に固定された構成部品の接点に対応する穴または穿孔の形成が、絶縁または非導電層方向の接点を備える絶縁層上での構成部品の固定化まで発生しないということにより、従来の技術のように、既に提供または事前に作成された開口部または穿孔に対して、構成部品を固定するための面倒な位置決めおよび／または位置合わせのステップを省くことが可能になり、それによって、積層板上での構成部品の信頼できる位置決めおよび配置が容易に可能になる。部品方向の接点を備える絶縁または非導電層への構成部品の固定化に続いて、単純かつ信頼できる方法で、具体的には、少なくとも導電層をパターン化するためのプリント回路基板の製造に通常、設けられるさらなるステップで、積層板上で容易に特定可能な既に固定された構成部品の位置に対応して、構成部品の接点を露出し、それと接触するために、導電層と非導電層の両方に穴または穿孔を形成することが可能である。従って、既に固定された構成部品の接点に対応する穴または穿孔を形成するための本発明により提案されたプロセス制御で、実質上より簡単な固定化が可能になり、この後に、通常プリント回路基板の製造中に適用される、知られている方法ステップを使用して、接点の接触に必要とされる穴または穿孔のより信頼できる位置決めおよび形成が行われることが疑問の余地なく明らかである。特に、接点を接触させるための穴または穿孔は積層板への構成部品の固定化まで作成されないということに留意すると、積層板に固定される構成部品の正確な位置決めで実施される労力は、上述の従来技術に比べ簡素化でき、従って、プリント回路基板の製造に必要とされる時間を最小化または低減化することができ、同時に少なくとも１つの構成部品が組み込まれる。
既に指摘されたように、そのような構成部品を埋め込むための構成部品の被覆化は、通常、固定化の後に行われ、この点で、電子構成部品は、いったん絶縁層に固定されると、絶縁材料、特に少なくとも１つのプリプレグシートおよび／または樹脂により、それ自体知られている方法で囲まれ、または被覆されることが本発明による方法の好ましい実施形態により提案されている。そのような埋め込みまたは被覆化は、既に固定された構成部品の形状によりあらかじめ作られたプリプレグシート、または絶縁材料または合成樹脂材料から作られた複数の層を使用して実現されることが可能である。
電子構成部品の信頼でき、かつ安全な実施形態では、さらに、電子構成部品の被覆が複数の絶縁層のプレス加工またはラミネート加工手順により実現されることが好ましい方法で提案されている。具体的には、構成部品の接点を接触させるための穴または穿孔は、例えば、プレス加工またはラミネート加工手順により、構成部品の固定化後、特にさらに、電子構成部品の被覆化後に形成されるということを考慮する場合、構成部品を埋め込むためのそのようなプレス加工またはラミネート加工手順はそれぞれ、実質的に、全表面層またはシートを使用して実現され保護されることになる。こうして最初の部分で引証した従来の技術で確立されているようなプレス加工またはラミネート加工手順の間に、個々の層の不適切な接続が発生する可能性がある、知られている従来の技術とは対照的に、特に、空気またはガスの含有その他が少なくとも一部の層に存在しなくなる。そこでは、後で固定される構成部品の接点に対応する穴または穿孔は前記構成部品の固定化より前に既に供えられている。
積層板、または具体的には、絶縁層への構成部品の特に信頼でき安全な固定では、電子構成部品は接着剤を使用してそれ自体知られている方法で絶縁層に固定されることが、さらに好ましい実施形態により提案されている。
受け入れられる構成部品のそれに応じた高集積密度および緊密さで必要に応じて必要とされる、熱の除去を信頼できるように確実にするために、さらに、熱的に導電または伝導する接着材料、例えば、接着剤または接着テープが本発明による方法のさらに好ましい実施形態と一致して使用されることが提案されている。
積層板の穴または穿孔を形成する状況で、導電層の穴または穿孔は、穴開け手順、具体的にはレーザー穿孔、またはエッチング手順で形成されることがさらに好ましい実施形態により提案されている。例えば、そのような穴開け手順、または特にレーザー穿孔は、積層板への電子構成部品の固定化後に必要とされる穴または穿孔の形成が、既に上記で示されたようとおり特に、導電層のさらなるパターン化プロセスの状況で実行されることが可能であるような、回路基板の製造の状況でそれ自体知られており、それによって、特に、そのような回路基板の製造または処理に追加の時間を必要とする追加の方法ステップの考慮の必要をなくすることができる。その上、フォトパターン化プロセスの状況でエッチング手順により、導電層に穴または穿孔を形成することが代替として本発明により提案されている。フォトパターン化プロセスの状況でのそのようなエッチング手順も同様に、回路基板の製造に関連してそれ自体知られており、少なくとも特殊な適用分野では、レーザーを使用して個々の穴または穿孔を作成するのではなく、そのようなエッチング手順を行う場合、時間を節約することによって製造プロセスをさらに高速化することができる。
絶縁または非導電層および導電または伝導層の形成に使用される材料を考慮し、さらに、多層回路基板の製造および処理に関連して、必要に応じて知られ、または一般的に使用されている方法ステップを考慮して、導電層および絶縁層の穴または穿孔の形成が、構成部品の固定化に続く別々の方法ステップで実行されることがさらに好ましい実施形態により提案されている。こうして、穴または穿孔を作成するために最適化された方法を適用することが、特に導電または伝導層および非導電層のそれぞれの材料特性に調和して可能である。この点で、穴または穿孔の形成は、構成部品の固定化の領域に関係なく、さらなる方法ステップ、例えば、回路基板の個々の層またはシートのパターン化を実装する状況で実行されることも可能である。
既に固定され、好ましくは、必要な精度および可能な限り短時間で、被覆または埋め込まれた構成要素の接点に対応する穴または穿孔の作成では、ＵＶレーザーが導電層で別々に穴または穿孔を形成するときに使用されることが本発明による方法のさらに好ましい実施形態により提案されている。そのような高性能ＵＶレーザーを、単純かつ信頼できる方法で、さらに相応の低工数（ｅｘｐｅｎｄｉｔｕｒｅ）または短時間での適切な精度で使用すると、既に固定された構成部品の接点に対応する、必要に応じて多数の穴または穿孔の形成が可能になる。
絶縁層の同時除去の際、特に、既に固定された構成部品の隣接する接点に対する損傷を回避するために、限られた許容誤差は遵守される必要があるので、導電または伝導層でＵＶレーザーを使用したレーザー穴開けにより穴開け手順を調整または実行する場合に過剰な工数を回避するために、絶縁層の穴または穿孔は、レーザー、具体的にはＣＯ２レーザーにより作成されることがさらに好ましい実施形態により提案されている。既に上記で示されているように、さらなる、または別の方法ステップで、絶縁層に穴または穿孔を作成するために、レーザー、具体的にはＣＯ２レーザーをさらに使用することによって、既に固定された構成部品の接点に対応する穴を作成する際に、ＵＶレーザーより速い速度またはレートを可能にする、より単純かつコスト効果の高いＣＯ２レーザーを使用することが可能になるだけではなく、既に固定された電子構成部品の接点に対する損傷も発生しないことが確実にされることになる。それは、絶縁層、および必要に応じて接着剤の残余の除去の後に露出されることになる。プリント回路基板の製造状況でもそれ自体知られている、そのようなさらなるレーザーの使用により、こうして導電層の穴または穿孔の形成が既に実行された後に、絶縁材料の相応の迅速かつ安全な除去が可能になる。
既に固定された構成部品の接点の位置に対応する導電または伝導層の穴または穿孔の領域の絶縁層の材料を除去するためのレーザービームの方向付けを容易化するために、その寸法または直径が導電層の穴または穿孔の正味の（ｃｌｅａｒ）幅を超過するレーザービームは絶縁層の穴または穿孔を別々に形成するために使用されることが、さらに好ましい実施形態により提案されている。導電層の穴または穿孔の明確な幅を超過する絶縁層の穴または穿孔の形成のために使用されるレーザービームの寸法または直径により、低精度が作成される各穿孔に対するレーザービームの方向を考慮して十分である。それは、絶縁層のそれぞれの穴または穿孔がレーザービームの寸法または直径の適切な選択によって、それに応じた迅速さと信頼性で作成されるからであり、同時に導電層または伝導層は絶縁または非導電層の周りの材料がレーザービームによって影響されないように保護することになる。全体的に、結果として、低工数化がレーザーの位置調整または方向付けの精度に関して役立ち、その結果、絶縁層で穴または穿孔を作成する方法のさらなる高速化が実現する。
絶縁層に通常採用される材料を考慮し、それに応じたプロセスの高速化を実現し、同時に、導電層の既に形成された穴または穿孔に対応し、既に固定された構成部品の接点に対応する絶縁材料の信頼できる除去を行うため、絶縁層で穴または穿孔を別々に形成するために、レーザー、特に、０．１から７５Ｗ、特に０．１から７Ｗのパワーを有するパルスＣＯ２レーザーが０．１から２０μｓの期間またはパルス長で使用されることがさらなる好ましい実施形態により提案される。
前述の部分で、絶縁層に固定された構成部品の複数の接点の位置に対応する、導電または伝導層および絶縁層の穴または穿孔を別々に形成する利点が説明されたが、方法ステップを削減するために、導電層および絶縁層の穴または穿孔が、導電層の前処理後にＣＯ２レーザーを使用する共通の方法ステップで形成されることが、本発明による方法のさらに好ましい実施形態により提供される場合がある。これによって、単一のレーザー、特にＣＯ２レーザーを使用した導電または伝導層と絶縁層の両方での穴または穿孔の作成が可能になる。それによって、例えば、様々なレーザー、または一般に、絶縁層と導電層の両方で穴または穿孔を作成するための様々な方法ステップの使用を省くことができる。ＣＯ２レーザーは、通常、導電または伝導性材料に穴または穿孔を作るために直接採用することができないので、導電層の適切な前処理が、特に適当な時間で、導電または伝導層の処理を可能にするために、提供されることが本発明によるこの状況で提案されている。そのような前処理は、特に、ＣＯ２レーザーを使用する場合に、導電または伝導層の穴または穿孔の形成を支援するためである。
この状況で、導電層の前記前処理に導電層上での酸化銅層の形成が含まれ、それは具体的には、追加の有機または有機金属層でカバーされていることが、さらに好ましい実施形態により提案されている。ＣＯ２レーザーを使用するときに、そのような酸化銅層、および必要に応じて、または特に追加の有機または有機金属層を形成すると、導電または伝導層に穴または穿孔を直接形成することができるようになる。導電と非導電または絶縁層の両方に穴または穿孔を作るためにＣＯ２レーザーを使用し、単一の穴開け手順、特にレーザー穴開け手順を適用することによって、個々の層で穴または穿孔を形成するための別々の方法ステップを提供する必要がなくなる。
絶縁層に既に固定された構成部品の、穴または穿孔の形成で露出される、接点に対応する導電層と絶縁層の両方に穴または穿孔を作るには、さらに、少なくとも２００μｓ、特に２５０μｓのＣＯ２レーザーのパルス持続時間、および５、特に３の最大パルス数が選択され、本発明による方法のさらに好ましい実施形態と一致するように、共通の方法ステップで導電層および絶縁層を除去することが提供されている。導電または伝導層の前処理の際に、採用されるＣＯ２レーザーのパラメータのそのような選択により、導電または伝導層の穴または穿孔と、共通の穴開け手順で、非導電または絶縁層の穴の両方の信頼でき正確な形成が可能になり、それによって、絶縁層に既に固定された構成部品の接点は共通の作業ステップで直ちに露出されることになる。
共通のステップでの穴または穿孔の形成後、特に、導電または伝導層のさらなるパターン化との干渉を回避し、その後に実行される、固定された構成部品の露出された接点の適切な接触を確実するために、導電層の前処理として適用された追加層が、穴または穿孔の形成後で、さらなる処理ステップの前に、具体的にはエッチングステップによって除去されることが、本発明による方法のさらに好ましい実施形態により提案されている。回路基板の製造の状況でそのようなエッチングステップはそれ自体知られており、必要に応じて、追加の方法ステップが省かれることが可能な別の状況で提供されるクリーニングまたはエッチングステップと組み合わされることができる。
積層板の構成部品の位置決めおよび方向付けを支援するために、絶縁層へ構成部品を固定する前に、少なくとも１つのマーカーが、絶縁層で構成部品の位置出しおよび位置合わせを行うために、少なくとも絶縁層で形成されることがさらに好ましい実施形態により提案されている。そのようなマーカーは、さらなる処置または処理の利点を実現するために、必要に応じて、へこみとして構成されることができる。さらに、そのようなマーカーは構成部品を固定するためだけではなく、さらなる処理ステップにも使用されることができることが期待される。
特に、例えば後続の処置ステップの状況でも、そのようなマーカーを使用する場合、本発明による方法の好ましいさらなる発展形態と調和して、少なくとも１つのマーカーが絶縁層と導電層の両方を貫通する穴または穿孔によって形成されることが提供される場合がある。
既に固定された構成部品の接点に対応する穴または穿孔の単純かつ信頼できる作成のほかに、構成部品の接点に対応する穴または穿孔の形成に加え、導電層および非導電層で、その後のフィードスルーの形成および／または回路基板素子の輪郭の形成のための追加の穿孔を提供するために、少なくともさらに１つの穿孔が積層板への構成部品の固定化の領域外側に形成されることが、さらに好ましい実施形態により提案されている。具体的には、その後のフィードスルーを形成するため、構成部品の固定化の領域、従って、その接点の領域の外側で少なくともさらに１つの穿孔のそのような形成により、固定された構成部品にさらに接近した、そのような穿孔または穴を提供または実現することができるようになる。従って、そのような追加の穿孔は後続または単独の方法ステップで形成される必要はなく、例えば、回路基板全体の製造プロセスの最後の機械穿孔とすることができ、ここで、そのような追加の穴の後続または単独を形成を行うと、特に既に固定された構成部品に対する損傷を回避するために、かなり大きなプロセス許容誤差が遵守される必要がある。完成した回路基板または製造される回路基板の輪郭に対応する回路基板素子またはプリント回路基板の輪郭を作成するために、少なくとも１つの追加またはさらなる穿孔を使用する場合、回路基板の輪郭を作成するためのフライス加工のような後続の機械分離プロセスを省くことが、後続のフィードスルーの形成と同様にさらに可能となる。従って、回路基板のエッジに対応し、プロセス許容誤差がより小さいために固定される構成部品により接近した状態で、作成される回路基板の輪郭を同時に形成するために共通の方法またはプロセスステップも可能にすることができ、こうして、回路基板の輪郭を小型化する。例えば、フィードスルーおよび／または回路基板の輪郭を形成するための穿孔をさらに作成するためのレーザー穴開け手順またはレーザー技術を使用すると、一般的に機械処理手順とは対照的に、そのような追加の穿孔のより正確な配置が可能になる。その上、位置出しおよび位置合わせは、特に、接点を露出することによる構成部品の接触と追加の穿孔の作成の両方のためのすべての穴または穿孔が共通の作業ステップで実現され、同時に位置合わせおよび登録もともに実現されるという点で改善される。導電層および後続のさらに絶縁層での穴または穿孔の形成の間、またはそれとともに少なくとも１つのさらなる穿孔を形成すると、それによって、組み込まれた構成部品で、作成される個々の素子またはフィードスルーなど、あるいは回路基板の輪郭の相互の距離を低減化することで、製造される回路基板で普通求められる小型化を促進することができるようになる。このようにして、利用可能な表面は極めてより良く活用されることになる。
製造手順をさらに簡略化し、特に追加またはさらなる穿孔の配置の精度を向上させるため、追加の穿孔が以前作成されたマーカーに対して形成されることが、さらに好ましい実施形態により提案されている。例えば、フィードスルーの形成のため、または回路基板の輪郭の形成のために、特に、接点に対応する穴または穿孔の寸法より大きな寸法を有する追加の穿孔を、以前作成されたマーカーの領域に配置することによって、追加またはさらなる穿孔の正確な位置決めが達成されるだけではなく、前記追加の穿孔の形成に必要な位置決めの工数は、それに応じて最小限になる。
プロセス制御をさらに簡素化し、特に追加の方法ステップを回避するために、導電および絶縁層で穴または穿孔を形成するために用意されているレーザービーム（複数可）がフィードスルーおよび／または輪郭用の穿孔を形成するために使用されることがさらに好ましい実施形態により提案されている。上記で既に指摘しているように、必要に応じた異なるレーザーを使用すると、特にそれにより、相応の迅速かつ確実に、導電または伝導層の処理またはパターン化の実現のほか、例えば、後続のフィードスルーを提供する目的で、固定された構成部品の接点に対応する穴または穿孔の形成とともに共通の作業ステップで追加の穿孔を作成するための絶縁層の材料の後続の除去も実現することができるようになる。
特に、保護の提供および／または固定された積層板と構成部品の両方の処理の簡素化を行うために、構成部品を固定する前に、絶縁層の反対側の表面上で、少なくとも１つのキャリアまたは保護層が導電層に備えられ、そして導電層に穴または穿孔を形成する前、特に構成部品の被覆後に再度除去されることが本発明による方法のさらに好ましい実施形態で提案されている。そのようなキャリアまたは保護層は、具体的には、構成部品を固定するプロセス、および特に穴または穿孔を形成する前の、構成部品の後続の被覆の間に、必要に応じて、厚さが非常に薄い、導電層の損傷からの保護を可能にするために、少なくとも１つの導電および１つの非導電または絶縁層からなる積層板とともに提供されることが可能である。
相応の優れた保護効果を達成するために、キャリアまたは保護層が金属シートまたはポリマーで形成されることがさらに好ましい実施形態により、この点で提案されている。例えば、鋼鉄またはアルミニウムシートなどのそのような金属シートはさらに、プレスシートとして使用されることが可能で、例えば、絶縁層に固定された構成部品の埋め込みまたは被覆を行うための上述のラミネート加工またはプレス加工手順の間、具体的には、プレス加工およびラミネート加工手順によってかけられた高負荷から導電層を保護することができる。保護またはキャリア層用の金属シートは、ポリマーなどの非導電材料と置き換えることができ、その非導電材料は、少なくとも穴または穿孔の形成に先立つ方法ステップの間、特に導電層の損傷または汚染に対して適切な保護を同様に提供する。
特に、回路基板に組み込まれる構成部品の埋め込みまたは被覆を行うとき、相応の優れた複合効果を達成するために、構成部品に面する絶縁層が導電層と構成部品を囲む材料間で付着性を改善した層、例えば、有機金属層または樹脂層などで形成されることがさらに好ましい実施形態により提案されている。
固定または組み込まれる構成部品の接点に対応する穴または穿孔の形成のための本発明によって提案されているプロセス制御で、構成部品がいったん絶縁層に固定されていると、積層板の導電層、および必要に応じて、追加の導電層を接触するための様々な方法が、穴または穿孔の形成後に埋め込みまたは固定された電子構成部品の接点の接触を実現するために提供されることができる。この点で、特に、わずかな寸法、例えば５０μｍ未満の寸法および距離を有する導電接続のジオメトリを作成するために、構成部品の接点を接続するための導電層および／または導電パターンを形成するための積層板の導電層が、半付加的または減法的方法によって適用および／またはパターン化されることがさらに好ましい実施形態により提案されている。
次の部分で、本発明による方法は、添付図面の略示された例示的実施形態の形でより詳細に説明される。
プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込み、および減法的方法の状況での後続のパターン化を行うための本発明による方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、プリント回路基板のフィードスルーおよび／または輪郭を形成するためのさらなる穿孔の配置が表示されている本発明による方法の変更された実施形態のステップを示す図である。 例えば、図１および図２で図示された実施形態による構成部品が固定される、積層板のさらに変更された実施形態による断面図を拡大スケールで例示する図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 図１と同様の例示で、プリント回路基板への電子構成部品の組み込みで、導電および絶縁層の穴が共通の作業ステップで作成される本発明による方法のさらに変更された実施形態のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 プリント回路基板への電子構成部品の組み込みで、図１による方法制御とは対照的に、後続のパターン化が半付加的プロセスの状況で行われる本発明によるさらに変更された方法のステップを示す図である。 固定または組み込まれた電子構成部品の領域外側の追加の穿孔が回路基板素子の輪郭の形成に使用される、本発明による方法により製造されたプリント回路基板の概略上面図である。
図のすべてで、製造される回路基板の単に一部の領域、すなわち、回路基板に組み込まれる電子構成部品の固定化の領域は、概略的に例示されている。この点で、特に示されている個々の層またはシートの厚さのほか、電子構成部品の寸法およびほんのわずかな数の接点または接触部位の距離は例示的な目的を果たしており、さらには接触部位を接触させる穴または穿孔の寸法も縮尺通りではないことを予め考慮されたい。
図１ａによる最初の方法ステップでは、製造される回路基板に組み込まれ、後で例示される電子構成部品を支えるための積層板１０が備えられており、ここには、絶縁または非導電層１、導電または伝導層２、および図１ａで示されている実施形態では、追加の保護またはキャリア層３が備えられている。
この例の保護またはキャリア層３は導電層２を保護するために機能し、必要に応じて、例えば５０μｍ以下の比較的薄い厚さを有し、例えば、銅層により形成されている。
導電層２はこの場合、圧延銅層で形成され、ここで、積層板は少なくとも絶縁または非導電層１から構成されており、導電層２は単純かつコスト効果が高い方法で備えられることが可能である。
層１、２、および３から構成される積層板１０に対して、電子構成部品４が図１ｂで例示されている方法ステップで接着剤５を使用して絶縁層１に固定され、電子構成部品４の接点６は絶縁層１の方向に向いている。
電子構成部品４を絶縁層に固定した後、その埋め込みまたは被覆は絶縁材料７を備えることで行われ、そのような詰め込みは、図２、および詳細には図２ｅおよび図２ｆを参照して以下でより詳細に説明される。
付着性を改善するために、絶縁材料１は、特に、導電または伝導層２と電子構成部品４を埋め込むための絶縁層７の間の付着性を支える材料によって形成されることができ、そのような層またはシート１は、例えば、有機金属層または合成樹脂層から構成される個々の層間の付着性を改善する。
絶縁層７によって構成部品４の被覆または埋め込みが形成された後、キャリア層３が図１ｄの方法ステップにより除去され、図１ｃで例示されている方法ステップから開始して、それによって、キャリアまたは保護層３により保護された導電または伝導層２が露出する。
電子構成部品４の接点６の後続の接触のために、穴または穿孔８が図１ｅで例示されている方法ステップの電子構成部品４の接点６の位置に対応する導電層２で形成され、ここでは、レーザービーム９が穴または穿孔８を作成するために図示されている。
導電または伝導層２に穴または穿孔８を作成するためのレーザービーム９は、例えば、ＵＶレーザーにより形成される。
導電または伝導層２での穴または穿孔８の作成に続いて、電子構成部品４の接点６の位置に対応する穴または穿孔１１も図１ｆのステップに従って絶縁層１に形成され、さらに必要に応じ、接着剤５の既存の残余層にも形成される。これらの穴または穿孔１１を絶縁層１のほか、必要に応じて、接着剤５の既存の残余層にも作成するために、レーザー９とは異なるレーザー１２が、例えば、使用され、前記レーザー１２は、例えば、相応の高速処理を実現し、同時に、露出される電子構成部品４の接点６の損傷を回避するために、ＣＯ２レーザーにより形成される。
図１ｆから、さらに、レーザービーム１２の寸法が導電層２の穴または穿孔８のサイズまたは寸法を超過することが明らかであり、こうして、穴または穿孔１１が絶縁層１と残余接着層５の両方で作成されることが可能になり、同時に、相応の簡素化された方法でレーザービーム１２が位置決めされる。導電層２の既に作成された穴または穿孔８に対してレーザービーム１２を調整するための費用のかかる複雑な操作がこのようにして省かれることができ、調整の工数が相応に削減されることができる。
導電層２および絶縁層１のほか、残余接着層５にもそれぞれ、穴または穿孔８および１１を作成したことに続き、導電層２と接点６との接触は、図１ｇで示されているように、少なくとも穴または穿孔８および１１の領域にさらなる導電層１３を付着することによって行われる。
図１ｇには、導電層２の反対面側に追加の層１４も配置または備えられていることがさらに示されている。
絶縁層１に穴または穿孔１１を作成するために絶縁材料１のほか、必要に応じて、接着剤５の残余物を除去するために、以下の実施例１によるパラメータを有するＣＯ２レーザーが、除去しやすい比較的薄い絶縁層１および／もしくは絶縁材料、ならびに／または充填剤含有量が少ない接着層５が設けられている場合に使用される。
（実施例１）
薄い絶縁層（１５から３０μｍ）および／または充填剤含有量が少ない接着剤
パルスＣＯ２レーザー
パワー：３ワット
ビーム直径：１８０μｍ
パルス持続時間：６μｓ
パルス数：１３
穴の直径：７５μｍ
使用されたパルスＣＯ２レーザーのパフォーマンスに関係する上記で示されたパラメータを考慮すると、図１ｅによる方法ステップのレーザービーム９で作成された穴または穿孔８の結果、その後に位置する絶縁層１の適切なカバーが、接点６に合わせて形成される穴１１を形成するために備えられることは明白である。
厚さがより厚い絶縁層１および／またはより多い充填剤を有する接着剤５を備える場合、ならびに／あるいはより大きな穴または穿孔１１を形成するために、次の実施例２のとおり相応により高パワーを有するＣＯ２レーザーが採用されることができる。
（実施例２）
厚い絶縁層（３０から５０μｍ）および／または充填剤含有量が多い接着剤
パルスＣＯ２レーザー
パワー：４ワット
ビーム直径：２８０μｍ
パルス持続時間：８μｓ
パルス数：１３
穴の直径：１２０μｍ
このような方法で、大きな穴または穿孔１１であっても、相応に短時間で作成されることができる。
組み込まれ、または受け入れられた構成部品４の接点６を接触させるためのさらなる導電層１３の作成または形成後、フォトレジスト２８が導電層２、および必要に応じて、追加の導電層１３もさらに処理またはパターン化するために塗布されることが減法的方法の状況で図１ｈに示されている。
フォトレジスト２８の塗布に対応して、パターン化が、例えば、エッチング手順により、フォトレジスト２８でカバーされていない領域の導電層に穿孔または穴２９を作成することによって、図１ｉによるさらなる方法ステップで導電層２に形成される。
図１ｊで示されているように、フォトレジスト２８を除去することによって、完成したパターンが提供されている。
図２で例示されたプロセス制御では、図１の参照符号が同一の構成部品または素子に保持されている。
図２ａで例示された方法ステップにより、積層板１０がこうして再度、準備され、そこでは、絶縁または非導電層１、導電または伝導層２のほか、キャリアまたは保護層３も備えられている。
後で固定される電子構成部品４の位置合わせまたは位置出しを行うために、絶縁層１と導電または伝導層２の両方を貫通する付加的に作成されたマーカー１５が図２ｂで例示された方法ステップに示されている。
図２ｃで図示されている方法ステップでは、再度５で図示されている接着剤が塗布されており、その上に、図２ｄに例示されている方法ステップでは、再度４で図示されている電子構成部品が接着剤５により積層板１０に固定されている。
接着剤５が単に、固定される電子構成部品４の寸法に対応する表面または領域に配置または提供された、図１の実施形態とは対照的に、図２で表される実施形態では、固定される電子構成部品４の寸法を超過する表面に接着剤５が備えられている。接着剤５の塗布と構成部品４の固定の両方を行うための登録および位置合わせは、特に、マーカー１５に対して行われる。
図２ｅで図示されている方法ステップから、１６および１７で図示され、少なくとも部分的に積層板１０に固定された構成部品４の寸法に対応するように構成された、複数のプリプレグホイルなどの絶縁材料の層またはシートが、図１ｃの先行実施形態で示されたように、電子構成部品４の被覆または埋め込みのために使用されることは明らかである。そこで、ラミネート加工またはプレス加工手順が、図２ｆで例示されている複合素子を得られるよう、図２ｅで示されているとおり個々の層の位置決めに続いて実行され、その中で、電子構成部品４は相互にラミネート加工またはプレス加工され、絶縁材料１８と共に完全に囲まれている。
図１による実施形態と同様に、図２ｆで図示されている方法ステップは、導電層２を露出するために保護またはキャリア層３の除去を含む。図２ｆで図示されている方法ステップから、１９で図示されている層が製造される回路基板のさらなるパターン化または構成化を行うために、導電層２の反対側の表面上に付着されることも付加的に明らかである。
図２ｇで図示された方法ステップでは、導電または伝導層２において、再度８で図示されている穴または穿孔の形成が、１ｅで図示された方法ステップと同様の方法で、電子構成部品４の接点６の位置に対応して実行される。
導電または伝導層２の穴または穿孔８の形成に加えて、さらなる穿孔２０の形成が図２ｈによる方法ステップで例示されているように、導電層２で実行され、図２ｈで例示されている実施形態の前記追加の穿孔または穴２０はマーカー１５の１つに対して、特に、マーカー１５の１つの領域または位置に対して形成される。
電子構成部品４の接点６に対応する穴または穿孔８に加えて、追加の開口部または穿孔２０の形成は、例えば、図１の状況で説明されたとおり、ＵＶレーザーにより再実行される。
この後、穿孔１１は、先行実施形態と同様の方法で、図２ｉに図示された方法ステップに従ってい電子構成部品４の接点６を露出するためにここでも形成される。絶縁層１での穿孔または穴１１の形成に加えて、導電層２の追加の穿孔２０の形成または位置決めに対応する電子構成部品４を埋め込んだ絶縁層１８に、追加の穿孔２１が作成される。
電子構成部品４の接点を露出するための絶縁層１の穿孔または穴１１の形成は、先行実施形態と同様の方法で、ＣＯ２レーザーを使用して迅速かつタイミング良くここでも実行される。ＣＯ２レーザーの寸法を選択することによって、後者の適切なサイズにより、共通の作業ステップで、比較的寸法の大きな、追加の穿孔２１の作成も可能である。
さらに図２ｊでは、図１ｇで示されたような導電層１３の形成の代わりに、電子構成部品４の接点６を接触させるための追加の導電層２２が直ちに付着され、作成された追加の穿孔２１の領域でフィードスルー２３を形成することにより、反対側に付加的に配置された導電層２４との接触が穿孔１１および２１それぞれの作成に続いて行われることを示している。追加の導電層２２および２４それぞれのほか、以前の作成された導電層１９も、くぼみまたは穿孔２５で示されているように、追加のパターン化に従わされる。
実施形態の導電層２と絶縁層１の両方のほか、絶縁層１８にも少なくとも１つの追加の穿孔２０または２１を形成するオプションにより、電子構成部品４の接点６との接触の状況だけではなく、特に、フィードスルーの形成のためのそのような穴または穿孔の機械的形成による、一連の別の方法ステップでの回路基板の完成後に可能な距離より、電子構成部品４への距離を少なくすることによっても、そのようなフィードスルー２３の配置または形成が可能になる。
導電層２と絶縁層１のそれぞれで、少なくとも１つの追加の穿孔２０または２１を使用する代わりに、フィードスルーのその後の形成のために、図６で図示しているとおり、電子構成部品４を組み込んだ回路基板要素の輪郭を提供または定義するために、そのような追加の穿孔２０または２１が使用されることもできる。
導電層２と絶縁層１のそれぞれにおいて、穴または穿孔８および１１の形成と共に、実質的に共通の作業ステップで追加の穿孔２０または２１を形成することによって、減少したプロセス許容誤差を遵守することによる回路基板の輪郭の形成、および一般的には、製造される回路基板要素の小型化の精度の相応の大幅な向上がこのようにして達成可能である。
図６による図示では、構成部品４が埋め込まれる回路基板素子の輪郭を形成するために、基本的に追加の穿孔２０または２１が電子構成部品４を取り囲む連続的なラインを構成するが、一時的な固着または固定のための既定の分断点３３の場合は例外であることを示している。単純化するために、パターン化していない導電層２が図６で例示または示されている。さらに少なくとも１つの穿孔２０および／または２１を作成することによって輪郭を形成するので、そのような回路基板素子３１のさらなる小型化が達成され、同時に利用可能な表面領域の活用も増強される。
図２で例示されている実施形態でも絶縁材料１は、導電層２と、構成部品４を取り囲む材料８のほか、個々の層１６および１７との間の接着を特に支持または増進する材料によって形成されることが可能である。
先行図に対して拡大されたスケールの図３では、再度１０で表される積層板の変更された実施形態が図示されており、そこでは、追加のキャリア層２６が絶縁層１、導電または伝導層２、および保護層３に加えて備えられている。例えばキャリア層２６は、そのようなキャリア層または金属シート２６が、例えば、図２ｅおよび図２ｆで例示されたラミネート加工またはプレス加工手順のプレスシートとして直接使用されることができるように金属シートによって形成され、そのようなキャリア層２６は相応の十分高い機械的強度を有している。このような方法でさらに、必要に応じて５０μｍ以下の比較的厚さが薄い、特に導電層２の適切な保護が、電子構成部品４の接点６を接触するために穴または穿孔８および１１を形成する前の特に装着手順の間、確保される。
図４で図示される変更された実施形態では、図４ａから図４ｄで例示されているステップは、図１ａから図１ｄで表されたステップに対応しているので、これらのステップのさらなる説明は省かれる。
図４ｅで図示されている方法ステップでは、必要に応じてさらに有機または有機金属層でカバーされるが、個々には例示されていない、酸化銅層２７の付着が、キャリアまたは保護層３が除去される際に導電または伝導層２の前処理の状況で行われる。
そのような前処理、すなわち導電または伝導層２への追加の層２７の貼り付け後、電子構成部品４の接点６に対応する穴または穿孔８および１１の形成が、共通の作業ステップで、導電層２と、その上に配置された追加の層２７および絶縁層１との両方で行われ、その端まで、図のＣＯ２レーザー３２に対応するレーザーが図４ｆで例示されているように採用される。
導電または伝導層２に追加または前処理層２７を備えることによって、電子構成部品４の接点６に対応する穴または穿孔８および１１の適切な形成が、このように、ＣＯ２レーザー３２を使用した共通の作業ステップで行うことができる。
ＣＯ２レーザー３２を使用して導電層に穴または穿孔８を作成するために必要とされるパワーも供給するには、図１を参照して説明されたように、絶縁層の除去に使用されるのみのＣＯ２レーザー１２より高められた、少なくとも２００μｓ、例えば、２８５μｓのパルス持続時間が提案されている。そのような拡張されたパルス持続時間を適用することによって、低減化されたパルス数、例えば５、特に、２パルスが、構成部品４の接点６を露出する目的で導電層２およびそこに取り付けられた前処理層２７のほか、絶縁層１それぞれに、穴または穿孔８および１１を作成するために有効である。
導電層２および絶縁層１それぞれへの穴または穿孔８および１１のそのような作成に続いて、追加または前処理層２７の除去が、図４ｇに示されているとおり、例えばエッチングにより行われる。
図４ｈの例示による追加の導電または伝導層１３の形成もまた、図１ｇで図示された方法ステップに対応する。
この後、例えば、図１ｈから図１ｊで示されていたように、パターン化が行われることが可能である。
その後のパターン化では、積層板１０の導電または伝導層２上に、例えば導体トラックの形で、導電または伝導パターンを形成するための必要な層の厚さを達成するために、積層板１０で、適切な厚さを有する導電層２が使用されたり、適切な追加の導電または伝導層が貼り付けまたは形成されることができるかのいずれかであるが、このことは、単純化するために詳細には例示されていない。
図５による例示では、図５ａから図５ｆによる方法ステップもまた、図１ａから図１ｆによるステップに対応しており、そのため、同じものの詳細な説明は繰り返されないことにする。
組み込まれた構成部品４の接点６を接触させるために、図５ｇで示されているような化学被銅が行われ、構成部品４の接点を接触させるための追加の導電層がここでも、１３で図示されている。
図５ｈによる後続の方法ステップでは、フォトレジスト２８により形成されたマスクがここでも、貼り付けられ、それから、図５ｉで図示された方法ステップに従って、配線パスが、例えば、半付加的方法の状況でいわゆる鍍金により形成される。前記配線パスは３０で示されている。
図５ｊで図示されている方法ステップによると、配線パス３０は、全体のパターン化を達成するために、フォトレジスト２８を除去することによって露出され、それから、図５ｋで図示されている方法ステップに従って、導電または伝導性の薄い銅層２の部分的領域も、例えばフラッシュエッチングにより、配線パス３０に対応して除去され、層２および３０によって形成される導電または伝導層の全体的パターン化が達成される。
図２による実施形態、さらに図４および図５で例示された変更された方法のとおり、少なくとも１つのさらなる穿孔２０および２１がそれぞれ、後続のフィードスルー２３の準備または回路基板素子３１の輪郭の形成を行うために、組み込まれた構成部品の接触に加えて作成されることができる。それは、図２のほか、図６も参照して詳細に説明されたとおりである。

Claims (17)

  1. 電子構成部品（４）をプリント回路基板に組み込むための方法であって、
    導電または伝導層（２）および非導電または絶縁層（１）を含んで構成される積層板に固定される電子構成部品（４）が、絶縁層（１）の方向へ向いた接点（６）を備え、
    電子構成部品（４）が絶縁層（１）に固定されると、電子構成部品（４）の接点（６）に対応した穴または穿孔（８、１１）が導電層（２）および絶縁層（１）の双方に別々の方法ステップで形成され、接点（６）がその後に導電層（２）と接触され、
    絶縁層（１）への電子構成部品（４）の固定の前に、絶縁層（１）での当該部品（４）の位置出しおよび位置合わせのため、少なくとも１つのマーカー（１５）が、レーザーを用いて絶縁層（１）および導電層（２）の双方を貫通する同径の穴または穿孔により形成されることを特徴とする、方法。
  2. 電子構成部品（４）が絶縁層（１）に固定されると、絶縁材料（７、１６、１７、１８）により囲まれるかまたは被覆されることを特徴とする、請求項１に記載の方法。
  3. 電子構成部品（４）の被覆が複数の絶縁層（１６、１７）のプレス加工またはラミネート加工によって実現されることを特徴とする、請求項２に記載の方法。
  4. 電子構成部品（４）の固定の前に、少なくとも１つのキャリアまたは保護層（３、２６）が、導電層（２）上、絶縁層（１）の反対側の表面上に備えられ、絶縁材料による電子構成部品（４）の被覆（７、１８）の後に除去されることを特徴とする、請求項２または３に記載の方法。
  5. キャリアまたは保護層（２６）が金属シートまたはポリマーで形成されることを特徴とする、請求項４に記載の方法。
  6. 電子構成部品（４）が接着剤（５）により絶縁層（１）に固定されることを特徴とする、請求項１から５のいずれか一項に記載の方法。
  7. 絶縁層（１）への電子構成部品（４）の固定に、熱伝達性または熱伝導性の接着材料（５）が使用されることを特徴とする、請求項６に記載の方法。
  8. 導電層（２）の穴または穿孔（８）が穴開け手順またはエッチング手順により形成されることを特徴とする、請求項１から７のいずれか一項に記載の方法。
  9. 導電層（２）の穴または穿孔（８）がＵＶレーザーを用いて形成されることを特徴とする、請求項１から８のいずれか一項に記載の方法。
  10. 絶縁層（１）の穴または穿孔（１１）がＣＯ２レーザー（１２、３２）を用いて形成されることを特徴とする、請求項１から９のいずれか一項に記載の方法。
  11. 寸法または直径が導電層（２）の穴または穿孔（１１）の正味の幅を超過するレーザービーム（１２）が、絶縁層（１）の穴または穿孔（１１）の別々の形成のために使用されることを特徴とする、請求項１０に記載の方法。
  12. 絶縁層（２）に穴または穿孔（１１）を別々に形成するため、０．１から７５Ｗのパワーを有するパルスＣＯ２レーザーが、０．１から２０μｓの期間またはパルス長で使用されることを特徴とする、請求項１０または１１に記載の方法。
  13. 導電層（２）および絶縁層（１）の電子構成部品（４）の接点（６）に対応する穴または穿孔（８）を形成することに加えて、後続のフィードスルー（２３）を形成しおよび／または回路基板素子（３１）の外縁を定めるための追加の穿孔を備えるため、積層板（１０）への電子構成部品（４）の固定化の領域外で、少なくとも１つの追加の穿孔（２０、２１）が形成されることを特徴とする、請求項１から１２のいずれか一項に記載の方法。
  14. 追加の穿孔（２０、２１）が事前に作成されたマーカー（１５）に対して形成されることを特徴とする、請求項１３に記載の方法。
  15. 導電および絶縁層（１、２）に穴または穿孔（８、１１）を形成するのに用いられるレーザービーム（９、１２、３２）が、フィードスルー（２３）の形成および／または外縁の画定用の追加の穿孔（２０、２１）の形成に使用されることを特徴とする、請求項１３または１４に記載の方法。
  16. 電子構成部品（４）に面する絶縁層（１）が、導電層（２）と電子構成部品（４）を取り囲む材料（７、１６、１７、１８）との間の接着性を向上させる層で形成されることを特徴とする、請求項１から１５のいずれか一項に記載の方法。
  17. 導電パターンを形成するための積層板（１０）の電子構成部品（４）および／または導電層（２）の接点（６）を接触させるための導電層（１３、２２）が、セミアディティブ法またはサブトラクティブ法によって付着および／またはパターン化されることを特徴とする、請求項１から１６のいずれか一項に記載の方法。
JP2011533484A 2008-10-30 2009-10-28 電子構成部品をプリント回路基板に組み込むための方法 Active JP5833926B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
AT0061908U AT12316U1 (de) 2008-10-30 2008-10-30 Verfahren zur integration eines elektronischen bauteils in eine leiterplatte
ATGM619/2008 2008-10-30
AT5292009 2009-08-25
ATGM529/2009 2009-08-25
PCT/AT2009/000418 WO2010048653A2 (de) 2008-10-30 2009-10-28 Verfahren zur integration eines elektronischen bauteils in eine leiterplatte

Publications (2)

Publication Number Publication Date
JP2012507154A JP2012507154A (ja) 2012-03-22
JP5833926B2 true JP5833926B2 (ja) 2015-12-16

Family

ID=41572549

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011533484A Active JP5833926B2 (ja) 2008-10-30 2009-10-28 電子構成部品をプリント回路基板に組み込むための方法

Country Status (6)

Country Link
US (1) US8914974B2 (ja)
EP (1) EP2342958B1 (ja)
JP (1) JP5833926B2 (ja)
KR (1) KR20110076979A (ja)
CN (1) CN102204418B (ja)
WO (1) WO2010048653A2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102204418B (zh) * 2008-10-30 2016-05-18 At&S奥地利科技及系统技术股份公司 用于将电子部件集成到印制电路板中的方法
KR101283821B1 (ko) * 2011-05-03 2013-07-08 엘지이노텍 주식회사 인쇄회로기판의 제조 방법
DE102012003603A1 (de) * 2012-02-21 2013-08-22 Giesecke & Devrient Gmbh Elektronisches Modul und portabler Datenträger mit elektronischem Modul
AT513047B1 (de) * 2012-07-02 2014-01-15 Austria Tech & System Tech Verfahren zum Einbetten zumindest eines Bauteils in eine Leiterplatte
EP2897447A4 (en) * 2012-09-11 2016-05-25 Meiko Electronics Co Ltd METHOD FOR PRODUCING A SUBSTRATE WITH AN EMBEDDED COMPONENT AND SUBSTRATE PRODUCED IN THIS METHOD WITH AN EMBEDDED COMPONENT
JP6033878B2 (ja) * 2012-09-26 2016-11-30 株式会社メイコー 部品内蔵基板の製造方法
AT514564B1 (de) 2013-07-04 2015-02-15 Austria Tech & System Tech Verfahren zum Ankontaktieren und Umverdrahten
CN104617033B (zh) * 2013-11-05 2018-09-14 中芯国际集成电路制造(上海)有限公司 晶圆级封装方法
US10219384B2 (en) 2013-11-27 2019-02-26 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit board structure
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
JP2015130443A (ja) * 2014-01-08 2015-07-16 富士通株式会社 部品内蔵基板の製造方法
DE102014101366B3 (de) 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
JP2018511926A (ja) * 2015-01-23 2018-04-26 フィリップス ライティング ホールディング ビー ヴィ 熱応答性の黒体軌跡調光機能を備えるｌｅｄ
EP3091822A1 (en) * 2015-05-08 2016-11-09 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Method for the production of an electronic module as well as corresponding electronic module
EP3148300B1 (en) * 2015-09-24 2023-07-26 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Connection system for electronic components
US10153021B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc. Time-based access of a memory cell
US10153022B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc Time-based access of a memory cell
TWI733056B (zh) * 2018-09-19 2021-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
WO2021146894A1 (zh) * 2020-01-21 2021-07-29 鹏鼎控股(深圳)股份有限公司 内埋电子元件的电路板及制作方法
CN113207244A (zh) * 2020-02-03 2021-08-03 奥特斯奥地利科技与系统技术有限公司 制造部件承载件的方法及部件承载件

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830014A (en) * 1983-05-11 1989-05-16 Nellcor Incorporated Sensor having cutaneous conformance
JPH0227831B2 (ja) 1984-04-28 1990-06-20 Nippon Denki Hoomu Erekutoronikusu Kk Purintohaisenban
US5224478A (en) * 1989-11-25 1993-07-06 Colin Electronics Co., Ltd. Reflecting-type oxymeter probe
US5490523A (en) * 1994-06-29 1996-02-13 Nonin Medical Inc. Finger clip pulse oximeter
DE19541605C2 (de) * 1995-11-08 1999-06-24 Hewlett Packard Co Sensor und Verfahren für die Durchführung medizinischer Messungen, insbesondere pulsoximetrischer Messungen, am menschlichen Finger
JPH10190234A (ja) 1996-12-26 1998-07-21 Nippon Carbide Ind Co Inc 多層配線板の製造方法
FI982568A (fi) * 1997-12-02 1999-06-03 Samsung Electro Mech Menetelmä monikerroksisen painetun piirilevyn valmistamiseksi
US6236037B1 (en) * 1998-02-20 2001-05-22 Massachusetts Institute Of Technology Finger touch sensors and virtual switch panels
US6388247B2 (en) * 1998-02-20 2002-05-14 Massachusetts Institute Of Technology Fingernail sensors for measuring finger forces and finger posture
EA003263B1 (ru) 1999-03-23 2003-02-27 Сэркит Фойл Люксембург Трейдинг С.А. Р.Л. Способ изготовления многослойной печатной платы и предназначенная для этого композиционная фольга
TW429735B (en) * 1999-05-07 2001-04-11 Unitech Printed Circuit Board Method of making multi-layered circuit board
US6803528B1 (en) * 1999-11-05 2004-10-12 3M Innovative Properties Company Multi-layer double-sided wiring board and method of fabricating the same
DE19954941C2 (de) 1999-11-16 2003-11-06 Fraunhofer Ges Forschung Verfahren zum Integrieren eines Chips innerhalb einer Leiterplatte
US6475877B1 (en) 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP3716178B2 (ja) * 2000-12-13 2005-11-16 埼玉日本電気株式会社 フレキシブルプリント配線板の製法
FR2822338B1 (fr) 2001-03-14 2003-06-27 Sagem Procede pour connecter electriquement des plots de contact d'un composant microelectronique directement a des pistes de circuits imprimes, et plaque a circuits imprimes ainsi constituee
JP2003007922A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
JP2003168860A (ja) 2001-11-30 2003-06-13 Cmk Corp プリント配線板及びその製造方法
JP2003204137A (ja) 2002-01-09 2003-07-18 Hitachi Via Mechanics Ltd レーザー穴あけ加工方法
FI115285B (fi) 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
FI119583B (fi) 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2004296562A (ja) * 2003-03-26 2004-10-21 Sharp Corp 電子部品内蔵基板及びその製造方法
FI115601B (fi) 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI20041680A (fi) 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
US7410307B2 (en) * 2004-06-04 2008-08-12 Finisar Corporation Modular optical device package compatible with multiple fiber connectors
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
JP2007019268A (ja) 2005-07-07 2007-01-25 Toshiba Corp 配線基板、この配線基板を内蔵した電子機器、およびこの配線基板の製造方法
WO2007117889A2 (en) * 2006-03-31 2007-10-18 University Of Utah Research Foundation System, method and apparatus for detecting a force applied to a finger
KR100730782B1 (ko) 2006-04-13 2007-06-20 (주)인터플렉스 Ｕｖ-ｃｏ２레이저를 이용한 연성회로기판 제조방법
TWI318792B (en) * 2006-09-19 2009-12-21 Phoenix Prec Technology Corp Circuit board structure having embedded semiconductor chip and fabrication method thereof
US8195264B2 (en) * 2006-09-22 2012-06-05 Nellcor Puritan Bennett Llc Medical sensor for reducing signal artifacts and technique for using the same
US20090166065A1 (en) * 2008-01-02 2009-07-02 Clayton James E Thin multi-chip flex module
CN102204418B (zh) * 2008-10-30 2016-05-18 At&S奥地利科技及系统技术股份公司 用于将电子部件集成到印制电路板中的方法
US8329493B2 (en) * 2009-03-20 2012-12-11 University Of Utah Research Foundation Stretchable circuit configuration
US8984747B2 (en) * 2011-04-05 2015-03-24 Electronics And Telecommunications Research Institute Method for manufacturing fabric type circuit board
US9018532B2 (en) * 2011-06-09 2015-04-28 Multi-Fineline Electronix, Inc. Stretchable circuit assemblies
KR101555211B1 (ko) * 2011-10-05 2015-09-25 한국전자통신연구원 직물 회로 기판 및 이의 제조 방법

Also Published As

Publication number Publication date
CN102204418A (zh) 2011-09-28
US8914974B2 (en) 2014-12-23
CN102204418B (zh) 2016-05-18
US20110203107A1 (en) 2011-08-25
EP2342958A2 (de) 2011-07-13
KR20110076979A (ko) 2011-07-06
EP2342958B1 (de) 2020-06-17
WO2010048653A3 (de) 2011-03-03
JP2012507154A (ja) 2012-03-22
WO2010048653A2 (de) 2010-05-06

Similar Documents

Publication Publication Date Title
JP5833926B2 (ja) 電子構成部品をプリント回路基板に組み込むための方法
JP3993211B2 (ja) 多層プリント配線板およびその製造方法
KR20080046275A (ko) 다층 프린트 배선판 및 그 제조 방법
JP2011515862A (ja) 電子構成群を製造する方法
TWI593064B (zh) Method of manufacturing substrate with built-in element and substrate with built-in element manufactured by the method
TWI481329B (zh) 貫通孔形成方法及配線電路基板的製造方法
TW201340818A (zh) 內藏有元件之基板的製造方法以及使用該方法製出之內藏有元件之基板
US9596765B2 (en) Manufacturing method for component incorporated substrate and component incorporated substrate manufactured using the method
TW200917924A (en) Method for manufacturing multilayer printed-wiring board
US20150382478A1 (en) Device embedded substrate and manufacturing method of device embedded substrate
JP2010206124A (ja) 多層回路基板の製造方法及び多層回路基板
KR20170044219A (ko) 캐비티 회로기판 제조방법
KR20020087643A (ko) 인쇄회로기판의 제조방법
JP2007250608A (ja) 中空部を有する回路基板、その製造方法およびそれを用いた回路装置の製造方法
JP5293239B2 (ja) プリント基板およびその製造方法
KR101077377B1 (ko) 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
JP2008166741A (ja) 積層基板及びその製造方法
CN111629513B (zh) 同时具有贯孔及盲孔的多层电路板结构及其制法
KR20120045639A (ko) 인쇄회로기판 및 그의 제조 방법
KR20110060623A (ko) 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
JP5235107B2 (ja) プリント配線板とその製造方法
JP5377792B1 (ja) 回路基板の製造方法
JP2005228946A (ja) 多層配線板およびその製造方法
JP2022175734A (ja) 配線基板、部品内蔵配線基板、及び部品内蔵配線基板の製造方法
JPH03222391A (ja) 回路基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130430

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130729

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140318

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140613

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140918

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150706

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151030

R150 Certificate of patent or registration of utility model

Ref document number: 5833926

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250