KR100301107B1 - 멀티칩모듈기판및그제조방법 - Google Patents

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Abstract

본 발명은 베이스 기판 상에 그라운드층, 전원층, 제 1 신호층, 제 2 신호층 및 패드층이 순차적으로 적층되고, 신호층의 임의의 부분에 저항이 형성된 저항 내장형 멀티 칩 모듈(MCM) 기판 및 그 제조 방법에 관하여 기재된다. 본 발명에서, 베이스 기판은 실리콘 웨이퍼를 사용하고, 각 층의 금속선은 타이타늄과 구리가 적층된 씨드 메탈층(seed metal layer)위에 메인 메탈층(main metal layer)으로 구리를 도금하여 형성되며, 저항은 낮은 온도의 서멀 에버퍼레이터(thermal evaporator) 방식에 의해 니켈크롬(NiCr)을 증착 하여 형성된다. 또한, 본 발명에서는 각 층 사이마다 절연막이 형성되는데, 이 절연막으로 유전율이 낮은 감광성 벤조싸이클로부텐(photosensitive BCB)을 사용한다. 이와 같이, 본 발명은 수동 소자인 저항을 멀티 칩 모듈 기판에 내장시키므로써, 멀티 칩 모듈 기판의 배선 밀도(interconnect density)를 높일 수 있어 멀티 칩 모듈 기판의 크기를 축소시킬 수 있을 뿐만 아니라 멀티 칩 모듈의 신호 속도를 빠르게 할 수 있다. 또한, 본 발명은 베이스 기판, 각 층들 및 절연막이 변형되지 않는 온도에서 증착 가능한 니켈크롬으로 저항을 형성하므로써, 공정 안정성이 보장되어 멀티 칩 모듈 기판에 저항을 용이하게 내장시킬 수 있다.

Description

멀티 칩 모듈 기판 및 그 제조 방법{Multichip module substrate and method of manufacturing the same}
본 발명은 멀티 칩 모듈(multichip module; MCM) 기판 및 그 제조 방법에 관한 것으로, 특히 신호층의 임의의 부분에 수동 소자인 저항을 형성함에 의해 멀티 칩 모듈 기판의 크기를 축소시킬 수 있을 뿐만 아니라, 멀티 칩 모듈 기판에 저항을 내장시킴에 따른 멀티 칩 모듈 기판 제조 공정의 안정성을 확보할 수 있는 저항 내장형 멀티 칩 모듈 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 멀티 칩 모듈(MCM)은 사용하는 베이스 기판의 종류에 따라 MCM-L, MCM-C 및 MCM-D로 구분된다. MCM-L은 일반 인쇄회로기판(PCB)의 재료인 FR4를 베이스 기판 재료로 사용하는데, 고속을 필요로 하지 않고 가격이 비싸지 않으며 열 방출이 크지 않는 100MHz 이하의 시스템에 활용된다. MCM-D는 베이스 기판으로 실리콘이나 세라믹을 사용하는데, 반도체 공정을 적용하므로 배선 밀도가 높으며, 고속, 고열 및 고성능을 필요로 하는 전자 장비에 활용된다. MCM-C는 배선 밀도가 MCM-L 수준이나 세라믹을 베이스 기판으로 사용하므로 방열 특성이 좋다.
이러한 멀티 칩 모듈은 여러 개의 반도체 베어 칩(bare chip)과 수동 소자(저항, 커패시터, 인덕터)를 실장 시켜 패키지 및 인쇄회로기판(PCB)에서 발생하는 지연 시간을 감소시키기 위한 패키지 기술로, 개별 반도체 소자 및 수동 소자를 사용하는 기존의 패키지 기술에 비하여 보드의 소형화, 고속화 및 고신뢰성의 장점을 갖고 있어 중대형 컴퓨터, 위크스테이션, 통신 시스템, 휴대용 단말기, 자동차, 군수 장비 등의 전자 장비에 널리 활용되고 있는 패키지 기술이다.
최근, 모든 전자 장비는 소형화되고 있는 추세이며, 이에 따라 멀티 칩 모듈의 소형화 역시 요구되고 실정이다. 멀티 칩 모듈을 소형화하기 위해서는 멀티 칩 모듈 기판의 크기를 줄이는 것이 선행되어야 한다. 그러나, 멀티 칩 모듈 기판에는 여러 개의 베어 칩이 실장될 면적과, 베어 칩 주변에 다수의 수동 소자가 실장될 면적이 확보되어야 하기 때문에 기판 크기를 줄이는데 한계가 있다. 특히 혼성 신호의 경우 기존의 디지털 신호에 비하여 베어 칩 주변에 많은 수동 소자가 실장 되므로 인하여 이들 베어 칩 및 수동 소자를 수용하는 멀티 칩 모듈 기판의 면적은 더 커지게 될 수밖에 없다. 이와 같이 멀티 칩 모듈 기판의 크기를 줄이는데 한계가 있기 때문에 멀티 칩 모듈을 소형화하기 어려운 문제가 있다.
또한, 멀티 칩 모듈 기판에는 수동 소자인 저항, 커패시터 및 인덕터가 칩 형태로 실장 되는데, 고속 혼성 신호에서는 이들 칩 형태의 수동 소자 자체가 신호의 저항 성분으로 작용하기 때문에 멀티 칩 모듈의 속도를 떨어뜨리는 요인으로 작용하고 있어 멀티 칩 모듈의 성능 및 신뢰성을 저하시키는 문제가 있다.
한편, 멀티 칩 모듈에 관련된 선행 자료로서, 미국특허번호 제 5,544,017 호(발명인; Beilin, Solomon I, 국명; USA, 발명의 명칭; multichip module substrate, 등록일; 1994. 7. 19)에는 일반적인 단면 구조의 칩을 장착한 기판들을 지지 판(support base)위에 놓고 이들을 z축 방향의 콘넥터(connector)에 연결하므로 3차원 구조의 멀티 칩 모듈을 구현하여 고기능의 모듈을 제작하는 것이 기재되어 있으며, 미국특허번호 제 5,633,530 호 (발명인; Hsu, Chen-Chung, 국명; Taiwan, 발명의 명칭; multichip module having a multi-level configuration, 등록일; 1995. 10. 24)에는 모듈 템플레이트(module template)라는 틀을 사용하여 반도체 칩을 다층으로 패키징하므로써, 한 개의 모듈에 여러 개의 반도체 칩을 실장 시킬 수 있는 다기능의 모듈을 제작하는 것이 기재되어 있다.
따라서, 본 발명은 신호층의 임의의 부분에 수동 소자인 저항을 형성함에 의해 멀티 칩 모듈 기판의 크기를 축소시킬 수 있어 멀티 칩 모듈의 소형화를 실현할 수 있을 뿐만 아니라, 멀티 칩 모듈 기판에 저항을 내장시킴에 따른 멀티 칩 모듈 기판 제조 공정의 안정성을 확보할 수 있는 저항 내장형 멀티 칩 모듈 기판 및 그 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 멀티 칩 모듈 기판은 베이스 기판 상에 산화막, 그라운드층, 제 1 절연막, 전원층, 제 2 절연막, 제 1 신호층, 제 3 절연막, 제 2 신호층, 제 4 절연막 및 패드층이 순차적으로 적층되되, 상기 각 층들은 상기 패드층에 비아 콘택을 통해 전기적으로 연결되며, 상기 제 1 및 제 2 신호층중 어느 하나의 신호층에 저항이 형성되어 구성된 것을 특징으로 한다.
또한, 본 발명의 목적을 달성하기 위한 멀티 칩 모듈 기판 제조 방법은 베이스 기판 상에 산화막을 형성한 후 상기 산화막 상에 제 1 씨드 메탈층 및 제 1 메인 메탈층이 순차적으로 적층된 그라운드층을 형성하는 단계; 상기 그라운드층 상에 제 1 절연막을 형성한 후 상기 제 1 메인 메탈층이 노출되도록 제 1 절연막의 선택된 부분에 제 1 비아 홀을 형성하는 단계; 상기 제 1 비아 홀을 포함하는 제 1 절연막 전체 상부면에 제 2 씨드 메탈층 및 제 2 메인 메탈층이 순차적으로 적층된 전원층을 형성하는 단계; 상기 전원층상에 제 2 절연막을 형성한 후 상기 제 2 절연막 일부분에 제 2 비아홀을 형성하는 단계; 감광막을 이용한 식각공정으로 상기 제 2 절연막상의 선택된 부분에 저항을 형성하는 단계; 상기 저항 및 제 2 비아홀을 포함하는 제 2 절연막 전체 상부면에 제 3 씨드메탈층 및 제 1 감광막을 순차적으로 형성한 후 상기 저항의 양단부와 겹치는 위치의 상기 제 1 감광막 일부를 제거하여 상기 제 3 씨드 메탈층이 노출되도록 개방부를 형성하는 단계; 상기 개방부에 제 3 메인 메탈층을 매립한 후 상기 제 1 감광막을 제거하는 단계; 상기 제 3 메인 메탈층을 식각마스크로 이용하여 제 3 씨드 메탈층 일부를 제거하여 상기 제 3 씨드 메탈층 및 제 3 메인 메탈층이 적층된 제 1 신호층을 형성하는 단계; 상기 제 2 신호층을 포함하는 전체 상부면에 제 3 절연막을 형성한 후 상기 제 3 절연막 일부를 제거하여 제 3 비아 홀을 형성하는 단계; 전체 상부면에 제 4 씨드 메탈층 및 제 2 감광막을 순차적으로 형성한 후 상기 제 2 감광막 일부를 제거하여 사이 제 4 씨드 메탈층이 노출되도록 개방부를 형성하는 단계; 상기 개방부에 제 4 메인메탈층을 매립한 후 상기 제 2 감광막을 제거하는 단계; 상기 제 4 메인 메탈층을 식각마스크로 이용하여 제 4 씨드 메탈층 일부를 제거하여 상기 제 4 씨드 메탈층 및 제 4 메인 메탈층이 적층된 제 2 신호층을 형성하는 단계; 상기 제 2 신호층을 포함하는 전체 상부면에 제 4 절연막을 형성한 후 상기 제 4 절연막 일부를 제거하여 제 4 비아 홀을 형성하는 단계; 전체 상부면에 제 5 씨드 메탈층 및 제 3 감광막을 순처적으로 형성한 후 상기 제 3 감광막 일부를 제거하여 상기 제 5 씨드 메탈층이 노출되도록 개방부를 형성하는 단계; 상기 개방부에 제 5 메인 메탈층을 매립한 후 상기 제 3 감광막을 제거하는 단계; 및 상기 제 5 메인 메탈층을 식각마스크로 이용하여 제 5 씨드 메탈층 일부를 제거하여 상기 제 5 씨드 메탈층 및 제 5 메인 메탈층이 적층된 패드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 내지 도 1(g)는 본 발명의 제 1 실시예에 따른 멀티 칩 모듈 기판의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 멀티 칩 모듈 기판의 단면도.
도 3은 본 발명의 제 3 실시예에 따른 멀티 칩 모듈 기판의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 베이스 기판 12: 산화막
20: 그라운드층 22: 제 1 씨드 메탈층
24: 제 1 메인 메탈층 30: 전원층
32: 제 2 씨드 메탈층 34: 제 2 메인 메탈층
40: 제 1 신호층 42: 제 3 씨드 메탈층
44: 제 3 메인 메탈층 50: 제 2 신호층
52: 제 4 씨드 메탈층 54: 제 4 메인 메탈층
60: 패드층 62: 제 5 씨드 메탈층
64: 제 5 메인 메탈층
72, 74, 76, 78: 제 1, 제 2, 제 3, 제 4 절연막
82, 84: 제 1, 제 2 감광막 92, 94: 제 1, 제 2 개방부
100a: 저항 물질층 100, 200: 저항
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1(a) 내지 도 1(g)는 본 발명의 제 1 실시예에 따른 멀티 칩 모듈 기판의 제조 방법을 설명하기 위한 단면도이다.
도 1(a)를 참조하면, 베이스 기판(10)상에 산화막(12)을 형성한다. 산화막(12)상에 제 1 씨드 메탈층(seed metal layer; 22) 및 제 1 메인 메탈층(main metal layer; 24)을 순차적으로 적층하여 그라운드층(20)을 형성한다. 그라운드층(20)상에 제 1 절연막(72)을 형성한 후, 제 1 절연막(72)의 일부분에 제1 비아 홀(도시 안됨)을 형성하고, 제 1 비아 홀을 포함한 제 1 절연막(72)상에 제 2 씨드 메탈층(32) 및 제 2 메탈층(34)을 순차적으로 적층하여 제 1 비아 콘택(via contact; 도시 안됨)과 전원층(30)을 형성한다.
상기에서, 베이스 기판(10)은 실리콘 웨이퍼를 사용한다. 제 1 및 제 2 씨드 메탈층(22 및 32) 각각은 전자 빔 에버퍼레이터(E-beam evaporator) 방식으로 타이타늄(Ti)을 증착한 후, 증착된 타이타늄 상에 유기금속 화학적 기상 증착(MOCVD) 방식으로 구리(Cu)를 증착 하여 형성되거나, 스퍼터(sputter) 방식으로 타이타늄과 구리를 순차적으로 증착 하여 형성된다. 제 1 및 제 2 메인 메탈층(24 및 34) 각각은 전기 도금 방식으로 구리(Cu)를 도금하여 형성된다. 제 1 절연막(72)은 유전율이 낮은 폴리이미드인 감광성 벤조싸이클로부텐(photosensitive benzocyclobutene; BCB)을 7 내지 10㎛ 두께로 코팅(coating)하고 경화시켜 형성된다. 제 1 절연막(72)이 감광성 물질일 경우, 제 1 비아 홀은 별도의 감광막을 이용하지 않고 제 1 절연막(72)의 선택된 부분을 노광(exposure) 및 현상(develop) 공정을 통하여 용이하게 형성할 수 있다.
도 1(b)를 참조하면, 전원층(30)상에 제 2 절연막(74)을 형성한 후, 제 2 절연막(74)의 일부분에 제 2 비아 홀(도시 안됨)을 형성하고, 제 2 비아 홀을 포함한 제 2 절연막(74)상에 리소그라피(lithography) 공정을 통해 저항이 형성될 부분이 개방된 제 1 개방부(first opening part; 92)를 갖는 제 1 감광막(82)을 형성한 후, 전체 구조상에 저항 물질층(100a)을 형성한다.
상기에서, 제 2 절연막(74)은 제 1 절연막(72)과 마찬가지로 감광성 벤조싸이클로부텐을 7 내지 10㎛ 두께로 코팅하고 경화시켜 형성되며, 제 2 비아 홀은 노광 및 현상 공정을 통하여 형성된다. 저항 물질층(100a)은 서멀 에버퍼레이터(thermal evaporator) 방식에 의해 니켈크롬(NiCr)을 증착하여 형성된다. 리프트-오프(lift-off) 공정을 고려하여, 제 1 감광막(82)의 코팅 두께는 저항 물질층(100a)의 증착 두께의 2 내지 3 배정도 두껍게 형성한다.
도 1(c)를 참조하면, 리프트-오프 공정을 통해 제 1 감광막(82)과 그 위에 형성된 저항 물질층(100a)을 동시에 제거하고, 이로 인하여 제 1 개방부(92)를 통해 제 2 절연막(74)상에 형성된 저항 물질층(100a)이 남게되며, 이 남아있는 저항 물질층(100a)이 수동 소자의 저항(100)이 된다.
상기에서, 수동 소자인 저항(100)은 설계 룰(design rule)에 따라 하나 혹은 그 이상으로 형성시킬 수 있다.
도 1(d)를 참조하면, 저항(100) 및 제 2 비아 홀이 형성된 제 2 절연막(74)상에 제 3 씨드 메탈층(42)을 형성한 후, 제 2 비아 홀과 저항(100)의 양단부와 제 1 신호층이 형성될 부분이 개방된 제 2 개방부(94)를 갖는 제 2 감광막(84)을 제 3 씨드 메탈층(42)상에 형성한다. 제 2 감광막(84)의 제 2 개방부(94)를 통해 노출된 부분의 제 3 씨드 메탈층(42)상에 제 3 메인 메탈층(44)을 형성한다.
상기에서, 제 3 씨드 메탈층(42)은 제 1 및 제 2 씨드 메탈층(22 및 32)과 마찬가지의 방식으로 타이타늄(Ti)과 구리(Cu)를 적층하여 형성된다. 제 3 메인 메탈층(44)은 전기 도금 방식으로 구리(Cu)를 도금하여 형성된다.
도 1(e)를 참조하면, 제 2 감광막(84)을 제거한 후, 부분적으로 도금된 제 3메인 메탈층(44)을 식각 마스크층으로 이용하여 제 2 감광막(84)의 제거로 인해 노출된 제 3 씨드 메탈층(42) 부분을 제거하고, 이로 인하여, 제 2 개방부(94)의 위치에 제 3 씨드 메탈층(42)과 제 3 메인 메탈층(44)이 적층된 제 1 신호층(40)과 제 2 비아 콘택(도시 안됨)이 형성되며, 제 1 신호층(40)은 선택된 위치(설계 룰에 따라 정해진 위치)에서 저항(100)으로 연결된다.
도 1(f)를 참조하면, 저항(100)을 갖는 제 1 신호층(40)을 포함한 전체 구조상에 제 3 절연막(76)을 형성한 후, 제 3 절연막(76)의 일부분에 제 3 비아 홀(도시 안됨)을 형성한다. 제 3 절연막(76)상에 제 2 신호층(50)을 형성하는데, 제 2 신호층(50)은 도 1(d) 및 도 1(e)를 참조하여 설명한 제 1 신호층(40) 형성 공정과 마찬가지의 원리에 의해 제 4 씨드 메탈층(52)과 제 4 메인 메탈층(54)이 적층되어 형성되며, 이때 제 3 비아 홀에 제 3 비아 콘택(도시 안됨)이 형성된다.
상기에서, 제 3 절연막(76)은 제 1 및 제 2 절연막(72 및 74)과 마찬가지로 감광성 벤조싸이클로부텐을 7 내지 10㎛ 두께로 코팅하고 경화시켜 형성되며, 제 3 비아 홀은 노광 및 현상 공정을 통해 형성된다. 제 4 씨드 메탈층(52)은 제 1, 제 2 및 제 3 씨드 메탈층(22, 32 및 42)과 마찬가지의 방식으로 타이타늄(Ti)과 구리(Cu)를 적층하여 형성된다. 제 4 메인 메탈층(54)은 전기 도금 방식으로 구리(Cu)를 도금하여 형성된다.
도 1(g)를 참조하면, 제 2 신호층(50)을 포함한 전체 구조상에 제 4 절연막(78)을 형성한 후, 제 4 절연막(78)의 일부분에 제 4 비아 홀(도시 안됨)을 형성한다. 제 4 절연막(78)상에 패드층(60)을 형성하는데, 패드층(60) 역시 제 1신호층(40) 형성 공정과 마찬가지의 원리에 의해 제 5 씨드 메탈층(62)과 제 5 메인 메탈층(64)이 적층되어 형성되며, 이때 제 4 비아 홀에 제 4 비아 콘택(도시 안됨)이 형성된다.
상기에서, 제 4 절연막(78)은 제 1, 제 2 및 제 3 절연막(72, 74 및 76)과 마찬가지로 감광성 벤조싸이클로부텐을 7 내지 10㎛ 두께로 코팅하고 경화시켜 형성되며, 제 4 비아 홀은 노광 및 현상 공정을 통해 형성된다. 제 5 씨드 메탈층(62)은 제 1, 제 2, 제 3 및 제 4 씨드 메탈(22, 32, 42 및 52)과 마찬가지의 방식으로 타이타늄(Ti)과 구리(Cu)를 적층하여 형성된다. 제 5 메인 메탈층(64)은 전기 도금 방식으로 구리(Cu)를 도금하여 형성된다.
패드층(60)은 여러 개의 반도체 베어 칩과 수동 소자를 와이어 본딩할 부분으로써 설계 룰에 따라 다수 개로 형성된다. 이들 패드층(60)은 그라운드층(20), 전원층(30), 제 1 신호층(40) 및 제 2 신호층(50) 각각과 전기적으로 연결되어 있다. 패드층(60)과 각 층(20, 30, 40 및 50)의 전기적 연결은, 도면에 도시하지 않았지만, 각 층(20, 30, 40 및 50) 사이의 각 절연막(72, 74, 76 및 78)에 형성된 비아 콘택을 통해 이루어진다.
상기한 공정으로 본 발명의 저항 내장형 멀티 칩 모듈 기판의 제조가 완료되는데, 멀티 칩 모듈 기판에 저항(100)을 내장시키기 위해서는 멀티 칩 모듈 기판의 기본 구성 요소인 베이스 기판(10), 그라운드층(20), 전원층(30), 신호층(40 및 50), 패드층(60) 및 절연막(72, 74, 76 및 78)의 제조 공정과의 상호 공정 안정성이 보장되어야 한다. 즉, 저항(100) 형성 공정의 온도가 저항(100) 형성 전에 이미존재하는 베이스 기판(10), 그라운드층(20), 전원층(30), 제 1 절연막(72) 및 제 2 절연막(74)이 변형되지 않는 온도이어야 하고, 또한 저항(100) 형성 후에 진행되는 제 1 신호층(40), 제 3 절연막(76), 제 2 신호층(50), 제 4 절연막(78) 및 패드층(60)의 형성 공정시 저항(100)의 고유 특성이 변화되지 않아야 한다. 본 발명은 이러한 공정 안정성을 확보하기 위해 각 층(20, 30, 40, 50 및 60)을 타이타늄과 구리를 사용하여 형성하고, 각 절연막(72, 74, 76 및 78)을 벤조사이클로부텐을 사용하여 형성하며, 저항(100)을 니켈크롬을 사용하여 형성한다. 씨드 메탈층인 타이타늄과 구리는 상온에서 증착이 이루어지고, 메인 메탈층인 구리 역시 상온에서 도금되며, 절연막인 벤조사이클로부텐도 상온에서 코팅되며, 250℃에서 경화된다. 그리고, 타이타늄의 용융점은 1600℃온도 이상이고, 구리의 용융점은 1000℃온도 이상으로 매우 높으며, 벤조사이클로부텐은 350℃이상에서 변형이 된다. 반면, 저항인 니켈크롬은 상온에서 증착이 이루어지므로, 니켈크롬 증착시 하층의 절연막이나 그라운드층 및 전원층의 금속선은 손상을 받지 않으며, 1300℃이상에서 용해되므로 상층의 절연막 경화 온도인 250℃ 에서는 손상을 받지 않기 때문에 본 발명의 저항 내장형 멀티 칩 모듈 기판을 제조함에 있어 공정 안정성이 충분히 보장된다.
도 2는 본 발명의 제 2 실시예에 따른 멀티 칩 모듈 기판의 단면도이다. 제 2 실시예의 멀티 칩 모듈 기판은 제 1 실시예와 달리 제 1 신호층(40)에 저항(100)을 형성하지 않고, 제 2 신호층(50)의 선택된 위치에 저항(200)을 형성한 구조이다.
도 3은 본 발명의 제 3 실시예에 따른 멀티 칩 모듈 기판의 단면도이다. 제 3 실시예의 멀티 칩 모듈 기판은 제 1 실시예와 달리 제 1 신호층(40)의 선택된 위치에 저항(100)을 형성하면서, 제 2 신호층(50)의 선택된 위치에도 저항(200)을 형성한 구조이다.
본 발명의 제 2 및 제 3 실시예는 제 1 실시예에서 설명한 제조 방법의 원리를 적용하여 실현된다.
상술한 바와 같이, 본 발명은 수동 소자인 저항을 멀티 칩 모듈 기판에 내장시키므로써, 멀티 칩 모듈 기판의 배선 밀도(interconnect density)를 높일 수 있어 멀티 칩 모듈 기판의 크기를 축소시킬 수 있을 뿐만 아니라 멀티 칩 모듈의 신호 속도를 빠르게 할 수 있다. 또한, 본 발명은 베이스 기판, 각 층들 및 절연막이 변형되지 않는 온도에서 증착 가능한 니켈크롬으로 저항을 형성하므로써, 공정 안정성이 보장되어 멀티 칩 모듈 기판에 저항을 용이하게 내장시킬 수 있다.

Claims (11)

  1. 베이스 기판 상에 산화막, 그라운드층, 제 1 절연막, 전원층, 제 2 절연막, 제 1 신호층, 제 3 절연막, 제 2 신호층, 제 4 절연막 및 패드층이 순차적으로 적층되되, 상기 각 층들은 상기 패드층에 비아 콘택을 통해 전기적으로 연결되며, 상기 제 1 및 제 2 신호층중 어느 하나의 신호층에 저항이 형성되어 구성된 것을 특징으로 하는 멀티 칩 모듈 기판.
  2. 제 1 항에 있어서,
    상기 베이스 기판은 실리콘 웨이퍼이고, 상기 제 1, 제 2, 제 3 및 제 4 절연막 각각은 벤조싸이클로부텐으로 형성되며, 상기 저항은 니켈크롬으로 형성된 것을 특징으로 하는 멀티 칩 모듈 기판.
  3. 제 1 항에 있어서,
    상기 그라운드층, 전원층, 제 1 신호층, 제 2 신호층 및 패드층 각각은 씨드 메탈층과 메인 메탈층의 적층 구조인 것을 특징으로 하는 멀티 칩 모듈 기판.
  4. 제 3 항에 있어서,
    상기 씨드 메탈층은 타이타늄과 구리를 적층하여 형성되고, 상기 메인 메탈층은 구리로 형성된 것을 특징으로 하는 멀티 칩 모듈 기판.
  5. 베이스 기판 상에 산화막을 형성한 후 상기 산화막 상에 제 1 씨드 메탈층 및 제 1 메인 메탈층이 순차적으로 적층된 그라운드층을 형성하는 단계;
    상기 그라운드층 상에 제 1 절연막을 형성한 후 상기 제 1 메인 메탈층이 노출되도록 제 1 절연막의 선택된 부분에 제 1 비아 홀을 형성하는 단계;
    상기 제 1 비아 홀을 포함하는 제 1 절연막 전체 상부면에 제 2 씨드 메탈층 및 제 2 메인 메탈층이 순차적으로 적층된 전원층을 형성하는 단계;
    상기 전원층상에 제 2 절연막을 형성한 후 상기 제 2 절연막 일부분에 제 2 비아홀을 형성하는 단계;
    감광막을 이용한 식각공정으로 상기 제 2 절연막상의 선택된 부분에 저항을 형성하는 단계;
    상기 저항 및 제 2 비아홀을 포함하는 제 2 절연막 전체 상부면에 제 3 씨드 메탈층 및 제 1 감광막을 순차적으로 형성한 후 상기 저항의 양단부와 겹치는 위치의 상기 제 1 감광막 일부를 제거하여 상기 제 3 씨드 메탈층이 노출되도록 개방부를 형성하는 단계;
    상기 개방부에 제 3 메인 메탈층을 매립한 후 상기 제 1 감광막을 제거하는단계;
    상기 제 3 메인 메탈층을 시각마스크로 이용하여 제 3 씨드 메탈층 일부를 제거하여 상기 제 3 씨드 메탈층 및 제 3 메인 메탈층이 적층된 제 1 신호층을 형성하는 단계
    상기 제 2 신호층을 포함하는 전체 상부면에 제 3 절연막을 형성한 후 상기 제 3 절연막 일부를 제거하여 제 3 비아 홀을 형성하는 단계;
    전체 상부면에 제 4 씨드 메탈층 및 제 2 감광막을 순차적으로 형성한 후 상기 제 2 감광막 일부를 제거하여 상기 제 4 씨드 메탈층이 노출되도록 개방부를 형성하는 단계;
    상기 개방부에 제 4 메인 메탈층을 매립한 후 상기 제 2 감광막을 제거하는 단계;
    상기 제 4 메인 메탈층을 식각마스크로 이용하여 제 4 씨드 메탈층 일부를 제거하여 상기 제 4 씨드 메탈층 및 제 4 메인 메탈층이 적층된 제 2 신호층을 형성하는 단계;
    상기 제 2 신호층을 포함하는 전체 상부면에 제 4 절연막을 형성한 후 상기 제 4 절연막 일부를 제거하여 제 4 비아 홀을 형성하는 단계;
    전체 상부면에 제 5 씨드 메탈층 및 제 3 감광막을 순차적으로 형성한 후 상기 제 3 감광막 일부를 제거하여 상기 제 5 씨드 메탈층이 노출되도록 개방부를 형성하는 단계;
    상기 개방부에 제 5 메인 메탈층을 매립한 후 상기 제 3 감광막을 제거하는단계; 및
    상기 제 5 메인 메탈층을 식각마스크로 이용하여 제 5 씨드 메탈층 일부를 제거하여 상기 제 5 씨드 메탈층 및 제 5 메인 메탈층이 적층된 패드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 멀티 칩 모듈 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 베이스 기판은 실리콘 웨이퍼인 것을 특징으로 하는 멀티 칩 모듈 기판 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 1, 제 2, 제 3, 제 4 및 제 5 씨드 메탈층 각각은 전자 빔 에버퍼레이터 방식으로 상온에서 타이타늄을 증착하고, 증착된 타이타늄 상에 유기금속 화학적 기상 증착 방식으로 상온에서 구리를 증착하여 형성되는 것을 특징으로 하는 멀티 칩 모듈 기판 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 1, 제 2, 제 3, 제 4 및 제 5 씨드 메탈층 각각은 스퍼터 방식으로상온에서 타이타늄과 구리를 순차적으로 증착하여 형성되는 것을 특징으로 하는 멀티 칩 모듈 기판 제조 방법.
  9. 제 5 항에 있어서,
    상기 제 1, 제 2, 제 3, 제 4 및 제 5 메인 메탈층 각각은 전기 도금 방식으로 상온에서 구리를 도금하여 형성되는 것을 특징으로 하는 멀티 칩 모듈 기판 제조 방법.
  10. 제 5 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 절연막 각각은 유전율이 낮은 폴리이미드인 벤조싸이클로부텐을 상온에서 코팅하고 250℃온도에서 경화하여 형성되는 것을 특징으로 하는 멀티 칩 모듈 기판 제조 방법.
  11. 제 5 항에 있어서,
    상기 저항은 저항이 형성될 부분이 개방된 개방부를 갖는 감광막을 상기 제 2 절연막 상에 형성한 후, 서멀 에버퍼레이터 방식으로 상온에서 니켈크롬을 증착하고;
    리프트-오프 공정을 통해 상기 감광막과 그 위에 증착된 상기 니켈크롬을 동시에 제거하고, 이로 인하여 상기 개방부의 상기 제 2 절연막 상에 존재하는 니켈크롬이 남아 형성되는 것을 특징으로 하는 멀티 칩 모듈 기판 제조 방법.
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