JP4200285B2 - 回路基板の製造方法 - Google Patents

回路基板の製造方法 Download PDF

Info

Publication number
JP4200285B2
JP4200285B2 JP2003099084A JP2003099084A JP4200285B2 JP 4200285 B2 JP4200285 B2 JP 4200285B2 JP 2003099084 A JP2003099084 A JP 2003099084A JP 2003099084 A JP2003099084 A JP 2003099084A JP 4200285 B2 JP4200285 B2 JP 4200285B2
Authority
JP
Japan
Prior art keywords
base material
resin base
electronic component
circuit board
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003099084A
Other languages
English (en)
Other versions
JP2004311497A (ja
Inventor
和宏 西川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2003099084A priority Critical patent/JP4200285B2/ja
Priority to US10/548,457 priority patent/US7563650B2/en
Priority to PCT/JP2004/004756 priority patent/WO2004091266A1/ja
Priority to CNB2004800084995A priority patent/CN100379323C/zh
Publication of JP2004311497A publication Critical patent/JP2004311497A/ja
Application granted granted Critical
Publication of JP4200285B2 publication Critical patent/JP4200285B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0129—Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1189—Pressing leads, bumps or a die through an insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は基材中に電子部品を埋設した小型・薄型・軽量の回路基板の製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話等の通信機器や携帯型情報端末機器の開発が進んできており、機器の小型・軽量・薄型化に対する要望が強くなってきている。回路基板も単にその両面に半導体チップや回路部品を実装するための電極配線を支持する役割だけでなく、その内部に半導体チップや回路部品を内蔵するものが開発されてきている。
【０００３】
以下従来の回路基板の製造方法について、図６を参照しながら説明する。
【０００４】
図６は、従来の回路基板の製造方法を説明する工程断面図である。
【０００５】
まず図６（ａ）に示すように、熱可塑性樹脂からなる樹脂基材２４の主面の所定位置に半導体チップ２１および電子部品２３を設置する。なお、この従来例では半導体チップ２１のバンプ２２を樹脂基材２４の主面に対向させて設置する例を示した。
【０００６】
次に図６（ｂ）に示すように、半導体チップ２１および電子部品２３を設置した樹脂基材２４を熱プレス板２５、２６の間に設置する。このとき、熱プレス板２６で樹脂基材２４を加熱して軟化させることができる。この状態で熱プレス板２５を押し下げることによって、半導体チップ２１および電子部品２３を樹脂基材２４中に圧入する。この状態で熱プレス板２５、２６の温度を下げて樹脂基材２４を硬化し、図６（ｃ）に示すように、樹脂基材２４中に半導体チップ２１および電子部品２３を埋設した樹脂基材２４が得られる。
【０００７】
次に図６（ｄ）に示すように、半導体チップ２１のバンプ２２、電子部品２３の電極を含んでスクリーン印刷・硬化等によって電極配線２７を形成する。
【０００８】
このような樹脂基材２４の材料としては、ポリエチレンテレフタレート（ＰＥＴ）等のポリエステル類、ポリオレフィン、塩化ビニル、ポリカーボネート、アクリロニトリルブタジエンスチレン等が用いられる。ポリエチレンテレフタレート（ＰＥＴ）樹脂を用いた場合、温度１６０℃、圧力４００Ｎ程度で、半導体チップ２１および電子部品２３を樹脂基材２４中へ埋め込むことができるとされている（例えば、特許文献１参照）。
【０００９】
上記の従来例は、樹脂基材２４に半導体チップ２１を直接圧入した例であるが、他に仮基板を用いて半導体チップを樹脂基材中に圧入する例がある。
【００１０】
図７は従来の他の例における回路基板の製造方法を説明する工程断面図である。
【００１１】
まず図７（ａ）に示すように、仮基板２８の主面に印刷等によって電極配線２７を形成する。次に図７（ｂ）に示すように、電極配線２７の所定位置に半導体チップ２１のバンプ２２を接続する。
【００１２】
次に図７（ｃ）に示すように、仮基板２８の上に熱可塑性樹脂からなる樹脂基材２９を圧接する。この工程は、２枚の熱プレス板の間に半導体チップ２１を搭載した仮基板２８と樹脂基材２９とを挿入し、加熱加圧する工程によって行われる。
【００１３】
なお、この従来例では、裏面に放熱板３０を取り付けている。すなわち、図７（ｄ）に示すように、仮基板２８が残っている状態で樹脂基材２９および放熱板３０の少なくとも一方を加熱し加圧して、放熱板３０を接着している。
【００１４】
その後で、図７（ｅ）に示すように、仮基板２８を除去することによって、樹脂基材２９中に半導体チップ２１と電極配線２７とを埋設した回路基板が形成される（例えば、特許文献２参照）。
【００１５】
【特許文献１】
特開２００２−２６１４２１号公報（第４頁、図１）
【特許文献２】
特開２００１−５７４０８号公報（第８頁、図４）
【００１６】
【発明が解決しようとする課題】
上記の従来の回路基板の製造方法においては樹脂基材として熱可塑性樹脂を用いており半導体チップや電子部品の圧入、埋設に関しては容易である。そのため、半導体チップを埋設する工程以降は高温にさらされることのない用途、すなわちＩＣカードやメモリカード等の製造に関しては優れた製造方法といえる。
【００１７】
しかしながら、回路基板の製造工程における熱履歴による熱変形を防止し、基板寸法精度を確保するためには軟化点の高い熱可塑性樹脂を選択しなければならないが、これは半導体チップや電子部品を圧入し、埋設する工程からの要求に相反している。
【００１８】
また、半硬化の熱硬化性樹脂で基材を形成し、基材の温度を軟化温度以上に上げて半導体チップを埋め込む方法も開発されている。この方法は、ＩＣカードのように埋め込む部品が少ない電子回路の製造には問題はないが、多数個の電子部品を数回に分けて埋め込む場合等には作業時間や作業条件の設定がむずかしい場合がある。
【００１９】
また、電子部品を設置した金型内に半硬化の樹脂を溶融状態で流し込む方法が考えられるが、電子部品の固定方法と樹脂注型時の粘度の関係等で条件の設定が困難である。
【００２０】
本発明は上記の従来の課題を解決するもので、条件の設定が容易で充分の作業時間を確保できる回路基板の製造方法を提供することを目的とする。すなわち、半導体チップや電子部品の樹脂基材中への埋め込みは比較的低温で行い、その後に樹脂基材を耐熱性樹脂に変換し、回路形成時の基板変形率を抑制して高精度の回路基板を製造することを目的とする。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために本発明の回路基板の製造方法は、基材として熱可塑性成分と架橋性成分とを含む樹脂基材を用いることを特徴としており、電子部品を埋設する工程では基材は熱可塑性成分の特性が支配的であり、電子部品を埋設した後に架橋性成分を架橋して耐熱性を向上させたものである。この製造方法によって、基板変形率が小さく、基板寸法精度のよい回路基板を実現できる。
【００２２】
また電子部品を埋設する工程では、電子部品を突起状電極形成面とは反対の面を樹脂基材に接して設置し、樹脂基材中に圧入埋設する方法、電子部品の突起状電極形成面を樹脂基材の主面に接して設置し、圧入埋設する方法等を用いることができる。電子部品の形状、厚さ、厚さのばらつき、その他を考慮していずれかを選択し、最終的には樹脂基材中の架橋性成分を架橋して耐熱性を向上させることで基板寸法精度が向上し、さらに工程の自由度が向上する。なお後者の方法では、樹脂基材の厚さと電子部品の厚さを考慮しておくことにより、樹脂基材の面から突起状電極を露出させることが容易になる。
【００２３】
また電子部品を埋設する工程として、仮基板上に電子部品を仮固定しておき、前記の樹脂基材中に埋設する方法を用いることができる。この場合、電子部品の突起状電極形成面を仮基板に向けるか、突起状電極形成面とは反対の面を仮基板に向けるかを選択することができる。いずれの場合も、個々に電子部品を埋設する場合に比べて、全ての電子部品を位置精度よく配置してから埋設工程に進むことができるとともに、工程を短縮することができる。
【００２４】
なお、電子部品の突起状電極形成面とは反対の面を仮基板に向けて設置する場合、予めそれぞれの電子部品の厚さを補正し突起状電極の頂部を揃えるための凸部を仮基板に設けておくことにより、最終的に電子部品の突起状電極を露出させるのが容易になる。また、電子部品の突起状電極形成面とは反対の面を仮基板に向けて仮固定した場合には、少なくとも電極配線を形成した後に仮基板を除去することができるため、全ての工程を仮基板つきで安定して行うことができる。
【００２５】
また電極配線を形成した工程の後で、架橋性成分を架橋する工程の前に樹脂基材を加熱し軟化して電極配線を樹脂基材中に埋設することにより、電極配線の表面を樹脂基材の表面に一致させることができる。この場合も電極配線を埋設した後に、樹脂基材中の架橋性成分を架橋することにより耐熱性を向上させることができる。
【００２６】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における回路基板の製造方法を説明する工程断面図である。
【００２７】
まず図１（ａ）に示すように、熱可塑性成分と架橋性成分とを含む樹脂基材３（以下、樹脂基材３とする）の主面に、突起状電極２を有する電子部品１を、その突起状電極２が形成されていない面を樹脂基材３側に配置する。なお、本実施の形態では、電子部品１として半導体チップを用いた例で説明するので、以下では電子部品１を半導体チップ１とし、突起状電極２はバンプ２として説明する。
【００２８】
次に図１（ｂ）に示すように、半導体チップ１を配置した樹脂基材３を熱プレス板４、５の間に設置し、加熱・加圧して半導体チップ１を樹脂基材３の中に埋設する。本実施の形態においては半導体チップ１を樹脂基材３の主面に配置した後、熱プレス装置に挿入する例を示したが、熱プレス板５の上に設置した樹脂基材３の上に半導体チップ１を配置した後、熱プレス板４で加熱・加圧してもよい。
【００２９】
次に図１（ｃ）に示すように、半導体チップ１を埋設した樹脂基材３を取り出し、樹脂基材１中の架橋性成分を架橋し硬化させて耐熱性を向上させた回路基板７を得る。
【００３０】
次に図１（ｄ）に示すように、耐熱性を向上させた回路基板７上にバンプ２に接続する電極配線６を形成する。電極配線６は、例えば導電性ペーストの印刷によって形成することができる。
【００３１】
なお、図１（ｂ）に示す埋設工程で、熱プレス板４と半導体チップ１の間に中間基材を設置してもよい。この場合、中間基材として、例えばフッ素樹脂シート等を用いることができる。
【００３２】
次に、半導体チップ１のバンプ２を樹脂基材の主面に向けて配置し、埋設する製造方法について、図２を参照しながら説明する。
【００３３】
まず図２（ａ）に示すように、熱可塑性成分と架橋性成分とを含有する樹脂基材８（以下、樹脂基材８とする）の主面に半導体チップ１をそのバンプ２を樹脂基材８側に向けて設置する。
【００３４】
次に図２（ｂ）に示すように、樹脂基材８を熱プレス板４、５の間に設置し、加熱・加圧して半導体チップ１を樹脂基材８の中に埋設する。
【００３５】
次に半導体チップ１を埋設した樹脂基材８を取り出し、図２（ｃ）に示すように、樹脂基材８中の架橋性成分を架橋し硬化させて耐熱性を向上させた回路基板９を得る。
【００３６】
次に図２（ｄ）に示すように、耐熱性を向上させた回路基板９上にバンプ２に接続する電極配線６を形成する。電極配線６は、例えば導電性ペーストの印刷によって形成することができる。
【００３７】
なお、図２（ｂ）に示す埋設工程で、熱プレス板４と半導体チップ１の間にフッ素樹脂等の中間基材を設置してもよい。
【００３８】
なお、上記の図１および図２において樹脂基材中の熱可塑性成分としては、ポリエステル、ポリオレフィン、ポリカーボネート、ＡＢＳ、ポリマーアロイ等を、また架橋性成分としてはビニル基、イソシアネート基、ブロック化イソシアネート、グリシジル基、カルボン酸塩基等を骨格中に含む成分を用いることができる。
【００３９】
なお、図１および図２では、樹脂基材中の架橋性成分を架橋し硬化させてから電極配線を形成しており、導電性材料の印刷・熱硬化時の熱処理における基板寸法精度に関しての問題がなくなる。ただし、電極配線の形成方法として熱可塑性成分の軟化温度以上の加熱を必要としない方法、例えば光硬化法、電子線硬化法等を用いる場合には、電極配線を形成後に架橋性成分を架橋し硬化してもよい。
【００４０】
また図１および図２では、半導体チップのみを搭載した例について説明したが、本発明はこの範囲に限定されるものではなく、半導体チップ以外の一般の電子部品で、少なくともその表面に突起状電極を有するものであれば、同様にして埋設し、実装することができるものである。
【００４１】
（第２の実施の形態）
図３は、本発明の第２の実施の形態における回路基板の製造方法を説明する工程断面図である。
【００４２】
まず、図３（ａ）に示すように、仮基板１０の主面の所定位置に半導体チップ１のバンプ２が形成された面とは反対の面を仮基板１０に接して固定する。図３では、半導体チップ１を２個配置した例を示しているが、半導体チップ１と他の電子部品との混載も可能である。
【００４３】
次に、図３（ｂ）に示すように、熱プレス板５の上に熱可塑性成分と架橋性成分を含む樹脂基材１１（以下、樹脂基材１１とする）と仮基板１０とを配置する。この場合、仮基板１０は半導体チップ１のバンプ２を樹脂基材１１に対向するように配置する。しかる後熱プレス板４と熱プレス板５とで挟持し、加熱・加圧する。半導体チップ１が埋設された状態で取り出し、仮基板１０を除去する。
【００４４】
次に図３（ｃ）に示すように、樹脂基材１１中の架橋性成分を架橋し硬化して耐熱性を向上させた回路基板１２を得る。
【００４５】
次に図３（ｄ）に示すように、耐熱性を向上させた回路基板１２上にバンプ２に接続する電極配線６を形成する。電極配線６は、例えば導電性ペーストの印刷によって形成することができる。
【００４６】
本実施の形態においては、仮基板１０を使用しているため、熱プレス装置内で完全に冷却することなく取り出し、装置の外で冷却することができる。このことによって工程時間を短縮することが可能となる。
【００４７】
なお、電子部品の厚さが異なる場合には、仮基板１０の上に予め個々の電子部品の厚さを補正する凸部（図示せず）を設けておくとよい。この凸部は、仮基板１０を機械加工して形成したものでもよいし、仮基板１０の上に別材料で形成したものでもよい。このような仮基板を使用することにより、電子部品の電極を容易に露出させることができ、また使用できる電子部品の範囲も広くなる。
【００４８】
次に、仮基板を用いた他の例について、図４を参照しながら説明する。
【００４９】
まず、図４（ａ）に示すように、仮基板１０の主面の所定位置に半導体チップ１のバンプ２が形成された面を仮基板１０に対向させて固定する。図４では、半導体チップ１を２個配置した例を示しているが、半導体チップ１と他の電子部品との混載も可能である。
【００５０】
次に、図４（ｂ）に示すように、熱プレス板５の上に熱可塑性成分と架橋性成分を含む樹脂基材１３（以下、樹脂基材１３とする）と半導体チップ１を固定した仮基板１０とを仮基板１０に固定した半導体チップ１が樹脂基材１３に対向するように設置し、熱プレス板４と熱プレス板５で挟持し、加熱・加圧する。半導体チップ１が樹脂基材１３に埋設された状態で熱プレス装置から取り出し、仮基板１０を除去する。
【００５１】
次に図４（ｃ）に示すように、樹脂基材１３中の架橋性成分を架橋し硬化させて耐熱性を向上させた回路基板１４を得る。
【００５２】
次に、図４（ｄ）に示すように、耐熱性を向上させた回路基板１４上にバンプ２に接続する電極配線６を形成する。電極配線６は、例えば導電性ペーストの印刷によって形成することができる。
【００５３】
本実施の形態においては、仮基板１０を使用しているため、熱プレス装置内で完全に冷却することなく取り出し、装置の外で冷却することができる。このことによって工程時間を短縮することが可能となる。
【００５４】
なお図４に示すように、半導体チップ１のバンプ２を仮基板１０に対向させて仮固定する場合は、部品の厚さが異なっていても特に仮基板１０に凸部を形成しておく必要はない。
【００５５】
なお、上記の図３および図４において樹脂基材中の熱可塑性成分としては、ポリエステル、ポリオレフィン、ポリカーボネート、ＡＢＳ、ポリマーアロイ等を、また架橋性成分としてはビニル基、イソシアネート基、ブロック化イソシアネート、グリシジル基、カルボン酸塩基等を骨格中に含む成分を用いることができる。
【００５６】
また、図３および図４では、樹脂基材中の架橋性成分を架橋し硬化させてから電極配線を形成しており、導電性材料の印刷・熱硬化時の熱処理における基板寸法精度に関しての問題がなくなる。ただし、電極配線の形成方法として熱可塑性成分の軟化温度以上の加熱を必要としない方法、例えば光硬化法、電子線硬化法等を用いる場合には、電極配線を形成後に架橋性成分を架橋し硬化してもよい。
【００５７】
また図３および図４では、半導体チップのみを搭載した例について説明したが、本発明はこの範囲に限定されるものではなく、半導体チップ以外の一般の電子部品で、少なくともその表面に突起状電極を有するものであれば、同様にして埋設し、実装することができるものである。
【００５８】
（第３の実施の形態）
図５は、本発明の第３の実施の形態における回路基板の製造方法を説明する工程断面図である。
【００５９】
図５（ａ）は、第１の実施の形態、第２の実施の形態と同様の方法を用いて半導体チップ１を樹脂基材１３中に埋設し、架橋性成分を架橋することなく電極配線６を形成した状態を示している。この状態では、電極配線６は樹脂基材１３の表面から突出している。しかしながら、本発明の樹脂基材１３は熱可塑性成分と架橋性成分とを含む材料で構成されているため、この段階で加熱することにより樹脂基材１３を軟化させることができる。
【００６０】
次に図５（ｂ）に示すように、樹脂基材１３を熱プレス板１５、１６で挟持し、加熱・加圧する。このようにして半導体チップ１および電極配線６を樹脂基材１３中に埋設した状態を図５（ｃ）に示す。
【００６１】
次に、樹脂基材１３中の架橋性成分を架橋して、図５（ｄ）に示すように耐熱性を向上させた回路基板１７が得られる。このように樹脂基材１３中に電極配線６を埋設した後に架橋性成分を架橋して耐熱性を向上させることにより樹脂基材１３の表面が平坦化されるため、多層化することが容易になる。
【００６２】
なお、図５において樹脂基材中の熱可塑性成分としては、ポリエステル、ポリオレフィン、ポリカーボネート、ＡＢＳ、ポリマーアロイ等を、また架橋性成分としてはビニル基、イソシアネート基、ブロック化イソシアネート、グリシジル基、カルボン酸塩基等を骨格中に含む成分を用いることができる。
【００６３】
また図５では、半導体チップのみを搭載した例について説明したが、本発明はこの範囲に限定されるものではなく、半導体チップ以外の一般の電子部品も同様にして埋設し、実装することができるものである。
【００６４】
次に、本発明の実施の形態に基づいて作成したサンプルについて、加熱によるフィルムの変形率を測定した結果を（表１）に示した。フィルム変形率は、フィルム上の定められた２点間の室温での距離に対する各温度での伸びの比率で表した。また埋設した半導体チップの評価は、加熱して半導体チップをフィルムに埋設後、フィルムを室温まで戻して半導体チップの動作を確認した。使用したフィルムの厚みは０．１ｍｍ、半導体チップの形状は５ｍｍ×５ｍｍ×０．１ｍｍである。
【００６５】
【表１】
Figure 0004200285
【００６６】
試料１は、オレフィン樹脂の一部に官能基としてアルコキシシランをグラフトしたセグメントを有する材料からなるフィルムに半導体チップを１６０℃で３５０Ｎの荷重をかけて埋設したものである。
【００６７】
試料２は、オレフィン樹脂の一部に官能基としてカルボン酸基または水酸基をグラフトしたセグメントを有する材料からなるフィルムに半導体チップを１６０℃で３５０Ｎの荷重をかけて埋設した。
【００６８】
比較例１は、ポリエチレンフィルムに半導体チップを１６０℃で３５０Ｎの荷重をかけて埋設したものである。
【００６９】
比較例２は、ポリエチレンテレフタレート（ＰＥＴ）フィルムに半導体チップを１６０℃で３５０Ｎの荷重をかけて埋設したものである。
【００７０】
比較例３は、ポリイミドフィルムである。ポリイミドフィルムは熱可塑性でないために半導体チップを埋設することはできないが、熱によるフィルム変形率が小さい代表として比較例に挙げた。
【００７１】
（表１）に示す結果より、試料１、すなわちアルコキシシランの材料を用いたフィルムでは、比較例１は問題外としても、比較例２のポリエチレンテレフタレート（ＰＥＴ）フィルムより優れた耐熱性を示している。また試料２は試料１に比べてフィルム変形率が大きいものの、１５０℃より下の温度で使用すれば充分に実用に供することができる。
【００７２】
【発明の効果】
以上のように本発明によれば、樹脂基材が熱可塑性成分と架橋性成分で構成されており、樹脂基材中に電子部品を埋設する工程では熱可塑性成分の特性が支配的で、比較的低い温度で電子部品を樹脂基材中に埋設することができる。最終的には樹脂基材中の架橋性成分を架橋させることにより耐熱性が向上させているために、回路基板の製造工程中における基板寸法精度がよく、熱変形率の小さい、優れた回路基板の製造方法を実現できるものである。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施の形態における回路基板の製造方法を説明する工程断面図
【図２】（ａ）〜（ｄ）は、本発明の第１の実施の形態における回路基板の他の製造方法を説明する工程断面図
【図３】（ａ）〜（ｄ）は、本発明の第２の実施の形態における回路基板の製造方法を説明する工程断面図
【図４】（ａ）〜（ｄ）は、本発明の第２の実施の形態における回路基板の他の製造方法を説明する工程断面図
【図５】（ａ）〜（ｄ）は、本発明の第３の実施の形態における回路基板の製造方法を説明する工程断面図
【図６】（ａ）〜（ｄ）は、従来の回路基板の製造方法を説明する工程断面図
【図７】（ａ）〜（ｅ）は、従来の他の回路基板の製造方法を説明する工程断面図
【符号の説明】
１，２１，２３ 半導体チップ（電子部品）
２，２２ バンプ（突起状電極）
３，８，１１，１３，２４，２９ 樹脂基材
４，５，１５，１６，２５，２６ 熱プレス板
６，２７ 電極配線
７，９，１２，１４，１７ 耐熱性を向上させた回路基板
１０，２８ 仮基板
３０ 放熱板

Claims (10)

  1. 熱可塑性成分と架橋性成分とを含む樹脂基材を加熱し軟化させて電子部品を前記樹脂基材中に埋設する埋設工程と、前記埋設工程後、前記埋設工程から前記樹脂基材を取り出し、前記樹脂基材中の前記架橋性成分を架橋し硬化させる工程と、前記電子部品の突起状電極に接続する電極配線を前記樹脂基材の表面に形成する工程とを有することを特徴とする回路基板の製造方法。
  2. 前記電子部品を前記樹脂基材中に埋設する工程が、前記電子部品の前記突起状電極形成面とは反対の面を前記樹脂基材に接して設置する工程と、前記樹脂基材を加熱し軟化させて、前記電子部品を前記樹脂基材中に圧入埋設するものであることを特徴とする請求項１に記載の回路基板の製造方法。
  3. 前記電子部品を前記樹脂基材中に埋設する工程が、前記電子部品の前記突起状電極形成面を前記樹脂基材の主面に接して設置する工程と、前記樹脂基材を加熱し軟化させて、前記電子部品を前記樹脂基材中に圧入埋設するものであって、かつ前記樹脂基材の厚さが前記電子部品の前記突起状電極を含めた厚さ以下であることを特徴とする請求項１に記載の回路基板の製造方法。
  4. 前記電子部品を前記樹脂基材中に埋設する工程が、前記電子部品の前記突起状電極形成面とは反対の面を仮基板に接して仮固定する工程と、前記樹脂基材を加熱し軟化させて、前記電子部品を前記樹脂基材中に埋設した後、前記仮基板を除去するものであることを特徴とする請求項１に記載の回路基板の製造方法。
  5. 前記仮基板が、前記電子部品の個々の厚さを補正して前記電子部品の前記突起状電極の頂部を揃えるための凸部を有していることを特徴とする請求項４に記載の回路基板の製造方法。
  6. 前記電子部品を前記樹脂基材中に埋設する工程が、前記電子部品の前記突起状電極形成面とは反対の面を仮基板に接して仮固定する工程と、少なくとも前記樹脂基材を加熱し軟化させて、前記電子部品を前記樹脂基材中に埋設するものであり、かつ前記仮基板が少なくとも前記電極配線を形成する工程以降に除去されるものであることを特徴とする請求項１に記載の回路基板の製造方法。
  7. 前記電子部品を前記樹脂基材中に埋設する工程が、前記電子部品の前記突起状電極形成面を仮基板に接して仮固定する工程と、少なくとも前記樹脂基材を加熱し軟化させて、前記電子部品を前記樹脂基材中に埋設した後、前記仮基板を除去するものであって、かつ前記樹脂基材の厚さが前記電子部品の前記突起状電極を含めた厚さ以下であることを特徴とする請求項１に記載の回路基板の製造方法。
  8. 前記電子部品が半導体チップで、前記突起状電極がバンプ電極であることを特徴とする請求項１に記載の回路基板の製造方法。
  9. 前記電子部品の電極を含んで前記電極配線を形成する工程が、導電性材料の印刷と硬化によることを特徴とする請求項１に記載の回路基板の製造方法。
  10. 前記熱可塑性成分が、融点が５０℃〜１５０℃であることを特徴とする請求項１に記載の回路基板の製造方法。
JP2003099084A 2003-04-02 2003-04-02 回路基板の製造方法 Expired - Fee Related JP4200285B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003099084A JP4200285B2 (ja) 2003-04-02 2003-04-02 回路基板の製造方法
US10/548,457 US7563650B2 (en) 2003-04-02 2004-04-01 Circuit board and the manufacturing method
PCT/JP2004/004756 WO2004091266A1 (ja) 2003-04-02 2004-04-01 回路基板およびその製造方法
CNB2004800084995A CN100379323C (zh) 2003-04-02 2004-04-01 电路基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003099084A JP4200285B2 (ja) 2003-04-02 2003-04-02 回路基板の製造方法

Publications (2)

Publication Number Publication Date
JP2004311497A JP2004311497A (ja) 2004-11-04
JP4200285B2 true JP4200285B2 (ja) 2008-12-24

Family

ID=33156689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003099084A Expired - Fee Related JP4200285B2 (ja) 2003-04-02 2003-04-02 回路基板の製造方法

Country Status (4)

Country Link
US (1) US7563650B2 (ja)
JP (1) JP4200285B2 (ja)
CN (1) CN100379323C (ja)
WO (1) WO2004091266A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135195A (ja) * 2004-11-08 2006-05-25 Murata Mfg Co Ltd セラミック多層基板の製造方法、並びにこの製造方法に用いられるセラミックグリーンシート
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
CN100459078C (zh) * 2006-03-15 2009-02-04 日月光半导体制造股份有限公司 一种基板的制造方法
CN100459084C (zh) * 2006-03-15 2009-02-04 日月光半导体制造股份有限公司 内埋元件的基板制造方法
CN100459085C (zh) * 2006-03-15 2009-02-04 日月光半导体制造股份有限公司 内埋元件的基板制造方法
CN100459083C (zh) * 2006-03-15 2009-02-04 日月光半导体制造股份有限公司 内埋元件的基板制造方法
CN100459077C (zh) * 2006-03-15 2009-02-04 日月光半导体制造股份有限公司 基板的制造方法
JP5496445B2 (ja) 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8904315B2 (en) * 2007-12-17 2014-12-02 Nokia Corporation Circuit arrangements and associated apparatus and methods
DE102008043122A1 (de) * 2008-10-23 2010-04-29 Robert Bosch Gmbh Elektrische Schaltungsanordnung sowie Verfahren zum Herstellen einer elektrischen Schaltungsanordnung
TWI485825B (zh) * 2009-07-28 2015-05-21 Xintec Inc 晶片封裝體及其形成方法
TWI525760B (zh) 2011-12-19 2016-03-11 先進封裝技術私人有限公司 基板結構、半導體封裝件及半導體封裝件之製造方法
US9663357B2 (en) * 2015-07-15 2017-05-30 Texas Instruments Incorporated Open cavity package using chip-embedding technology
CN109346448B (zh) * 2018-09-30 2020-06-30 西安微电子技术研究所 一种石墨烯复合冷板及其制备方法
US11018030B2 (en) * 2019-03-20 2021-05-25 Semiconductor Components Industries, Llc Fan-out wafer level chip-scale packages and methods of manufacture
KR20210146038A (ko) * 2020-05-26 2021-12-03 엘지이노텍 주식회사 패키지기판 및 이의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3094481B2 (ja) * 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
JPH09139560A (ja) 1995-11-14 1997-05-27 Toshiba Corp 回路基板装置およびその製造方法
JP3514656B2 (ja) * 1999-03-26 2004-03-31 三菱樹脂株式会社 表面平滑配線板およびその製造方法
JP2000307216A (ja) * 1999-04-20 2000-11-02 Sony Corp プリント配線板のパターン形成方法
JP4421081B2 (ja) * 1999-06-09 2010-02-24 パナソニック株式会社 パワーモジュールとその製造方法
JP3416658B2 (ja) 2000-02-09 2003-06-16 松下電器産業株式会社 転写材及びその製造方法並びにこれを用いて製造される配線基板
WO2002008338A1 (fr) * 2000-07-21 2002-01-31 Toppan Printing Co., Ltd. Composition de resine isolante pour cartes imprimees multicouche, cartes imprimees multicouche realisees avec cette composition, et procede de fabrication correspondant
JP3916405B2 (ja) * 2001-03-06 2007-05-16 松下電器産業株式会社 電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP2002288620A (ja) * 2001-03-26 2002-10-04 Oji Paper Co Ltd Ｉｃカードおよびその製造方法
JP3946578B2 (ja) 2001-06-05 2007-07-18 大日本印刷株式会社 受動素子を備えた配線板の製造方法、受動素子を備えた配線板
JP3881193B2 (ja) * 2001-06-13 2007-02-14 松下電器産業株式会社 電子部品実装済部品の製造方法、電子部品実装済部品、電子部品実装済完成品の製造方法及び電子部品実装済完成品

Also Published As

Publication number Publication date
WO2004091266A1 (ja) 2004-10-21
US20060216854A1 (en) 2006-09-28
US7563650B2 (en) 2009-07-21
JP2004311497A (ja) 2004-11-04
CN1768557A (zh) 2006-05-03
CN100379323C (zh) 2008-04-02

Similar Documents

Publication Publication Date Title
JP4200285B2 (ja) 回路基板の製造方法
US7229293B2 (en) Connecting structure of circuit board and method for manufacturing the same
US20070007344A1 (en) RFID tag and manufacturing method thereof
US7375421B2 (en) High density multilayer circuit module
JP5029597B2 (ja) カード型記録媒体およびカード型記録媒体の製造方法
KR100945775B1 (ko) 전자 장치 및 전자 장치의 제조 방법
EP2053647A2 (en) Semiconductor chip mounting method, semiconductor mounting wiring board producing method and semiconductor mounting wiring board
JP3916405B2 (ja) 電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び半導体部品実装済完成品
US7431218B2 (en) RFID tag, module component, and RFID tag fabrication method
KR100945771B1 (ko) 전자 장치의 제조 방법
CN1351733A (zh) 一种采用廉价绝缘材料的便携式集成电路电子设备的制造方法
CN109637699B (zh) 异方性导电膜制造方法及其设备
CN113169148A (zh) 一种柔性模组的制作方法及柔性模组
CN101964308B (zh) 制造半导体器件的方法、半导体器件以及半导体制造设备
TWI336223B (en) Electronic device and method of manufacturing same
CN114845008B (zh) 感光组件、摄像模组和线路板的制备方法
JP2015061022A (ja) 電子モジュール及びその製造方法
JP3881195B2 (ja) 半導体部品実装済部品の製造方法、半導体部品実装済部品、半導体部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP3072602U (ja) フレキシブル基板の接続構造
JP2004013733A (ja) 非接触データキャリア及びその製造方法
CN1351732A (zh) 制造带有低成本介电质的接触型智能卡的方法
JP4085790B2 (ja) Ｉｃカードの製造方法
CN101419676B (zh) Rfid标签及其制造方法
JP2000114090A (ja) コンデンサおよびコンデンサ製造方法およびプリント回路板およびプリント回路板の製造方法
JP3611159B2 (ja) 電子部品の実装方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060314

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080610

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080922

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees