KR101067133B1 - 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것으로, 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩; 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되는 재배선층; 상기 재배선층과 연결되되, 내부에 중공부를 갖는 원통형으로 형성된 외부전극; 상기 중공부 내에 상기 외부전극과 분리되게 형성된 원통형의 내부전극; 상기 외부전극과 상기 내부전극 사이에 형성되는 유전체층; 및 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 형성되며, 상기 내부전극의 상면을 노출시키는 제1 오픈부가 형성된 수지봉합부를 포함하는 것을 특징으로 하며, 원통형 캐패시터 구조를 채용함으로써 정전용량을 증대시킬 수 있는 구조를 갖는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법을 제공한다.

Description

원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법{A wafer level package having cylindrical capacitor and a fabricating method the same}
본 발명은 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
최근 전자산업의 추세는 경박단소화, 다기능화, 고성능을 갖는 제품을 저가로 공급하는 것으로, 이를 실현하게 해주는 기술 중의 하나가 패키지 기술이다. 이러한 패키지 기술 중에서 웨이퍼 상에서 패키징을 하는 웨이퍼 레벨 패키지(Wafer level package; WLP)가 최근에 주목받고 있다.
일반적으로, 웨이퍼 레벨 패키지에는 신호의 안정성을 위해 캐패시터가 내장되는데, 도 1에는 종래기술에 따른 2차원 평판 구조를 갖는 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도가 도시되어 있다.
도 1에 도시한 바와 같이, 종래기술에 따른 2차원 평판 구조를 갖는 캐패시터를 구비한 웨이퍼 레벨 패키지(10)는, 상면에 본딩패드를 구비하고 상기 본딩패드를 노출시키는 절연층(18)이 형성된 웨이퍼칩(12), 상기 절연층(18)에 형성된 하부전극(34), 상기 하부전극(34) 상에 형성된 유전체층(38), 일측이 상기 본딩패드와 연결된 상태로 상기 절연층(18) 상으로 연장되되, 상기 유전체층(38)의 상부로 연장되는 재배선층(36), 상기 재배선층(36)을 커버하도록 상기 절연층(18)에 형성되는 보호층(28), 상기 재배선층(36)의 타단에 형성된 메탈 포스트(30), 및 상기 메탈 포스트(30)에 형성된 솔더볼(14)을 포함하여 구성된다.
이때, 유전체층(38)의 상부에 연장되는 재배선층(36)은 캐패시터부(32)의 상부전극의 역할을 동시에 수행하게 된다. 즉, 캐패시터부(32)는 하부전극(34), 재배선층(36), 및 유전체층(38)을 포함하여 구성되어 2차원 평판 구조를 갖게 된다.
그러나, 이러한 구조를 갖는 웨이퍼 레벨 패키지(10)에 구비되는 캐패시터부(32)는 2차원 평판 구조를 갖기 때문에, 정전용량을 높이기 위해서는 유전상수가 큰 유전체층(38)을 사용하거나, 하부전극(34)과 상부전극의 면적을 증가시키거나 전극간 거리를 줄일 수 밖에 없어 정전용량을 높이는데 한계가 있었다.
또한, 이러한 2차원 평판 구조의 캐패시터부(32)는 제작을 위해 별도의 추가적인 공정(예, 스퍼터링 및 패터닝 공정 등)을 진행해야 하는 비용상의 문제가 있었다. 또한, 캐퍼시터부(32)의 두께 증가는 웨이퍼 레벨 패키지(10) 공정 시간 증가와 재료 낭비와 같은 문제들을 일으킬 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 정전용량을 증대시킬 수 있는 구조를 갖는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 패키지 두께가 증가되지 않으며, 캐패시터 제작을 위한 전극 형성을 별도로 하지 않아도 되는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 제1 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지는, 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩, 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되는 재배선층, 상기 재배선층과 연결되되, 내부에 중공부를 갖는 원통형으로 형성된 외부전극, 상기 중공부 내에 상기 외부전극과 분리되게 형성된 원통형의 내부전극, 상기 외부전극과 상기 내부전극 사이에 형성되는 유전체층, 및 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 형성되며, 상기 내부전극의 상면을 노출시키는 제1 오픈부가 형성된 수지봉합부를 포함하는 것을 특징으로 한다.
여기서, 상기 재배선층은, 상기 외부전극의 하면에 형성되는 중공부를 갖는 원형으로 형성된 외부전극부, 및 상기 내부전극의 하면에 형성되며, 상기 외부전극부와 분리되도록 원형으로 형성된 내부전극부를 포함하는 것을 특징으로 한다.
또한, 상기 재배선층은 상기 절연층의 타측으로 연장되어 그 상부에 메탈 포스트를 구비하며, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되되, 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 제2 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지는, 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩, 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되는 재배선층, 상기 재배선층과 연결되되, 내부에 중공부를 갖는 원통형으로 형성된 외부전극, 상기 중공부 내에 상기 외부전극과 분리되게 형성된 원통형의 내부전극, 상기 외부전극과 상기 내부전극 사이에 형성되는 유전체층, 및 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 형성되는 수지봉합부를 포함하고, 상기 내부전극의 하면은, 상기 절연층에 형성되되 상기 외부전극의 외부로부터 상기 외부전극의 중공부 내로 상기 외부전극과 연결되지 않은 상태로 연장되는 외주배선층과 연결된 것을 특징으로 한다.
여기서, 상기 재배선층은, 상기 외부전극의 하면에 형성되되 중공부를 갖는 원형으로 형성된 외부전극부, 및 상기 내부전극의 하면에 형성되되, 상기 외부전극부와 분리되도록 원형으로 형성된 내부전극부를 포함하는 것을 특징으로 한다.
또한, 상기 외주배선층은 상기 외부전극부의 일측을 커버하도록 형성된 제1 커버 절연층의 상부 및 상기 외부전극의 일측을 커버하도록 형성된 제2 커버 절연층의 하부를 통과하도록 형성됨으로써, 상기 외부전극부 및 상기 외부전극과 연결되지 않은 상태로 상기 외부전극부의 외부로부터 상기 내부전극부와 연결되는 것을 특징으로 한다.
또한, 상기 재배선층은 상기 절연층의 타측으로 연장되어 그 상부에 메탈 포스트를 구비하며, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되되, 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 제3 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지는, 본 발명의 바람직한 제2 실시예에 따른 원통형 커패시터를 구비한 웨이퍼 레벨 패키지에 있어서, 상기 재배선층은, 상기 외부전극의 하면에 형성되고 중공부를 갖되, 일측에 개방부를 구비하는 원형으로 형성된 외부전극부, 및 상기 내부전극의 하면에 형성되되, 상기 외부전극부와 분리되도록 원형으로 형성된 내부전극부를 포함하는 것을 특징으로 한다.
여기서, 상기 외주배선층은 상기 외부전극부의 상기 개방부 및 상기 외부전극의 일측을 커버하도록 형성된 커버 절연층의 하부를 통과하도록 형성됨으로써, 상기 외부전극부 및 상기 외부전극과 연결되지 않은 상태로 상기 외부전극부의 외부로부터 상기 내부전극부와 연결되는 것을 특징으로 한다.
본 발명의 바람직한 제1 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법은, (A) 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩을 준비하는 단계, (B) 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되되, 내부에 중공부를 갖는 원형의 외부전극부, 및 상기 중공부 내에 상기 외부전극부와 분리되도록 형성된 원형의 내부전극부를 갖는 재배선층을 형성하는 단계, (C) 상기 내부전극부 및 상기 외부전극부의 상부에 내부전극 및 외부전극을 형성하고, 상기 내부전극과 상기 외부전극 사이에 유전체층을 형성하는 단계, 및 (D) 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 수지봉합부를 형성하고, 상기 수지봉합부에 상기 내부전극의 상면을 노출시키는 제1 오픈부를 가공하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 (C) 단계는, (C1) 상기 절연층의 상부에 감광성 레지스트를 도포하는 단계, (C2) 상기 감광성 레지스트에 상기 내부전극부 및 상기 외부전극부를 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하는 단계, (C3) 상기 제1 개구부 및 상기 제2 개구부에 도금공정을 수행하여 내부전극 및 외부전극을 형성하는 단계, (C4) 상기 감광성 레지스트를 제거하는 단계, 및 (C5) 상기 내부전극과 상기 외부전극 사이에 유전재료를 충진하고, 상기 유전재료를 어닐링하여 유전체층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (C5) 단계에서, 상기 유전재료는 스크린 프린팅 공정에 의해 충진되는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 재배선층은 상기 본딩패드와 연결된 상태로 상기 절연층의 일측을 포함하여 타측으로 연장되게 형성되고, 상기 (C) 단계에서, 상기 절연층의 타측으로 연장된 상기 재배선층의 상부에 메탈 포스트가 형성되며, 상기 (D) 단계에서, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되고, 상기 수지봉합부에는 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부가 가공되는 것을 특징으로 한다.
본 발명의 바람직한 제2 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법은, (A) 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩을 준비하는 단계, (B) 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되되, 내부에 중공부를 갖는 원형의 외부전극부를 갖는 재배선층을 형성하는 단계, (C) 상기 외부전극부의 일측을 커버하도록 제1 커버 절연층을 적층하고, 상기 외부전극부의 외부로부터 상기 제1 커버 절연층의 상부를 통해 상기 외부전극부 내로 연장되게 형성되되 상기 중공부에 원형의 내부전극부를 갖는 외주배선층을 형성하며, 상기 외주배선층의 일측을 커버하도록 제2 커버 절연층을 적층하는 단계, (D) 상기 내부전극부 및 상기 외부전극부의 상부에 내부전극 및 외부전극을 형성하고, 상기 내부전극과 상기 외부전극 사이에 유전체층을 형성하는 단계, 및 (E) 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 수지봉합부를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 (D) 단계는, (D1) 상기 절연층의 상부에 감광성 레지스트를 도포하는 단계, (D2) 상기 감광성 레지스트에 상기 내부전극부 및 상기 외부전극부를 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하는 단계, (D3) 상기 제1 개구부 및 상기 제2 개구부에 도금공정을 수행하여 내부전극 및 외부전극을 형성하는 단계, (D4) 상기 감광성 레지스트를 제거하는 단계, 및 (D5) 상기 내부전극과 상기 외부전극 사이에 유전재료를 충진하고, 상기 유전재료를 어닐링하여 유전체층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (D5) 단계에서, 상기 유전재료는 스크린 프린팅 공정에 의해 충진되는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 재배선층은 상기 본딩패드와 연결된 상태로 상기 절연층의 일측을 포함하여 타측으로 연장되게 형성되고, 상기 (D) 단계에서, 상기 절연층의 타측으로 연장된 상기 재배선층의 상부에 메탈 포스트가 형성되며, 상기 (E) 단계에서, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되며, 상기 수지봉합부에는 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부가 가공되는 것을 특징으로 한다.
본 발명의 바람직한 제3 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법은, (A) 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩을 준비하는 단계, (B) 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되되, 내부에 중공부를 갖고 일측에 개방부가 형성된 원형의 외부전극부를 갖는 재배선층을 형성하는 단계, (C) 상기 외부전극부의 외부로부터 상기 외부전극부의 상기 개방부를 통해 상기 외부전극부 내로 연장되게 형성되되 상기 중공부에 원형의 내부전극부를 갖는 외주배선층을 형성하며, 상기 외주배선층의 일측을 커버하도록 커버 절연층을 적층하는 단계, (D) 상기 내부전극부 및 상기 외부전극부의 상부에 내부전극 및 외부전극을 형성하고, 상기 내부전극과 상기 외부전극 사이에 유전체층을 형성하는 단계, 및 (E) 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 수지봉합부를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 (D) 단계는, (D1) 상기 절연층의 상부에 감광성 레지스트를 도포하는 단계, (D2) 상기 감광성 레지스트에 상기 내부전극부 및 상기 외부전극부를 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하는 단계, (D3) 상기 제1 개구부 및 상기 제2 개구부에 도금공정을 수행하여 내부전극 및 외부전극을 형성하는 단계, (D4) 상기 감광성 레지스트를 제거하는 단계, 및 (D5) 상기 내부전극과 상기 외부전극 사이에 유전재료를 충진하고, 상기 유전재료를 어닐링하여 유전체층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 재배선층은 상기 본딩패드와 연결된 상태로 상기 절연층의 일측을 포함하여 타측으로 연장되게 형성되고, 상기 (D) 단계에서, 상기 절연층의 타측으로 연장된 상기 재배선층의 상부에 메탈 포스트가 형성되며, 상기 (E) 단계에서, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되며, 상기 수지봉합부에는 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부가 가공되는 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면, 캐패시터부가 원통형으로 형성되기 때문에, 2차원 평판 구조에 비해 전극면적이 증가되어 정전용량을 크게 할 수 있고, 이에 따라 캐패시터부의 노이즈 저감 효과가 증대되게 된다.
또한, 본 발명에 따르면, 메탈 포스트에 해당하는 높이만큼 캐패시터부를 형성함으로써 캐패시터부로 인해 패키지의 두께가 증가하지 않게 된다.
또한, 본 발명에 따르면, 종래의 메탈 포스트 형성공정을 이용하면서 원통형 캐패시터부를 형성하는 방법을 제공함으로서 공정시간 및 공정비용을 단축할 수 있게 된다.
또한, 본 발명에 따르면, 원통형 캐패시터부의 크기 및 외부 전극과 내부 전극 사이의 간극을 포토 리소 그래피의 패터닝 기법으로 간단히 조정함으로써 캐패시터부의 정전용량을 쉽게 조절할 수 있게 된다.
도 1은 종래기술에 따른 2차원 평판 구조를 갖는 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도이다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도이다.
도 3은 본 발명의 바람직한 제2 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도이다.
도 4는 본 발명의 바람직한 제3 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도이다.
도 5 내지 도 12는 도 2에 도시된 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법을 순서대로 도시한 공정단면도 및 공정평면도이다.
도 13 내지 도 21은 도 3에 도시된 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법을 순서대로 도시한 공정단면도 및 공정평면도이다.
도 22 내지 도 29는 도 4에 도시된 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법을 순서대로 도시한 공정단면도 및 공정평면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
<원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 구조-제1 실시예 >
도 2는 본 발명의 바람직한 제1 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도이다. 이하, 이를 참조하여 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100a)에 대해 설명하기로 한다.
도 2에 도시한 바와 같이, 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100a)는 웨이퍼칩(102), 재배선층(108; 108a, 108b, 108c), 캐패시터부, 및 수지봉합부(118)를 포함하여 구성된다.
웨이퍼칩(102)은 집적회로(미도시)가 내재된 실리콘 소재의 칩 몸체의 상부면에 집적회로와 전기적으로 연결되는 본딩패드(104)가 형성되고, 본딩패드(104)가 노출되도록 칩 몸체의 상부면에 절연층(106)이 형성된 구조를 갖는다.
재배선층(108)은 웨이퍼칩(102)에 형성된 본딩패드(104)로부터 다른 위치의 보다 큰 배선을 유도하기 위한 것으로서, 본딩패드(104)로부터 절연층(106) 상의 일측에 연장되게 형성된다. 여기서, 재배선층(108)의 연장된 부분은 캐패시터의 전극부가 연결되는 곳으로서, 재배선층(108)과 연결되되, 내부에 중공부를 갖는 원형의 외부전극부(108b)와 상기 중공부 내부에 형성되되 상기 외부전극부(108b)와 분리되도록 형성된 원형의 내부전극부(108a)를 포함하도록 구성된다. 이때, 재배선층(108)은 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au) 등의 도전성 금속으로 이루어진다.
캐패시터부는 원통형으로 형성되며, 재배선층(108)과 연결되되, 내부에 중공부를 갖는 원통형으로 형성된 외부전극(114b), 상기 중공부 내에 외부전극(114b)과 분리되게 형성된 원통형의 내부전극(114a), 및 외부전극(114b)과 내부전극(114a) 사이에 형성되는 유전체층(116)을 포함하여 구성된다.
수지봉합부(118)는 재배선층(108)을 포함하여 캐패시터부를 외부환경으로부터 보호하기 위한 것으로서, 재배선층(108)을 포함하여 내부전극(114a), 외부전극(114b), 및 유전체층(116)을 커버하도록 절연층(106)의 상부에 형성된다. 이러한 수지봉합부(118)는 포토 레지스트(photo-resist), 폴리이미드, 에폭시, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)로 이루어질 수 있다. 이때, 수지봉합부(118)에는 내부전극(114a)이 외부의 전극부(미도시)와 연결될 수 있도록 내부전극(114a)의 상면을 노출시키는 제1 오픈부(120a)가 구비하는 것이 바람직하다. 즉, 본 실시예에서는 외부전극(114b)은 웨이퍼칩(102)으로부터 전극을 인가받고, 내부전극(114a)은 내부전극(114a)의 상면과 연결되는 외부의 전극부로부터 전극을 인가받게 된다.
한편, 본 발명에서는 재배선층(108)이 본딩패드(104)를 기준으로 절연층(106) 상의 타측에 연장되게 형성되되, 상기 재배선층(108)의 타측 단부, 즉, 포스트부(108c) 상에는 응력분산을 위한 원통형의 메탈 포스트(114c)가 구비되는 것이 바람직하다. 이때, 메탈 포스트(114c) 또한, 수지봉합부(118)에 의해 커버되며, 수지봉합부(118)에는 메탈 포스트(114c)가 외부시스템과 연결하는 외부접속단자와 연결될 수 있도록 메탈 포스트(114c)의 상면을 노출시키는 제2 오픈부(120b)를 구비되는 것이 바람직하다.
한편, 메탈 포스트(114c)의 상부에는 부식 및 산화방지를 위해 표면 처리층(미도시) 또는 UBM (Under Ball Metal)이 형성되는 것이 바람직하다. 여기서, 표면 처리층은, 예를 들어 니켈(Ni) 도금층 또는 니켈 합금 도금층으로 형성되거나, 상기 니켈 도금층 또는 상기 니켈 합금 도금층의 상부에 팔라듐(Pd) 도금층, 금 (Au)도금층, 또는 상기 팔라듐 도금층 및 상기 금 도금층이 순차적으로 형성된 구조를 가지며, 얇은 두께로 형성된다.
<원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 구조-제2 실시예 >
도 3은 본 발명의 바람직한 제2 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도이다. 이하, 이를 참조하여 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100b)에 대해 설명하기로 한다.
도 3에 도시한 바와 같이, 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100b)는 제1 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100a)와 기본적으로 동일한 구조를 갖되, 내부전극(114a)이 외주전원(미도시)과 연결된 외주배선층(111)과 연결된 구조를 갖는 것을 특징으로 한다. 즉, 내부전극(114a)의 하면이 절연층(106)에 형성되되 상기 외부전극부(108b)의 외부로부터 상기 외부전극부(108b)의 중공부 내로 외부전극부(108b) 및 외부전극(114b)과 연결되지 않은 상태로 연장되는 외주배선층(111)과 연결된다.
여기서, 외주배선층(111)은 외부전극부(108b)의 일측을 커버하도록 형성된 제1 커버 절연층(109a)의 상부를 통과하도록 형성됨으로써, 외부전극부(108b)와 연결되지 않은 상태로 외부전극부(108b)의 외부로부터 내부전극부(111a)와 연결된다. 또한, 외주배선층(111)과 외부전극(114b)이 연결되지 않도록, 외주배선층(111)과 외부전극(114b) 간 제2 커버 절연층(109b)이 형성되는 것이 바람직하다.
<원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 구조-제3 실시예 >
도 4는 본 발명의 바람직한 제3 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 단면도이다. 이하, 이를 참조하여 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100c)에 대해 설명하기로 한다.
도 4에 도시한 바와 같이, 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100c)는 제2 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100b)와 기본적으로 동일한 구조를 갖되, 외부전극부(108b)의 일측에 개방부(113; 도 24 참조)가 형성되고, 외주배선층(111)이 개방부(113)를 통과하여 형성된 것을 특징으로 한다.
여기서, 외주배선층(111)은 하면에 절연층(106)이 위치하고, 외부전극(114b)의 일측을 커버하도록 형성된 커버 절연층(109c)의 하부를 통과하도록 형성됨으로써, 외부전극(114b) 또는 외부전극부(108b)와 연결되지 않은 상태로 외부전극부(108b)의 외부로부터 내부전극부(111a)와 연결된다.
<원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법-제1 실시예 >
도 5 내지 도 12은 도 2에 도시된 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법을 공정순서대로 도시한 공정단면도 및 공정평면도이다. 이하, 이를 참조하여 본 실시예에 따른 원통형 캐패시터의 제조방법에 대해 설명하기로 한다.
먼저, 도 5에 도시한 바와 같이, 집적회로(미도시)가 내재된 실리콘 소재의 칩 몸체의 상부면에 집적회로와 전기적으로 연결되는 본딩패드(104)가 형성되고, 본딩패드(104)가 노출되도록 칩 몸체의 상부면에 절연층(106)이 형성된 웨이퍼칩(102)을 준비한다.
다음, 도 6에 도시한 바와 같이, 본딩패드(104)와 연결되어 절연층(106) 상에 연장되는 재배선층(108)을 형성한다.
이때, 재배선층(108)은 본딩패드(104)를 기준으로 양측으로 연장되게 형성될 수 있다. 여기서, 본딩패드(104)의 일측으로 연장되는 부분은 캐패시터의 전극부와 연결되는 곳으로서, 재배선층(108)과 연결되되, 내부에 중공부를 갖는 원형의 외부전극부(108b)와 상기 중공부 내부에 형성되되 상기 외부전극부(108b)와 분리되도록 형성된 내부전극부(108a)를 포함하도록 구성된다. 또한, 타측으로 연장되는 부분은 포스트와 연결되는 포스트부(108c)를 구성하게 된다.
다음, 도 7에 도시한 바와 같이, 웨이퍼칩(102)의 상부에 드라이 필름(dry film; DF)과 같은 감광성 레지스트(110)를 도포하고, 내부전극부(108a)를 노출시키는 제1 개구부(112a), 외부전극부(108b)를 노출시키는 제2 개구부(112b), 포스트부(108c)를 노출시키는 제3 개구부(112c)를 형성한다.
이때, 제1 내지 제3 개구부(112a, 112b, 112c)는 소정의 마스크 패턴(도시되지 않음)을 사용하여 재배선층(108)의 내부전극부(108a), 외부전극부(108b), 및 포스트부(108c)를 제외하고 자외선에 노출시켜 노광하고, 탄산나트륨(Na2CO3) 또는 탄산칼륨(K2CO3)과 같은 현상액을 사용하여 미노광된 감광성 레지스트(110)를 제거함으로써 형성된다.
다음, 도 8에 도시한 바와 같이, 제1 내지 제3 개구부(112a, 112b, 112c)의 내부에 도금공정을 수행한다. 이에 따라, 제1 개구부(112a)에는 내부전극(114a)이 형성되고, 제2 개구부(112b)에는 외부전극(114b)이 형성되며, 제3 개구부(112c)에는 메탈 포스트(114c)가 형성된다.
이때, 내부전극(114a), 외부전극(114b), 및 메탈 포스트(114c)는, 예를 들어 금, 은, 구리, 주석으로 구성된 그룹 중에서 선택된 하나 또는 둘 이상으로 이루어진 합금으로 형성된다.
다음, 도 9에 도시한 바와 같이, 감광성 레지스트(110)를 제거한다.
이때, 감광성 레지스트(110)는, 예를 들어 NaOH 또는 KOH와 같은 박리액을 사용하여 박리된다. 박리액의 OH-와 드라이 필름 레지스트의 카르복실기(COOH+)가 결합하는 과정에서 노광된 감광성 레지스트(110)가 들뜸으로서 박리가 일어나게 된다.
다음, 도 10에 도시한 바와 같이, 내부전극(114a)과 외부전극(114b) 사이의 공간에 유전재료를 충진하고, 어닐링(annealing) 공정을 수행하여 유전체층(116)을 형성한다. 이때, 유전재료는 스크린 프린팅(screen printing) 공정에 의해 충진될 수 있다.
다음, 도 11에 도시한 바와 같이, 내부전극(114a), 외부전극(114b), 및 메탈 포스트(114c)를 커버하도록 수지봉합부(118)를 웨이퍼칩(102)의 상부에 형성한다. 이때, 수지봉합부(118)는 프린팅 방법, 성형(molding) 방법, 및 스핀 코팅(spin coating) 방법 중에서 선택된 어느 하나의 방법에 의해 형성될 수 있으며, 예를 들어 에폭시 몰딩 컴파운드로 이루어질 수 있다.
마지막으로, 도 12에 도시한 바와 같이, 내부전극(114a)의 상면을 노출시키는 제1 오픈부(120a)와 메탈 포스트(114c)의 상면을 노출시키는 제2 오픈부(120b)를 수지봉합부(118)에 가공한다. 이때, 제1 오픈부(120a)와 제2 오픈부(120b)는, 예를 들어 레이저 다이렉트 어블레이션(Laser Direct Ablation; LDA) 공정에 의해 형성될 수 있다.
이와 같은 제조공정에 의해 도 2에 도시한 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100a)가 제조된다.
<원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법-제2 실시예 >
도 13 내지 도 21은 도 3에 도시된 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법을 순서대로 도시한 공정단면도 및 공정평면도이다. 이하, 이를 참조하여 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100b)에 대해 설명하기로 한다.
먼저, 도 13에 도시한 바와 같이, 웨이퍼칩 몸체의 상부면에 본딩패드(104)가 형성되고, 본딩패드(104)가 노출되도록 웨이퍼칩 몸체의 상부면에 절연층(106)이 형성된 웨이퍼칩(102)을 준비한다.
다음, 도 14에 도시한 바와 같이, 본딩패드(104)와 연결되어 절연층(106) 상에 연장되는 재배선층(108b, 108c)을 형성한다.
이때, 재배선층(108b, 108c)은 본딩패드(104)를 기준으로 양측으로 연장되게 형성될 수 있다. 여기서, 본딩패드(104)의 일측으로 연장되는 부분은 캐패시터의 전극부와 연결되는 곳으로서, 재배선층(108b, 108c)과 연결되되, 내부에 중공부를 갖는 원형의 외부전극부(108b)가 형성된다. 또한, 타측으로 연장되는 부분은 포스트와 연결되는 포스트부(108c)를 구성하게 된다.
다음, 도 15에 도시한 바와 같이, 외부전극부(108b)의 일측을 커버하는 제1 커버 절연층(109a)을 절연층(106)에 형성한다.
이때, 제1 커버 절연층(109a)은 후술하는 외주배선층(111)이 외부전극부(108b)의 중공부 내로 연장되게 형성될 때, 외주배선층(111)과 외부전극부(108b)가 연결되지 않도록 하기 위한 것으로서, 중공 원통형의 외부전극부(108b)의 일부분만 커버하도록 형성될 수 있다.
다음, 도 16에 도시한 바와 같이, 절연층(106)의 일측으로부터 외부전극부(108b)의 중공부 내로 연장되는 외주배선층(111)을 형성한다.
이때, 외주배선층(111)은 외부전극부(108b)의 외부로부터 제1 커버 절연층(109a)의 상부를 통해 외부전극부(108b)의 중공부 내로 연장되게 형성된다. 여기서, 중공부 내에 형성되는 외주배선층(111)은 원통형으로 형성되되, 외부전극부(108b)와 분리되는 내부전극부(111a)를 형성하게 된다.
다음, 도 17에 도시한 바와 같이, 외주배선층(111)의 일측을 커버하는 제2 커버 절연층(109b)을 외주배선층(111)이 형성된 제1 커버 절연층(109a)에 형성한다.
이때, 제2 커버 절연층(109b)은 외주배선층(111)이 후술하는 외부전극(114b)과 연결되지 않도록 하기 위한 것으로, 제1 커버 절연층(109a)과 같은 위치에 형성할 수 있다.
다음, 도 18에 도시한 바와 같이, 웨이퍼칩(102)의 상부에 감광성 레지스트(110)를 도포하고, 내부전극부(111a)를 노출시키는 제1 개구부(112a), 외부전극부(108b)를 노출시키는 제2 개구부(112b), 포스트부(108c)를 노출시키는 제3 개구부(112c)를 형성한다.
다음, 도 19에 도시한 바와 같이, 제1 내지 제3 개구부(112a, 112b, 112c)의 내부에 도금공정을 수행한다. 이에 따라, 제1 개구부(112a)에는 내부전극(114a)이 형성되고, 제2 개구부(112b)에는 외부전극(114b)이 형성되며, 제3 개구부(112c)에는 메탈 포스트(114c)가 형성된다.
이때, 외부전극(114b)의 하부 일측에는 제2 커버 절연층(109b)이 형성되어, 외부전극(114b)과 외주배선층(111)은 전기적으로 절연될 수 있다.
다음, 도 20에 도시한 바와 같이, 감광성 레지스트(110)를 제거하고, 내부전극(114a)과 외부전극(114b) 사이의 공간에 유전재료를 충진하고, 어닐링 공정을 수행하여 유전체층(116)을 형성한다.
마지막으로, 도 21에 도시한 바와 같이, 내부전극(114a), 외부전극(114b), 및 메탈 포스트(114c)를 커버하도록 수지봉합부(118)를 웨이퍼칩(102)의 상부에 형성하고, 메탈 포스트(114c)의 상면을 노출시키는 제2 오픈부(120b)를 수지봉합부(118)에 가공한다.
이와 같은 제조공정에 의해, 도 3에 도시한 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100b)가 제조된다.
<원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법-제3 실시예 >
도 22 내지 도 29은 도 4에 도시된 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법을 순서대로 도시한 공정단면도 및 공정평면도이다. 이하, 이를 참조하여 본 실시예에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100c)에 대해 설명하기로 한다.
먼저, 도 22에 도시한 바와 같이, 본딩패드(104)가 형성되고, 본딩패드(104)가 노출되도록 웨이퍼칩 몸체의 상부면에 절연층(106)이 형성된 웨이퍼칩(102)을 준비한다.
다음, 도 23에 도시한 바와 같이, 본딩패드(104)와 연결되어 절연층(106) 상에 연장되는 재배선층(108b, 108c)을 형성한다.
이때, 본딩패드(104)의 일측으로 연장되는 부분은 캐패시터의 전극부와 연결되는 곳으로서, 내부에 중공부를 갖되 일측에 개방부(113)가 형성된 원형의 외부전극부(108b)가 형성된다. 또한, 타측으로 연장되는 부분은 포스트부(108c)를 구성하게 된다.
다음, 도 24에 도시한 바와 같이, 절연층(106)의 일측으로부터 외부전극부(108b)의 중공부 내로 연장되는 외주배선층(111)을 형성한다.
이때, 외주배선층(111)은 외부전극부(108b)의 외부로부터 외부전극부(108b)의 개방부(113)를 통해 외부전극부(108b)의 중공부 내로 연장되게 형성된다. 따라서, 외주배선층(111)과 외부전극부(108b)는 전기적으로 절연될 수 있다.
다음, 도 25에 도시한 바와 같이, 외주배선층(111)의 일측을 커버하는 커버 절연층(109c)을 절연층(106)에 형성한다.
이때, 커버 절연층(109c)은 외주배선층(111)이 후술하는 외부전극(114b)과 연결되지 않도록 하기 위한 것이다.
다음, 도 26 내지 29에 도시한 바와 같이, 웨이퍼칩(102)의 상부에 감광성 레지스트(110)를 도포하고, 내부전극부(111a)를 노출시키는 제1 개구부(112a), 외부전극부(108b)를 노출시키는 제2 개구부(112b), 포스트부(108c)를 노출시키는 제3 개구부(112c)를 형성하며, 제1 내지 제3 개구부(112a, 112b, 112c)의 내부에 도금공정을 수행한다. 도금공정 후, 감광성 레지스트(110)를 제거하고, 내부전극(114a)과 외부전극(114b) 사이의 공간에 유전재료를 충진하고, 어닐링 공정을 수행하여 유전체층(116)을 형성하며, 수지봉합부(118)를 웨이퍼칩(102)의 상부에 형성하고, 메탈 포스트(114c)의 상면을 노출시키는 제2 오픈부(120b)를 수지봉합부(118)에 가공한다.
이와 같은 제조공정에 의해, 도 4에 도시한 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지(100c)가 제조된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
102 : 웨이퍼칩 104 : 본딩패드
106 : 절연층 108 : 재배선층
108a, 111a : 내부전극부 108b : 외부전극부
108c : 포스트부 109a : 제1 커버 절연층
109b: 제2 커버 절연층 109c : 커버 절연층
110 : 감광성 레지스트 111 : 외주배선층
112a, 112b, 112c : 개구부 113 : 개방부
114a : 내부전극 114b : 외부전극
114c : 메탈 포스트 116 : 유전체층
118: 수지봉합부 120a, 120b : 오픈부

Claims (20)

  1. 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩;
    상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되는 재배선층;
    상기 재배선층과 연결되되, 내부에 중공부를 갖는 원통형으로 형성된 외부전극;
    상기 중공부 내에 상기 외부전극과 분리되게 형성된 원통형의 내부전극;
    상기 외부전극과 상기 내부전극 사이에 충진된 유전체층; 및
    상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 형성되며, 상기 내부전극의 상면을 노출시키는 제1 오픈부가 형성된 수지봉합부
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  2. 청구항 1에 있어서,
    상기 재배선층은,
    상기 외부전극의 하면에 형성되는 중공부를 갖는 원형으로 형성된 외부전극부; 및
    상기 내부전극의 하면에 형성되며, 상기 외부전극부와 분리되도록 원형으로 형성된 내부전극부
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  3. 청구항 1에 있어서,
    상기 재배선층은 상기 절연층의 타측으로 연장되어 그 상부에 메탈 포스트를 구비하며, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되되, 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부를 구비하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  4. 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩;
    상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되는 재배선층;
    상기 재배선층과 연결되되, 내부에 중공부를 갖는 원통형으로 형성된 외부전극;
    상기 중공부 내에 상기 외부전극과 분리되게 형성된 원통형의 내부전극;
    상기 외부전극과 상기 내부전극 사이에 충진된 유전체층; 및
    상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 형성되는 수지봉합부
    를 포함하고,
    상기 내부전극의 하면은, 상기 절연층에 형성되되 상기 외부전극의 외부로부터 상기 외부전극의 중공부 내로 상기 외부전극과 연결되지 않은 상태로 연장되는 외주배선층과 연결된 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  5. 청구항 4에 있어서,
    상기 재배선층은,
    상기 외부전극의 하면에 형성되되 중공부를 갖는 원형으로 형성된 외부전극부; 및
    상기 내부전극의 하면에 형성되되, 상기 외부전극부와 분리되도록 원형으로 형성된 내부전극부
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  6. 청구항 5에 있어서,
    상기 외주배선층은 상기 외부전극부의 일측을 커버하도록 형성된 제1 커버 절연층의 상부 및 상기 외부전극의 일측을 커버하도록 형성된 제2 커버 절연층의 하부를 통과하도록 형성됨으로써, 상기 외부전극부 및 상기 외부전극과 연결되지 않은 상태로 상기 외부전극부의 외부로부터 상기 내부전극부와 연결되는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  7. 청구항 4에 있어서,
    상기 재배선층은 상기 절연층의 타측으로 연장되어 그 상부에 메탈 포스트를 구비하며, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되되, 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부를 구비하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  8. 청구항 4에 있어서,
    상기 재배선층은,
    상기 외부전극의 하면에 형성되고 중공부를 갖되, 일측에 개방부를 구비하는 원형으로 형성된 외부전극부; 및
    상기 내부전극의 하면에 형성되되, 상기 외부전극부와 분리되도록 원형으로 형성된 내부전극부
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  9. 청구항 8에 있어서,
    상기 외주배선층은 상기 외부전극부의 상기 개방부 및 상기 외부전극의 일측을 커버하도록 형성된 커버 절연층의 하부를 통과하도록 형성됨으로써, 상기 외부전극부 및 상기 외부전극과 연결되지 않은 상태로 상기 외부전극부의 외부로부터 상기 내부전극부와 연결되는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지.
  10. (A) 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩을 준비하는 단계;
    (B) 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되되, 내부에 중공부를 갖는 원형의 외부전극부, 및 상기 중공부 내에 상기 외부전극부와 분리되도록 형성된 원형의 내부전극부를 갖는 재배선층을 형성하는 단계;
    (C) 상기 내부전극부 및 상기 외부전극부의 상부에 내부전극 및 외부전극을 형성하고, 상기 내부전극과 상기 외부전극 사이 공간에 유전재료를 충진하여 유전체층을 형성하는 단계; 및
    (D) 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 수지봉합부를 형성하고, 상기 수지봉합부에 상기 내부전극의 상면을 노출시키는 제1 오픈부를 가공하는 단계
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  11. 청구항 10에 있어서,
    상기 (C) 단계는,
    (C1) 상기 절연층의 상부에 감광성 레지스트를 도포하는 단계;
    (C2) 상기 감광성 레지스트에 상기 내부전극부 및 상기 외부전극부를 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하는 단계;
    (C3) 상기 제1 개구부 및 상기 제2 개구부에 도금공정을 수행하여 내부전극 및 외부전극을 형성하는 단계;
    (C4) 상기 감광성 레지스트를 제거하는 단계; 및
    (C5) 상기 내부전극과 상기 외부전극 사이에 유전재료를 충진하고, 상기 유전재료를 어닐링하여 유전체층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  12. 청구항 11에 있어서,
    상기 (C5) 단계에서,
    상기 유전재료는 스크린 프린팅 공정에 의해 충진되는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  13. 청구항 10에 있어서,
    상기 (B) 단계에서, 상기 재배선층은 상기 본딩패드와 연결된 상태로 상기 절연층의 일측을 포함하여 타측으로 연장되게 형성되고,
    상기 (C) 단계에서, 상기 절연층의 타측으로 연장된 상기 재배선층의 상부에 메탈 포스트가 형성되며,
    상기 (D) 단계에서, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되고, 상기 수지봉합부에는 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부가 가공되는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  14. (A) 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩을 준비하는 단계;
    (B) 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되되, 내부에 중공부를 갖는 원형의 외부전극부를 갖는 재배선층을 형성하는 단계;
    (C) 상기 외부전극부의 일측을 커버하도록 제1 커버 절연층을 적층하고, 상기 외부전극부의 외부로부터 상기 제1 커버 절연층의 상부를 통해 상기 외부전극부 내로 연장되게 형성되되 상기 중공부에 원형의 내부전극부를 갖는 외주배선층을 형성하며, 상기 외주배선층의 일측을 커버하도록 제2 커버 절연층을 적층하는 단계;
    (D) 상기 내부전극부 및 상기 외부전극부의 상부에 내부전극 및 외부전극을 형성하고, 상기 내부전극과 상기 외부전극 사이 공간에 유전재료를 충진하여 유전체층을 형성하는 단계; 및
    (E) 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 수지봉합부를 형성하는 단계
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  15. 청구항 14에 있어서,
    상기 (D) 단계는,
    (D1) 상기 절연층의 상부에 감광성 레지스트를 도포하는 단계;
    (D2) 상기 감광성 레지스트에 상기 내부전극부 및 상기 외부전극부를 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하는 단계;
    (D3) 상기 제1 개구부 및 상기 제2 개구부에 도금공정을 수행하여 내부전극 및 외부전극을 형성하는 단계;
    (D4) 상기 감광성 레지스트를 제거하는 단계; 및
    (D5) 상기 내부전극과 상기 외부전극 사이에 유전재료를 충진하고, 상기 유전재료를 어닐링하여 유전체층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  16. 청구항 15에 있어서,
    상기 (D5) 단계에서, 상기 유전재료는 스크린 프린팅 공정에 의해 충진되는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  17. 청구항 14에 있어서,
    상기 (B) 단계에서, 상기 재배선층은 상기 본딩패드와 연결된 상태로 상기 절연층의 일측을 포함하여 타측으로 연장되게 형성되고,
    상기 (D) 단계에서, 상기 절연층의 타측으로 연장된 상기 재배선층의 상부에 메탈 포스트가 형성되며,
    상기 (E) 단계에서, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되며, 상기 수지봉합부에는 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부가 가공되는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  18. (A) 상면에 본딩패드를 구비하고, 상기 본딩패드를 노출시키는 절연층이 형성된 웨이퍼칩을 준비하는 단계;
    (B) 상기 본딩패드와 연결된 상태로 상기 절연층의 일측으로 연장되되, 내부에 중공부를 갖고 일측에 개방부가 형성된 원형의 외부전극부를 갖는 재배선층을 형성하는 단계;
    (C) 상기 외부전극부의 외부로부터 상기 외부전극부의 상기 개방부를 통해 상기 외부전극부 내로 연장되게 형성되되 상기 중공부에 원형의 내부전극부를 갖는 외주배선층을 형성하며, 상기 외주배선층의 일측을 커버하도록 커버 절연층을 적층하는 단계;
    (D) 상기 내부전극부 및 상기 외부전극부의 상부에 내부전극 및 외부전극을 형성하고, 상기 내부전극과 상기 외부전극 사이 공간에 유전재료를 충진하여 유전체층을 형성하는 단계; 및
    (E) 상기 재배선층을 포함하여 상기 내부전극, 상기 외부전극, 및 상기 유전체층을 커버하도록 상기 절연층에 수지봉합부를 형성하는 단계
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  19. 청구항 18에 있어서,
    상기 (D) 단계는,
    (D1) 상기 절연층의 상부에 감광성 레지스트를 도포하는 단계;
    (D2) 상기 감광성 레지스트에 상기 내부전극부 및 상기 외부전극부를 각각 노출시키는 제1 개구부 및 제2 개구부를 형성하는 단계;
    (D3) 상기 제1 개구부 및 상기 제2 개구부에 도금공정을 수행하여 내부전극 및 외부전극을 형성하는 단계;
    (D4) 상기 감광성 레지스트를 제거하는 단계; 및
    (D5) 상기 내부전극과 상기 외부전극 사이에 유전재료를 충진하고, 상기 유전재료를 어닐링하여 유전체층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
  20. 청구항 18에 있어서,
    상기 (B) 단계에서, 상기 재배선층은 상기 본딩패드와 연결된 상태로 상기 절연층의 일측을 포함하여 타측으로 연장되게 형성되고,
    상기 (D) 단계에서, 상기 절연층의 타측으로 연장된 상기 재배선층의 상부에 메탈 포스트가 형성되며,
    상기 (E) 단계에서, 상기 수지봉합부는 상기 메탈 포스트를 커버하도록 형성되며, 상기 수지봉합부에는 상기 메탈 포스트의 상면을 노출시키는 제2 오픈부가 가공되는 것을 특징으로 하는 원통형 캐패시터를 구비한 웨이퍼 레벨 패키지의 제조방법.
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