KR20080068983A - 수동소자가 매립된 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

기판 상에 형성된 전기적 디바이스와 외부 회로와의 전기적 연결을 위한 범프 영역 사이에 박막형 수동소자와 반도체 소자가 매립되어 있는 것을 특징으로 하는 반도체 장치를 제공한다. 상기 기판은 복수의 유전층이 적층되며, 유전층 사이에 박막형 수동소자가 형성될 수 있다. 또한, 어느 하나의 유전층에 매립홀이 형성되고 이 매립홀에 반도체 소자가 내장될 수 있다. 본 발명은 공정 마진이 큰 수동 소자는 재배선 공정에 의하여 형성하는 한편, 재배선 공정으로 형성하기 어렵고 정밀한 값을 요구하는 부품은 집적된 형태의 소자를 반도체 장치 내에 매립한다. 본 발명에 의해 구현된 반도체 장치는 박막공정만을 이용하여 부품을 내장하는 반도체 장치에 비해 공정이 단순하고 제조 비용이 절감되며, 전체 시스템 면적을 감소시키는 효과가 있다.
반도체 장치, 수동소자, 집적형 수동소자 (IPD: Integrated Passive Device), 매립(embedded), 재배선, 박막

Description

수동소자가 매립된 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH EMBEDDED PASSIVE DEVICE AND FABRICATING METHOD THEREOF}
도 1은 박막 공정에 의해 형성된 수동소자가 내장된 반도체 장치를 보인 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 보인 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 보인 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치를 보인 단면도.
도 5 내지 13은 본 발명의 일실시예에 따른 반도체 장치 제조 공정을 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200: 기판 210a, 210b: 전극 패드
220: 제1유전층 230a, 230b: 제1도전층
250: 제2유전층 260a, 260b: 제2도전층
270: 제3유전층 280: 하부 금속층
290: 솔더 범프 300: 제4유전층
본 발명은 수동소자가 매립된 반도체 장치에 관한 것으로, 구체적으로는 수동소자가 박막 형태 및 집적소자 형태로 매립된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 하나의 기판에 다수의 전기적 디바이스가 집적되어 다양한 동작을 구현할 수 있다. 이를 위하여 여러가지 첨단 제조 기법이 이용되고 있으며, 제조되는 장치 내의 각 소자들은 더욱 미세 치수의 부품으로 소형화되고 있는 추세에 있다.
최근에 박막 형성 기술을 이용한 내장형 수동 소자 형성 기술이 많이 연구되고 있으며, 반도체 전(前)공정의 패시베이션(passivation) 공정에서 정밀한 박막공정을 이용하여 수동 소자를 구현하거나 또는 후(後)공정의 재배선 과정에서 수동 소자를 구현하고 있다.
도 1은 예시적인 내장형 수동 소자를 포함한 반도체 장치를 도시한다. 기판(100) 상에 보호층(105)으로 보호되며 부분적으로 노출되도록 형성된 전극 패드(110) 위에 저항(A 영역)과 커패시터(B 영역)가 박막 형태로 형성되어 있다. 저항은 전기 전도도가 낮은 박막(140)을 형성하고 주변에 박막 배선(145)을 전기적으로 연결함으로써, 커패시터는 전극부(132, 136)와 유전층(134)을 각각 박막으로 형성하여 얻을 수 있다. 각각의 수동 소자(A, B)는 제1유전층(120)에 의하여 부분적으로 노출되어 도전층(150)에 전기적으로 연결된다. 도전층(150)은 제2유전층(160) 으로 덮이고 국부적으로 노출되어 외부 접촉 단자(170)와 전기적으로 연결된다.
박막 공정을 이용하여 수동 소자를 구현하기 위해서는 정밀한 박막 증착 및 패턴기술을 필요로 하는데, 다수의 도전체와 유전체 물질이 반복적으로 증착되어야 하고 각 도전체 및 유전체층 마다 패턴 형성을 위한 포토 공정 및 에칭 공정의 반복이 필요하기 때문에 필연적으로 공정 비용이 상승하게 된다. 또한, 도전체와 유전체를 다층으로 형성할 때 각 층의 열팽창계수 차이로 인한 디바이스의 신뢰성을 저하시킬 수 있다.
특히, 재배선 공정을 이용하여 박막형 수동소자를 형성할 경우 정밀한 박막 패턴을 위해서 요구되는 고온의 박막 공정을 적용하기가 용이하지 않으며, 서브 마이크로미터 단위의 정밀한 박막 두께 조절 및 치수(dimension) 조절이 어려워 정밀한 규격의 소동 소자 형성이 매우 어렵다. 뿐만 아니라, 수동소자의 물성을 다양한 범위로 구현하기 위해서는 다양한 유전 상수를 가지는 유전체 재료를 복합적으로 사용해야 하기 때문에 공정 단계가 증가하고, 상이한 재료의 사용으로 인한 신뢰성 저하를 피할 수 없는 문제가 있다.
따라서, 본 발명의 목적은 반도체 장치에 있어서 다양한 특성의 수동소자를 매립할 수 있는 새로운 방법을 제안하는데 있다.
또한, 본 발명의 다른 목적은 저가의 제조 비용 및 간단한 공정으로 다양한 수동소자가 매립된 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명은 기판 상에 형성된 전기적 디바이스와 외부 회로와의 전기적 연결을 위한 범프 영역 사이에 반도체 소자 또는 박막형 수동소자와 반도체 소자가 매립되어 있는 것을 특징으로 하는 반도체 장치를 제공한다. 상기 반도체 소자는 집적형 수동소자(integrated passive device)를 포함한다.
상기 기판은 복수의 유전층이 적층되며, 유전층 사이에 박막형 수동소자가 형성될 수 있다. 또한, 어느 하나의 유전층에 매립홀이 형성되고 이 매립홀에 집적형 수동소자가 내장될 수 있다.
상기 기판은 예를 들어, 전극 패드 위에 형성된 제1유전층과, 상기 제1유전층 상에 형성되며 상기 전극 패드와 전기적으로 연결되는 제1도전층과, 상기 제1도전층 상에 형성되는 제2유전층, 및 상기 제2유전층 상에 형성되는 제2도전층을 포함할 수 있다. 이 경우, 상기 박막형 수동 소자는 상기 제2유전층 하부 및 상부의 제1도전층과 제2도전층에 의하여 형성될 수 있다. 또한, 상기 제2유전층은 상기 제1도전층 상부에 국부적으로 매립홀이 형성될 수 있으며, 이 매립홀에 반도체 소자가 내장될 수 있다.
상기 제2유전층 및 제2도전층 상부에 형성되는 제3유전층을 포함할 수 있으며, 이 경우 상기 제3유전층은 상기 제1도전층을 노출시키도록 매립홀이 형성될 수 있다. 이와 달리, 상기 제3유전층은 상기 반도체 소자를 노출시키는 개방부가 형성될 수 있다.
상기 기판 상에 형성된 전극 패드는 최초 위치로부터 재배치(redistribution)된 전극 패드일 수도 있다.
상기 박막형 수동소자 및 반도체 소자는 커패시터, 인덕터, 저항 중의 어느 하나일 수 있으며, 또는 커패시터, 인덕터, 저항이 조합된 어레이 또는 필터가 될 수 있다. 상기 반도체 소자는 플립칩 본딩으로 기판에 연결되는 것이 바람직하다.
본 발명은 또한, 적어도 하나 이상의 전극 패드가 형성된 기판 상에 상기 전극 패드가 노출되도록 제1유전층을 형성하고, 상기 제1유전층 위에 상기 전극 패드와 전기적으로 연결되도록 부분적으로 제1도전층을 형성하고, 상기 제1도전층 위에 상기 제1도전층이 국부적으로 노출되도록 제2유전층을 형성하고, 상기 제2유전층 위에 부분적으로 제2도전층을 형성하고, 제2유전층의 노출된 부위에 반도체 소자를 매립하는 것을 특징으로 하는 반도체 장치 제조방법을 제공한다.
상기 제2도전층은 제2유전층의 국부적으로 노출된 부분에서 상기 제1도전층과 전기적으로 연결된다. 상기 제2도전층은 노출되지 않은 제2유전층의 국부적인 영역에서 제1도전층과 박막형 수동 소자를 형성할 수 있다.
상기 제1유전층과 제2유전층은 두께 또는 유전율이 서로 다르게 형성할 수 있다. 상기 반도체 소자는 제1도전층과 플립칩 본딩으로 연결할 수 있다.
본 발명에 따른 제조 방법은 상기 제2도전층 위에 제2도전층을 국부적으로 노출하도록 제3유전층을 형성하는 단계, 상기 제3유전층의 노출된 부위에 하부 금속층(under bump metal)을 형성하는 단계, 및 상기 하부 금속층 위에 솔더 범프를 형성하는 단계를 더 포함할 수 있다.
본 발명은 반도체 장치 제조에 있어서, 특히 재배선 공정 중에 박막형 수동 소자를 형성하며, 이와 동시에 집적형 반도체 소자를 매립한다. 공정 마진이 큰 수 동 소자는 재배선 공정에 의하여 형성하는 한편, 재배선 공정으로 형성하기 어렵고 정밀한 값을 요구하는 부품은 집적된 소자를 반도체 장치 내에 매립하기 위하여 홀 및 접속 단자 등을 형성함으로써 재배선 공정 중에 박막형 소자와 집접회로형 소자를 반도체 장치에 동시에 내장시킬 수 있다.
본 발명에 따르면, 집적형 반도체 소자가 매립된 반도체 장치를 웨이퍼레벨 패키지로 구현함으로써 고주파 장치 또는 고전력 소자에 적용할 수 있다. 매립된 집적형 반도체 소자는 박막 공정을 이용하여 제조한 수동소자에 비해 공정이 단순하고 제조 비용이 절감되며, 전체 시스템 면적을 감소시키는 효과가 있다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 보인 단면도이다. 기판(200) 상에 형성된 전극 패드(210a, 210b) 위로 상기 전극 패드(210a, 210b)를 노출시키도록 국부적인 개방 영역을 포함하는 제1유전층(220)이 형성된다.
상기 제1유전층(220) 위에는 상기 전극 패드(210a, 210b)와 전기적으로 연결되는 제1도전층(230a, 230b)이 형성된다. 상기 제1도전층 중 일부분(230a)은 후술하는 반도체 소자로서 예를 들어 집적형 수동소자의 접속을 위한 전극 패드로서 작용하며, 다른 부분(230b)은 박막형 수동 소자를 형성하는 전기적 부품으로 작용한다. 이를 위하여 박막형 수동 소자에 적합하도록 상기 제1도전층(230b)을 막이나 패턴 형태로 적절하게 형성할 수 있을 것이다.
상기 제1유전층(220) 및 제1도전층(230a, 230b) 위에는 제2유전층(250)이 형성되어 있다. 제2유전층(250)은 제1유전층(220)과 두께가 다르게 형성되거나 유전율이 다른 물질로 형성할 수 있다. 제2유전층(250)은 국부적으로 매립홀이 형성되 어 있고, 이 매립홀에 집적형 수동소자(A)가 내장되어 있다. 집적형 수동소자는 상기 제1도전층(230a)을 접속 단자로 하여 플립칩 범핑에 의해 전기적으로 접속된다. 매립홀의 높이 내지 제2유전층의 두께는 내장되는 집적형 수동소자의 크기에 따라 결정될 수 있다.
상기 제2유전층(250) 상에는 제2도전층(260a, 260b)이 부분적으로 형성되어 있다. 제2도전층의 일부분(260a)은 제1도전층(230a)과 연결되어 집적형 수동소자(A)의 전기적 연결을 위한 배선으로서 작용하며, 제2도전층의 다른 부분(260b)은 상기 제1도전층(230b)과 더불어 박막형 수동소자의 부품을 형성한다. 박막형 수동 소자에 적합하도록 상기 제2도전층(230b)을 막이나 패턴 형태로 적절하게 형성할 수 있을 것이다.
도시된 바에 따르면, 집적형 수동소자(A)와 박막형 수동소자(B)는 동일한 높이에 형성되어 있으나, 서로 높이가 다르게 형성될 수도 있고, 평면상에서의 위치가 서로 다를 수도 있을 것이다.
도 2에서 전극 패드(210a, 210b)는 재배치된 전극 패드일 수도 있으며, 이와 달리 상기 제1도전층(230a, 230b) 및/또는 제2도전층(260a, 260b)을 이용하여 전극 패드(210a, 210b)를 다른 위치로 재배치할 수도 있다.
제2유전층(250) 및 제2도전층(260a, 260b))상면에는 제3유전층(270)이 형성된다. 제3유전층(270)은 솔더 범프를 형성하기 위한 절연층으로서 국부적으로 노출된 영역에는 하부 금속층(under bump metal : UBM)(280)이 형성되고 그 위에는 솔더 범프(290)가 형성된다.
이와 같이 반도체 장치의 기판 상에 복수의 유전층을 포함하면서 그 내부에 수동소자를 매립한 구조는 반도체 전공정 후에 재배치 공정을 진행하면서 수동소자를 동시에 형성하거나 매립할 수 있어 제조 경제성을 확보할 수 있고, 재배치 공정 중에 집적형 소자를 플립칩 본딩으로 매설함으로써 고주파 소자 및 고전력 소자 구현에 유리하다.
매립되는 집적형 수동소자의 크기가 클 경우 본 발명에 따른 반도체 장치의 구조를 적절하게 변화시킬 수 있다. 도 3을 참조하면, 매립되어 있는 집적형 수동 소자(A')가 앞선 실시예에서 보다 높이가 큰 것을 알 수 있다. 통상적으로 박막 공정에 의한 각 레이어의 두께는 매우 얇은 반면, 집적형 소자의 높이는 상대적으로 크기 때문에 이러한 경우를 감안하여, 본 발명에 따른 반도체 장치는 각 유전층의 두께를 적절히 조절함으로써 매립되는 수동소자를 효과적으로 보호할 수 있다.
도 3에서는 제3유전층(270)이 국부적으로 식각되어 제1도전층(230a)을 노출시키고 있으며, 집적형 수동소자(A')는 제2유전층(250) 및 제3유전층(270)에 의하여 형성되는 매립홀에 내장되어 있는 것을 볼 수 있다. 최종적으로 집적형 수동소자(A')를 외부로부터 보호할 수 있도록 제4유전층(300) 내지 보호층이 형성된다.
한편, 집적형 수동소자는 동작에 따른 내부 발열로 인하여 동작 특성이 저하될 수도 있다. 이를 방지하기 위하여 외부로 열을 방출할 수 있는 구조가 바람직하다. 도 4는 반도체 장치에 매립된 집적형 수동소자로부터 열이 외부로 방출될 수 있도록 제3유전층(270)을 부분적으로 식각하여 집적형 수동소자의 일면을 국부적으로 노출시킨 것을 볼 수 있다. 제3유전층의 노출 부위(X')는 집적형 수동소자의 상 부면을 외부에 노출시킴으로써 열발산이 용이하도록 한다.
이 밖에도 본 발명에 따른 반도체 장치는 여러 레이어에 걸쳐 복수의 박막형 수동소자와 집적형 수동소자를 형성하거나 매립할 수 있으며, 박막형 수동소자와 집적형 수동소자의 2차원적인 배치에 있어서도 다양한 변화가 가능할 것이다. 또한, 매립되거나 내장되는 수동소자의 종류도 다양하게 변화할 수 있을 것이다.
다음으로, 본 발명에 따른 반도체 장치의 제조 방법의 일례를 도 5 내지 13을 참조하여 설명한다.
먼저, 도 5에 도시한 바와 같이 전공정이 끝난 반도체 기판(200)을 준비한다. 기판(200) 내부에는 트랜지스터, 다이오드, 전기적 배선 등의 다수의 박막 소자(미도시)들이 메모리 또는 논리 회로를 형성할 수 있다. 기판에는 적어도 하나 이상의 전극 패드(210a, 210b)가 미리 형성될 수도 있고, 후속적으로 형성할 수도 있다.
적어도 하나 이상의 전극 패드가 형성된 기판 상에 상기 전극 패드가 노출되도록 제1유전층(220)을 형성한다(도 6). 제1유전층(220)을 형성한 후 국부적인 식각을 통하여 전극 패드(210a, 210b)를 노출시킬 수 있으며, 이를 위하여 수행되는 포토리지스트 도포, 노광 공정, 부분적 식각 공정 등은 이미 당업자에게 잘 알려져 있으므로 자세한 설명을 생략한다.
다음으로, 도 7에 도시한 바와 같이 상기 제1유전층(220) 위에 상기 전극 패드(210a, 210b)와 전기적으로 연결되도록 부분적으로 제1도전층(230a, 230b)을 형성한다. 제1도전층(230a, 230b)은 전극 패드의 전기적 연결 매체인 동시에 후속적 으로 매립되는 집적형 수동소자의 전기적 연결을 위한 단자 역할을 하며, 또한 박막형 수동소자의 부품으로서 작용한다. 따라서, 제1도전층(230b)을 부분적으로 박막형 수동소자에 적합한 형태로 (예를 들어, 커패시터를 구성하는 제1전극, 또는 인덕터를 구성하는 와이어 패턴 형태로) 패턴화시킬 수 있을 것이다. 제1도전층(230a, 230b)은 전극 패드(210a, 210b)의 재배치 배선 역할을 한다.
다음으로, 도 8에 도시한 바와 같이, 상기 제1유전층(220) 및 제1도전층(230a, 230b) 위에 상기 제1도전층(230a)이 국부적으로 노출되도록 제2유전층(250)을 형성한다. 제2유전층의 노출된 부분은 수동소자 매립을 위한 매립홀(X)에 해당한다.
상기 제2유전층(250)의 두께는 박막형 수동 소자의 전기적 특성에 따라 그 두께가 결정될 수 있으며, 또한 원하는 유전율을 갖는 물질로 제2유전층을 형성할 수 있을 것이다.
다음으로, 도 9에 도시한 바와 같이 상기 제2유전층(250) 위에 부분적으로 제2도전층(260a, 260b)을 형성한다. 제2도전층의 일부분(260a)은 상기 매립홀(X)에서 제1도전층의 일부분(230a)과 전기적으로 연결되고, 제2도전층의 다른 부분(260b)은 박막형 수동소자의 부품으로서 박막형 수동소자에 적합한 형태로 (예를 들어, 커패시터를 구성하는 제2전극, 또는 인덕터를 구성하는 와이어 패턴 형태로) 패턴화시킬 수 있다.
제2유전층(250)의 제1도전층(230a)이 노출된 부위(매립홀)에는 집적형 수동소자(A)가 플립칩 본딩으로 매립되어 접속된다(도 10).
다음으로, 상기 제2유전층(250) 및 제2도전층(260a, 260b) 위에 제2도전층을 국부적으로 노출하도록 제3유전층(270)을 형성하고(도 11 참조), 상기 제3유전층(270)의 노출된 부위에 하부 금속층(under bump metal)(280)을 형성한다(도 12 참조). 하부 금속층(280)은 구리(Cu), 구리 합금(Cu-alloy), 니켈(Ni), 니켈 합금(Ni-alloy), 텅스텐(W), 텅스텐 합금(W-alloy), 티타늄(Ti), 티타늄 합금(Ti-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 크롬(Cr), 크롬 합금(Cr-alloy), 금(Au), 금 합금(Au-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 안티몬(Sb), 안티몬 합금(Sb-alloy), 인듐(IN), 인듐합금(In-alloy), 비스무스(Bi), 비스무스 합금(Bi-alloy), 백금(Pt), 백금합금(Pt-alloy) 중에서 선택되는 하나 이상의 물질을 선택하여 1층 또는 2이상의 다층 구조로 형성할 수 있다.
하부 금속층(280) 위에는 솔더 범프(290)를 형성한다(도 13). 솔더 범프는 볼 어태치(ball attach), 전기도금, 무전해 도금, 프린팅, 스퍼터(sputter) 등의 방법으로 형성할 수 있다.
본 발명에서 제1유전층, 제2유전층, 제3유전층은 예를 들어 폴리이미드, BCB, 실리콘 산화물, 실리콘 질화물 등의 유전체 재료로 형성될 수 있으며, 제1도전층, 제2도전층은 구리나 금, 알루미늄, 텅스텐 등의 물질로 형성될 수 있을 것이다. 그러나, 이 밖에도 다른 물질을 사용하여 각각을 형성할 수 있으며, 특별히 사용되는 물질에 제한을 두지는 않는다.
이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니므로, 본 발명은 본 발명 의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
본 발명에 따르면, 반도체 소자가 매립된 반도체 장치를 웨이퍼레벨로 구현함으로써 고주파 장치 또는 고전력 소자에 적용할 수 있다. 본 발명에 의해 구현된 반도체장치는 박막 공정만을 이용하여 수동소자를 내장하는 반도체 장치에 비해 공정이 단순하고 제조 비용이 절감되며, 전체 시스템 면적을 감소시키는 효과가 있다.

Claims (18)

  1. 기판 상에 형성된 전기적 디바이스와 외부 회로와의 전기적 연결을 위한 범프 영역 사이에 하나 이상의 반도체 소자, 또는 박막형 수동소자와 반도체 소자가 매립되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 기판은 전극 패드 위에 형성된 제1유전층과, 상기 제1유전층 상에 형성되며 상기 전극 패드와 전기적으로 연결되는 제1도전층과, 상기 제1도전층 상에 형성되는 제2유전층, 및 상기 제2유전층 상에 형성되는 제2도전층을 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 반도체 소자는 상기 제2유전층 하부 및 상부의 제1도전층과 제2도전층에 의하여 형성되는 반도체 장치.
  4. 제2항에 있어서, 제2유전층은 상기 제1도전층 상에 매립홀이 있는 반도체 장치.
  5. 제4항에 있어서, 상기 반도체 소자는 상기 매립홀에 내장되는 반도체 장치.
  6. 제2항에 있어서, 상기 제2유전층 및 제2도전층 상부에 형성되는 제3유전층을 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 제3유전층은 상기 제1도전층을 노출시키도록 매립홀이 있는 반도체 장치.
  8. 제6항에 있어서, 상기 제3유전층은 상기 반도체 소자를 노출시키는 개방부가 형성되어 있는 반도체 장치.
  9. 제2항에 있어서, 상기 전극 패드는 재배치된 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 박막형 수동소자 및 반도체 소자는 하나 이상의 커패시터, 인덕터, 저항 중의 어느 하나 이거나 커패시터, 인덕터, 저항이 조합된 어레이 또는 필터인 반도체 장치
  11. 제1항에 있어서, 상기 반도체 소자는 플립칩 본딩으로 기판에 연결되는 반도체 장치.
  12. 적어도 하나 이상의 전극 패드가 형성된 기판 상에 상기 전극 패드가 노출되도록 제1유전층을 형성하고,
    상기 제1유전층 위에 상기 전극 패드와 전기적으로 연결되도록 부분적으로 제1도전층을 형성하고,
    상기 제1도전층 위에 상기 제1도전층이 국부적으로 노출되도록 제2유전층을 형성하고,
    상기 제2유전층 위에 부분적으로 제2도전층을 형성하고,
    제2유전층의 노출된 부위에 반도체 소자를 매립하는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제12항에 있어서, 상기 제2도전층은 제2유전층의 국부적으로 노출된 부분에서 상기 제1도전층과 전기적으로 연결되는 반도체 장치 제조 방법.
  14. 제12항에 있어서, 상기 제2도전층은 노출되지 않은 제2유전층의 국부적인 영역에서 제1도전층과 박막형 수동 소자를 형성하는 반도체 장치 제조 방법.
  15. 제12항에 있어서, 상기 반도체 소자는 제1도전층과 플립칩 본딩으로 연결되는 반도체 장치 제조 방법.
  16. 제12항에 있어서, 상기 제2도전층 위에 제2도전층을 국부적으로 노출하도록 제3유전층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 제3유전층의 노출된 부위에 하부 금속층(under bump metal)을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서, 상기 하부 금속층 위에 솔더 범프를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
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