JP2008159654A - 半導体装置及び電子機器 - Google Patents

Abstract

【課題】コスト増を招くことなく、高いインダクタンス値を得ることができる半導体装置を提供する。
【解決手段】基板１０上にインダクタ素子４０を備えたＩＣチップであって、インダクタ素子４０を覆う磁性樹脂層３６を備え、磁性樹脂層３６は粉末状の磁性粒子３８が分散された樹脂膜３７で形成され、磁性粒子３８の中心粒径が、インダクタ素子４０の巻き線４１間隔よりも大きく形成されていることを特徴とする。
【選択図】図２

Description

本発明は、半導体装置及び電子機器に関するものである。

近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体装置（半導体チップ）の寸法とほぼ等しくすることができるチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が知られている。

このように、電子機器の小型化が進む中で、半導体装置に高性能なコンデンサ及びインダクタを集積化することが求められている。半導体基板上に形成されるインダクタの多くはスパイラル形状をなしている。また、このインダクタの特性を現すパラメータとしては、Ｑ値（インダクタンスと抵抗値との比）がある。

インダクタのＱ値を向上させるため、従来から種々の構造上の工夫がなされている。例えば、特許文献１には、磁性薄膜を用いて単位面積当たりのインダクタンスを増加させる構成が開示されている。また、特許文献２には、アンテナ特性向上の用途でウエハに磁性体を形成した構成が開示されている。
特開平１１−３５４３２３号公報 特開２００５−２２８７８５号公報

しかしながら、上述したような従来技術には以下のような問題が存在する。
特許文献１にあっては、インダクタの上側にのみに磁性薄膜が形成されているため、インダクタの配線間を磁力線が通過する。ここで、隣接する配線からは逆方向の磁力線が発生するので、配線間で磁束が相殺されてしまい、インダクタンス値の向上を多く望めないという問題がある。インダクタンス値を向上させるためには、インダクタの配線間に透磁率の低い非磁性材料を充填する必要があるが、インダクタの製造工程において、非磁性材料を充填する工程が加わるため、製造プロセス及び製造コストが増加してしまうという問題がある。

また、特許文献２にあっては、コイル状アンテナの内側のみに磁性体が形成されているため、上述の特許文献１と同様にインダクタンス値の向上を多く望めないという問題がある。

本発明は、上記課題を解決するためになされたものであって、コスト増を招くことなく、高いインダクタンス値を得ることができる半導体装置を提供することを目的とする。

上記目的を達成するため、本発明に係る半導体装置は、基板上にインダクタ素子を備えた半導体装置であって、前記インダクタ素子を覆う磁性樹脂体を備え、前記磁性樹脂体は粉末状の磁性体が分散された樹脂材で形成され、前記粉末状の磁性体の中心粒径が、前記インダクタ素子の巻き線間隔よりも大きく形成されていることを特徴とする。
この構成によれば、磁性体の中心粒径がインダクタ素子の巻き線間隔よりも大きく形成されているため、巻き線間には磁性体が入り込まず、樹脂材のみが充填され、インダクタ素子の周囲に磁性体が分散されることとなる。したがって、配線間における磁力線の通過を抑制するとともに、インダクタ素子の周囲であって磁性樹脂体の内部に磁力線を集中させ、インダクタ素子のインダクタンス値およびＱ値を向上させることができる。
さらに、インダクタ素子に、磁性体が分散された樹脂材を塗布するという簡単な工法で磁性樹脂体を形成することができるため、製造プロセス及び製造コストを抑えた上で、半導体装置の電気的特性を向上させることができる。

また、前記基板の第一面側に配置された第一インダクタ素子と、この第一インダクタ素子を覆う前記磁性樹脂体からなる第一磁性樹脂層と、前記基板の第二面側に配置された第二インダクタ素子と、この第二インダクタ素子を覆う前記磁性樹脂層からなる第二磁性樹脂層とが形成され、前記第一インダクタ素子および前記第二インダクタ素子は、前記基板を挟んで面対称となる位置に形成されていることを特徴とする。
この構成によれば、基板の両面にインダクタ素子を配置しているので、双方のインダクタ素子で磁力線を生じさせ、磁束密度を向上させることができるため、インダクタンス値およびＱ値の高いインダクタ素子を形成することができる。

また、前記基板には、前記第一磁性樹脂層と前記第二磁性樹脂層とを前記磁性樹脂体で接続する少なくとも二箇所の接続部が形成され、前記第一インダクタ素子および前記第二インダクタ素子の周囲に閉磁路が形成されていることを特徴とする。
この構成によれば、インダクタ素子から発生する磁力線が閉磁路の内部を通過するため、磁束密度が向上し、より高いインダクタンス値およびＱ値を得ることができる。

また、前記インダクタ素子は、渦巻き状の巻き線が平面内に形成されたスパイラルインダクタ素子であることが望ましい。
この構成によれば、薄型で高効率のインダクタ素子を形成することができる。

また、前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層にわたって積層形成されていることが望ましい。
この構成によれば、磁束密度を向上させることができるため、インダクタンス値およびＱ値の高いインダクタ素子を形成することができる。

一方、本発明に係る電子機器は、上述した半導体装置を備えたことを特徴とする。
この構成によれば、電気的特性に優れた小型の半導体装置を備えているので、電気的特性に優れた小型の電子機器を提供することができる。

以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。 ここでは、Ｗ−ＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）技術により半導体基板上にインダクタ素子が形成された半導体装置について説明する。

（第１実施形態）
図１は第１実施形態に係るＩＣチップ１の平面図である。
ＩＣチップ（半導体装置）１は、シリコンやガラス、石英、水晶等からなる基板１０を備えている。その基板１０の能動面には、図示しない電子回路が形成されている。その電子回路は、少なくとも配線パターンが形成されたものであり、複数の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）等の半導体素子や、複数のパッシブコンポーネント（受動部品）、それらを相互に接続する配線等によって構成されている。

基板１０の能動面の周縁部には、電子回路を外部に電気的接続するための電極２１と、外部から電力供給を受けるための複数の電極６２とが整列配置されている。電極２１から、基板１０の表面にかけて、インダクタ素子４０が形成されている。

図２はインダクタ素子の説明図であり、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＢ−Ｂ線における断面図である。
図２（ｂ）に示すように、基板１０の能動面１０ａには、電子回路を保護するため、ＳｉＮ等の電気絶縁性材料からなるパッシベーション膜８が形成されている。また基板１０の能動面１０ａの周縁部には、電子回路を外部に電気的接続するための電極２１が形成されている。その電極２１の表面には、パッシベーション膜８の開口部が形成されている。

その開口部からパッシベーション膜８の表面にかけて、インダクタ素子４０の巻き線４１がパターニングして形成されている。本実施形態において、巻き線４１の寸法は、例えば幅約２０μｍ、高さ約６μｍ、隣接する巻き線４１の間隔約２０μｍで形成されている。巻き線４１の構成材料は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料の単体または複合材料により、単層もしくは複数層に形成されている。なお電解メッキ法により巻き線４１を形成する場合には、巻き線４１は下地層の表面に形成されることが多いが、図２では下地層の記載を省略している。これらの構成材料は、巻き線４１として必要な抵抗レンジや耐許容電流値等の特性に応じて適宜選択することができる。

図２（ａ）に示すように、巻き線４１は平面視において略矩形の渦巻状（スパイラル状）に形成されているが、略円形や略多角形の渦巻状に形成されていてもよい。また図２（ｂ）に示すように、巻き線４１は側面視において同一平面状に形成されている。すなわち、本実施形態のインダクタ素子４０として、平面型インダクタ素子が採用されている。このように、平面型インダクタ素子を採用することで薄型で高効率のインダクタ素子４０を形成することができる。

図２（ａ）に示すように、巻き線４１の外側端部は、連結配線２２ａを介して電極２１に連結されている。また巻き線４１の内側端部は、巻き線４１の中央部で連結配線１１ａを介して電極１１に連結されている。そして、電極１１、２１からインダクタ素子４０に通電することにより、受動素子として利用することができる。

ここで、インダクタ素子４０を覆うように、磁性樹脂層３６（磁性樹脂体）が形成されている。
この磁性樹脂層３６は、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の非磁性材料の感光性樹脂からなる樹脂膜３７（樹脂材）に、センダストやアモルファス金属、フェライト等の粉末状の磁性体材料からなる磁性粒子３８（磁性体）が分散されたものである。この磁性粒子３８の中心粒径は、前述した巻き線４１の間隔（例えば２０μｍ）に対して、例えば３０μｍで形成されており、インダクタ素子４０の巻き線４１の間隔より大きく形成されている。また、磁性樹脂層３６の膜厚は、例えば４０μｍで形成され、磁性粒子３８が導電性を有さない程度の量で添加され分散されていることが望ましい。

磁性粒子３８の磁性材料として、センダストを採用することにより、磁性体材料を低コストで導入することができる。センダスト(Ｓｅｎｄｕｓｔ)は、飽和磁束密度・透磁率が高く、鉄損が小さく、耐摩耗性に優れている。センダストの成分の例は、例えばＦｅ−９．５％Ｓｉ−５．５％Ａｌであり、この組成領域の近傍で磁歪定数、磁気異方性定数がともにほぼ０となる。そのため、高い透磁率と低い保磁力が得ることができる。また金属間化合物としての性格が強く(Ｆｅ_３ＳｉとＦｅ_３Ａｌの混晶)、硬く脆いため加工は困難であるが、粉砕して粉末にすることは容易である。

図１に戻り、電極６２には、電極６２間のピッチを広げことを主たる目的として、再配置配線６４が接続されている。具体的には、ＩＣチップ１の表面中央部に、接続端子６３を構成する複数のパッドが形成されている。その接続端子６３に対して、電極６２から引き出された再配置配線６４が連結されている。これにより、狭ピッチの電極６２が中央部に引き出されて広ピッチ化されている。

接続端子６３の表面にはバンプ７８が形成されている。このバンプ７８は、例えばハンダバンプであり、印刷法等によって形成されている。このバンプ７８がリフロー等により溶解されて、相手側部材の接続端子に連結されるようになっている。なお、基板１０と接続端子６３との間に、樹脂材料等からなる応力緩和層等を形成してもよい。さらに、この応力緩和層をインダクタ素子４０と基板１０との間に延設させることで、基板１０における渦電流の発生を抑制することができる。

（ＩＣチップの製造方法）
次にＩＣチップの製造方法について説明する。
図３は、ＩＣチップの製造方法の工程図であり、図２（ａ）のＢ−Ｂ線に相当する部分における断面図である。なお半導体装置の製造には、Ｗ−ＣＳＰ技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後に個々の半導体装置に分離する。

まず図３（ａ）に示すように、基板１０のパッシベーション膜８の表面に連結配線１１ａ、２２ａ及び巻き線４１を形成する。その前提として、パッシベーション膜８の表面全体に下地膜（不図示）を形成する。この下地膜は、下層のバリア層と上層のシード層とで構成される。バリア層は、連結配線１１ａ、２２ａ及び巻き線４１を構成するＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等により厚さ１００ｎｍ程度に形成する。シード層は、連結配線１１ａ、２２ａ及び巻き線４１を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等により厚さ数１００ｎｍ程度に続けて形成する。それらはスパッタ法、ＣＶＤ法、無電解メッキ法などで形成されることが多い。

次に、連結配線１１ａ、２２ａ及び巻き線４１の形成領域に開口部を有するマスクを形成する。次に、下地膜のシード層を電極として電解Ｃｕメッキを行い、マスクの開口部にＣｕを埋め込んで連結配線１１ａ、２２ａ及び巻き線４１を形成する。これは、無電解メッキ法などで形成しても良い。マスクを除去した後に、連結配線１１ａ、２２ａ及び巻き線４１をマスクとして下地膜をエッチングする。

この連結配線１１ａ、２２ａ及び巻き線４１の形成工程において、パッシベーション膜８の表面に再配置配線および接続端子（以下「接続端子等」という。）を形成する。その具体的な方法は、上述した連結配線１１ａ、２２ａ及び巻き線４１の形成方法と同様である。このように、連結配線１１ａ、２２ａ及び巻き線４１と同時に接続端子等を形成することにより、製造工程を簡略化して製造コストを低減することができる。また、メッキやフォトリソグラフィ等を利用して正確に巻き線４１を形成することが可能になり、所望の特性を備えたインダクタ素子を形成することができる。なお、パッシベーション膜８の表面に形成された巻き線４１をレーザ等でトリミングすることにより、パッシベーション膜８の特性のチューニング（特性調整）を行うことも可能である。

続いて、図３（ｂ）に示すように、インダクタ素子４０を覆うように、磁性樹脂層３６を形成する。この磁性樹脂層３６の形成は、印刷法やディスペンサ法、トランスファーモールド法、スピンコート法、液滴吐出法、フォトリソグラフィ等を用いて行うことが可能である。特に、磁性樹脂層３６の構成材料として感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に磁性樹脂層３６をパターニングすることができる。この後、磁性樹脂層３６を乾燥・焼成して硬化させる。

そして、接続端子の表面に、バンプを形成する（図１参照）。
その後、ウエハから個々の基板１０を分離する。基板１０の分離は、ダイシング等によって行うことができる。以上により、本実施形態に係るＩＣチップ１が完成する。

したがって、本実施形態によれば、インダクタ素子４０を覆う磁性樹脂層３６が形成され、この磁性樹脂層３６は、樹脂膜３７に粉末状の磁性粒子３８が分散され、この磁性粒子３８の中心粒径が、インダクタ素子４０の巻き線４１間隔よりも大きく形成される構成とした。この構成によれば、磁性粒子３８の中心粒径がインダクタ素子４０の巻き線４１間隔よりも大きく形成されているため、巻き線４１間には磁性粒子３８が入り込まず、透磁率が低い樹脂膜３７のみが充填されることとなる。そして、透磁率の高い磁性粒子３８は、インダクタ素子４０の周囲に集中することとなる。
したがって、インダクタ素子４０の巻き線４１間における磁力線の通過を抑制し、隣接する配線から発生した逆方向の磁力線が相殺されることを防ぐとともに、インダクタ素子４０の周囲であって磁性樹脂層３６の内部に磁力線を集中させ、インダクタ素子４０のインダクタンス値およびＱ値を向上させることができる。

さらに、インダクタ素子４０に、磁性粒子３８が分散された樹脂膜３７を塗布するという簡単な工法で磁性樹脂層３６を形成することができるため、コストの増加を回避することができるとともに、厚さの大きい磁性層を容易、且つ短時間に形成することができる。したがって、高いインダクタ特性が得られるとともに、生産性の向上に寄与できる。

さらに、本実施形態では、磁力線が磁性樹脂層３６内で閉じてシールドされることから、基板１０に含まれるトランジスタ回路等の電子回路に悪影響を及ぼすことを防止でき、高品質のＩＣチップ１を得ることが可能になる。

（第１変形例）
続いて、図４に基づいてＩＣチップ１の第１変形例について説明する。図４は、図２（ａ）のＢ−Ｂ線に相当する部分における断面図である。
本変形例では、基板１０上に２層のインダクタ素子（スパイラルインダクタ素子）４０Ａ、４０Ｂを積層形成する点で第１実施形態と相違している。
なお、本変形例において、第１実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略する。

図４に示すように、パッシベ−ション膜８の表面にインダクタ素子４０Ａの巻き線４１Ａが形成され、この巻き線４１Ａの配線間および配線上には非磁性材料層が形成されている。非磁性材料層として、前述した樹脂膜３７と同様の材料により樹脂層３９が形成されている。樹脂層３９上には、インダクタ素子４０Ｂの巻き線４１Ｂが形成されている。これら巻き線４１Ａ、４１Ｂは、平面視で重なるように形成されている。また、巻き線４１Ｂは、図示しない電極により、基板１０の電子回路に接続されている。

ここで、巻き線４１Ａ、４１Ｂを覆うように、樹脂膜３７と磁性粒子３８からなる磁性樹脂層３６が形成されている。この磁性樹脂層３６は、第１実施形態と同様の材料により形成されている。

（ＩＣチップの製造方法）
次に、第１変形例に係るインダクタ素子の製造方法について、図５を用いるとともに、図３を援用して説明する。なお、第１実施形態と同様となる部分については、その詳細な説明を省略する。

まず、パッシベーション膜８の表面に巻き線４１Ａを形成する工程までは、図３（ｂ）に示す第１実施形態における巻き線４１を形成する工程と同様の方法で形成する。

次に、図５（ａ）に示すように、巻き線４１Ａの表面および配線間に樹脂層３９を形成する。この時、巻き線４１Ａの表面および配線間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。そして、パターニングされた樹脂層３９の表面をエッチング等により平坦化する。

次に、図５（ｂ）に示すように、平坦化された樹脂層３９の表面に、さらに巻き線４１Ｂを形成する。
次に、巻き線４１Ａ、４１Ｂを覆うように磁性樹脂層３６を形成する（図４参照）。
以上により、本変形例に係るインダクタ素子４０Ａ、４０Ｂを基板１０上に形成できる。

本変形例では、上述の第１実施形態と同様の効果を奏することに加えて、基板１０上に２層のインダクタ素子２４０Ａ、２４０Ｂを積層形成するため、多くの磁束を発生させることができるので、インダクタ素子のインダクタンス値およびＱ値を向上させることができる。

また、巻き線４１Ａの配線間および配線上には、非磁性材料からなる樹脂層３９が形成され、この樹脂層３９を間に挟んでインダクタ素子４０Ａ、４０Ｂが積層形成されるため、各インダクタ素子４０Ａ、４０Ｂの巻き線４１Ａ、４１Ｂから発生する磁力線が、巻き線４１Ａの配線間および配線上を通過しない。したがって、磁力線の短絡を抑制しつつ、インダクタンス値を大幅に向上させることが可能になる。

加えて、磁性樹脂層３６の樹脂膜３７の構成材料と樹脂層３９の構成材料が同一材料であるため、塗布条件等の設定が容易になるとともに、使用する材料の種類を減らすことが可能になり、生産性の向上を一層図ることができる。

（第２実施形態）
次に、図６に基づいて本発明の第２実施形態について説明する。図６は、図１のＦ−Ｆ線に相当する部分における断面図である。
本実施形態では、基板１０に実装される素子基板１２の両面にインダクタ素子１４０Ａ、１４０Ｂが形成されている点で第１実施形態と相違している。なお、基板１０上には、第１実施形態のインダクタ素子４０は形成されていないものとする。

図６に示すように、素子基板１２は平面視矩形状を呈し、基板１０の能動面１０ａ側の略中央にその主面（一方の面）１２ａを対向させ、能動面１０ａ及び主面１２ａ間に介在するバンプ１５によって、接続・実装されている。

素子基板１２は、ここでは例えばガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような透磁率の低い汎用樹脂を主体として構成された配線基板である。なお、素子基板１２としては、フレキシブル基板であってもよい。

素子基板１２の主面１２ａには、インダクタ素子１４０Ａ（第一インダクタ素子）が形成されている。さらに、素子基板１２の裏面（他方の面）１２ｂには、インダクタ素子１４０Ａと平面視で同一形状にインダクタ素子１４０Ｂ（第二インダクタ素子）が形成されている。つまり、インダクタ素子１４０Ａ，１４０Ｂは、素子基板１２を挟んで面対称となるように配置されている。

インダクタ素子１４０Ａの外側端部（配線の外側端部）は、主面１２ａに形成された接続配線４５に接続され、バンプ１５及び電極１３を介して基板１０と接続されている。また、インダクタ素子１４０Ｂの外側端部は、裏面１２ｂに形成された接続配線８１に接続され、素子基板１２を貫通する貫通電極８２、主面１２ａに形成された電極８３、バンプ１５及び電極１３を介して基板１０と接続されている。インダクタ素子１４０Ａ、１４０Ｂの中心側の端部は、図示しない配線により接続されている。

素子基板１２の主面１２ａには、インダクタ素子１４０Ａを覆う領域に第一磁性樹脂層１３６Ａが形成されている。また、素子基板１２の裏面１２ｂには、インダクタ素子１４０Ｂを覆う領域に第二磁性樹脂層１３６Ｂが形成されている。各磁性樹脂層１３６Ａ、１３６Ｂは、第１実施形態の磁性樹脂層３６と同一の材料で形成されている。また、各磁性樹脂層１３６Ａ、１３６Ｂの厚さは、基板１０及び接続端子６３を介して接続される後述する外部基板Ｐと接触しないように成膜される。

基板１０に形成された接続端子６３は、実装された素子基板１２よりも外側に位置して、プリント配線板等の外部基板Ｐと接続される。つまり、素子基板１２は、基板１０の接続端子６３が外部基板Ｐに接続されたときに、基板１０と外部基板Ｐとで形成される空間Ｋに配置される。なお、基板１０に素子基板１２を実装する際、通常基板１０と素子基板１２との間にソルダーレジスト又はアンダーフィルが形成される場合があるが、図６ではこれらの記載を省略している。また、磁性樹脂層１３６Ａ、１３６Ｂが、基板１０や外部基板Ｐと接触しないようであれば、本実施形態においても第１変形例のようにインダクタ素子を積層形成することも可能である。

（ＩＣチップの製造方法）
次に、図７に基づいて本実施形態のＩＣチップの製造方法について説明する。ここでは、主として素子基板１２にインダクタ素子を製造する手順について説明する。なお、第１実施形態と同様となる部分については、その詳細な説明を省略する。
図７（ａ）に示すように、素子基板１２に対してエッチング等により貫通電極８２が形成される貫通孔８２ａを形成するとともに、第１実施形態と同様の方法により、インダクタ素子１４０Ａ、１４０Ｂや接続配線４５、８１、電極８３、貫通電極８２の配線等を形成する。

続いて、図７（ｂ）に示すように、素子基板１２の裏面１２ｂ上でインダクタ素子１４０Ｂを覆う領域に第二磁性樹脂層１３６Ｂを形成する。そして、磁性樹脂層１３６Ｂを硬化させた後に、図７（ｃ）に示すように、素子基板１２の主面１２ａ上でインダクタ素子１４０Ａを覆う領域に第一磁性樹脂層１３６Ａを形成する。
この後、素子基板１２の主面１２ａ上の電極部に、図７（ｄ）に示すように、バンプ１５をはんだ等により形成する。これにより、素子基板１２が製造される。

そして、Ｗ−ＣＳＰ技術を用いて形成された基板１０と、素子基板１２とを電極１３及びバンプ１５において接続する。この基板１０と素子基板１２との接合においては、バンプ１５が、リフロー等により溶解されて、相手側部材の接続端子に連結されるようになっている。なお、基板１０と素子基板１２との接合においては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）等の接合材も用いることができる。

本実施形態では、上述の第１実施形態と同様の効果を奏することに加えて、素子基板１２の両面１２ａ、１２ｂにインダクタ素子１４０Ａ、１４０Ｂを形成しているので、双方のインダクタ素子１４０Ａ、１４０Ｂで磁力線を生じさせることができ、インダクタ素子１４０Ａ、１４０Ｂが少ない巻き数であっても、より大容量のインダクタンス値を得ることが可能になる。加えて本実施形態では、磁性樹脂層１３６Ａ、１３６Ｂ間に透磁率が低い素子基板１２が介在しているため、磁力線が短絡することを抑制でき、より磁力線を集中させることが可能になることから、より高いインダクタンス値を得ることができる。

さらに、基板１０のバンプ７８の先端部を結ぶ平面と基板１０とで形成される空間Ｋに素子基板１２が配置されるため、ＩＣチップ１の厚さを増加させることなくインダクタ素子１４０Ａ、１４０Ｂを付設することができ、ＩＣチップ１の高機能化及び薄型化に寄与できる。また、基板１０の能動面１０ａ上に素子基板１２を実装するため、基板１０の裏面を平滑とすることができ、ＩＣチップ１を外部基板Ｐに実装する際にも、容易なハンドリングを実現することができる。

（第３実施形態）
次に、図８に基づいて、本発明の第３実施形態について説明する。図８（ａ）は、本実施の形態における半導体装置の構成を示す平面図であって、図８（ｂ）は、半導体装置の概略構成を示す正面断面図である。
本実施形態では、インダクタ素子２４０Ａと２４０Ｂとが両面に形成されたインターポーザー２００に、インダクタ素子２４０Ａとインダクタ素子２４０Ｂが相互に接続される接続部２７〜２９が形成されている点で第２実施形態と相違している。

本実施形態のＩＣチップ１は、図８に示すように、インターポーザー２００と、基板１００（図８（ａ）では図示せず、図８（ｂ）参照）と、基板１００を埋め込むようにして、インターポーザー２００の主面２００ａ全体に形成されるモールド材１６とからなるシステムインパッケージ（ＳｉＰ）の構成をなすものである。

インターポーザー２００は平面視矩形状を呈し、その主面（一方の面）２００ａの略中央に、能動面１００ａ側を対向させた基板１００が実装されている。基板１００は、上述したように、その能動面１００ａをインターポーザー２００の主面２００ａと対向させた状態でフリップチップ実装され、能動面１００ａ及び主面２００ａ間に介在するバンプ１５０によって、インターポーザー２００上へと実装されている。

インターポーザー２００は、ここでは例えばガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような透磁率の低い汎用樹脂を主体として構成された配線基板であって、各種電子機器のマザーボードに実装する際の中継基板として機能するものである。なお、インターポーザー２００としては、フレキシブル基板であってもよい。

また、インターポーザー２００の裏面（他方の面）２００ｂ側には、主面２００ａ側における所定のインターポーザー側接続パッド部に接続された電極部が形成されており、それぞれの電極部上にバンプボール等を接続することで構成される電極端子２６を複数（ここでは、図８中、左右方向の端縁近傍にそれぞれ４つ）有している。このインターポーザー２００の電極端子２６が、ＩＣチップ１の外部接続端子として機能することになる。

インターポーザー２００の主面２００ａには、インダクタ素子２４０Ａ（第一インダクタ素子）が形成されている。さらに、インターポーザー２００の裏面２００ｂには、インダクタ素子２４０Ａと平面視で同一形状にインダクタ素子２４０Ｂ（第二インダクタ素子）が形成されている。

インダクタ素子２４０Ａ、２４０Ｂの周囲には、インターポーザー２００の長辺及び短辺と平行に延び、インターポーザー２００を貫通する平面視矩形の貫通孔１７、１８がそれぞれ形成されている。また、インダクタ素子２４０Ａ、２４０Ｂの中心部には平面視円形状の貫通孔１９が形成されている。インダクタ素子２４０Ａの外側端部（配線の外側端部）は、図示しない電極を介して、例えば基板１００と接続されている。また、インダクタ素子２４０Ｂの外側端部（配線の外側端部）は上記の電極部を介して電極端子２６と接続されている。
また、インダクタ素子２４０Ａ、２４０Ｂの中心側の端部は、貫通孔１９の壁面に形成された図示しない配線により接続されている。

また、インターポーザー２００には、インダクタ素子２４０Ａ及び貫通孔１７〜１９を覆う領域に第一磁性樹脂層２３６Ａが主面１２ａに形成されている。また、インターポーザー２００の裏面１２ｂには、インダクタ素子２４０Ｂ及び貫通孔１７〜１９を覆う領域に第二磁性樹脂層２３６Ｂが形成されている。各磁性樹脂層２３６Ａ、２３６ｂの厚さは、電極端子２６を介して接続される外部基板と接触しないように、電極端子２６の厚さよりも薄く成膜される。

これら磁性樹脂層２３６Ａ、２３６Ｂは、当該磁性樹脂層２３６Ａ、２３６Ｂを形成する磁性樹脂材料を貫通孔１７〜１９に装填することで設けられた接続部２７〜２９によって、互いに接続されている。つまり、インダクタ素子２４０Ａ、２４０Ｂの周囲には、磁性樹脂層２３６Ａ，２３６Ｂにより閉磁路が形成される（図１０参照）。

モールド材１６としては、例えば所定の粒径のシリカを分散させた熱硬化型エポキシ系樹脂からなるものが使用される。このように、モールド材１６によって、基板１００、インターポーザー２００を封止することにより、これら基板１００、インターポーザー２００に対する機械的又は化学的な保護を得ることができる。なお、磁性樹脂層２３６Ａ、２３６Ｂが、基板１００や外部基板と接触しないようであれば、本実施形態においても第１変形例のようにインダクタ素子を積層形成することが可能である。

（ＩＣチップの製造方法）
次に、図９に基づいて、本実施形態のＩＣチップの製造方法について説明する。なお、第１実施形態又は第２実施形態と同様となる部分については、その詳細な説明を省略する。
まず、図９（ａ）に示すように、インターポーザー２００に対してエッチング等により貫通孔１７〜１９（図９（ａ）では貫通孔１７は図示せず、図８（ａ）参照）を形成するとともに、電解メッキ法等により、インダクタ素子２３６Ａ、２３６Ｂや上述した電極、電極部、貫通孔１９内の配線等を形成する。

続いて、図９（ｂ）に示すように、印刷法やディスペンサ法、トランスファーモールド法、スピンコート法、液滴吐出法、フォトリソグラフィ等を用いて磁性樹脂材料を貫通孔１７〜１９に装填する。この後、磁性樹脂材料を乾燥・焼成して硬化させることにより、接続部２７〜２９が形成される。なお、この工程は、後述する第二磁性樹脂層２３６Ｂおよび／または第一磁性樹脂層２３６Ａの形成工程と同時に行ってもよい。

続いて、図９（ｃ）に示すように、インターポーザー２００の裏面２００ｂ上でインダクタ素子２４０Ｂ及び貫通孔１７〜１９を覆う領域に第二磁性樹脂層２３６Ｂを形成する。
そして、第二磁性樹脂層２３６Ｂを硬化させた後に、図９（ｄ）に示すように、インターポーザー２００の主面２００ａ上でインダクタ素子２４０Ａ及び貫通孔１７〜１９を覆う領域に第一磁性樹脂層２３６Ａを形成する。
この後、インターポーザー２００の主面２００ａ上の電極部に、図９（ｅ）に示すように、電極端子２６をはんだ等により形成する。

この後、図８（ｂ）に示すように、Ｗ−ＣＳＰ技術を用いて形成された基板１０と、上記のインターポーザー２００とをバンプ１５０において接続する。

次に、金型を用いて、基板１００を埋め込むようにして、インターポーザー２００の主面２００ａ上をモールド材１６で封止する。モールド金型へモールド材１６を注入させる方法は、サイドゲートとよばれる通路から溶融しながら流し込むトランスファーモールド方式が一般的であって、このような方式を用いて基板１００をモールド材１６で封止してパッケージ化する。モールド材１６としては、所定の粒径のシリカを分散させた熱硬化型エポキシ系樹脂からなるものを使用する。
モールド材１６の形成方法としては、上記したモールド金型によるものではなく、スピンコートによる成膜やドライフィルム等を貼着することによっても可能である。
以上により、本実施形態に係るＩＣチップ１が完成する。

本実施形態においては、上述の第１実施形態と同様の効果を奏することに加えて、インターポーザー２００の両面２００ａ、２００ｂに配置されたインダクタ素子２４０Ａ、２４０Ｂを覆う磁性樹脂層２３６Ａ、２３６Ｂが形成されている。さらに上記実施形態では、インダクタ素子２４０Ａ、２４０Ｂの外側及び中心部の貫通孔１７〜１９に磁性樹脂層２３６Ａ、２３６Ｂを装填することで設けられた接続部２７〜２９により、インダクタ素子２４０Ａ、２４０Ｂの周囲には、図１０に示すような閉磁路が形成される。閉磁路タイプにおいては、インダクタ素子２４０Ａ、２４０Ｂで発生する磁束が透磁率の高い磁性樹脂層２３６Ａ、２３６Ｂの磁性粒子２３８Ａ、２３８Ｂ中を主に通るため、インダクタ素子２４０Ａ、２４０Ｂの周囲を遮蔽していない開磁路タイプと比して、外部への磁束の漏れが少ない。そのため、インダクタ素子２４０Ａ、２４０Ｂに隣接する基板１００等の周辺部材との干渉により発生する漏れ電流を防ぐことができる。また、磁束密度をさらに増加させ、インダクタ素子２４０Ａ、２４０Ｂのインダクタンス値およびＱ値を向上させることができる。

（電子機器）
次に、上述したＩＣチップを備えた電子機器の例について説明する。
図１１は、携帯電話の斜視図である。上述したＩＣチップは、携帯電話１３００の筐体内部に配置されている。この構成によれば、高いインダクタンス値を有し、またコスト増が抑制されたＩＣチップを備えているので、低コストで高品質の携帯電話を提供することができる。

なお、上述したＩＣチップは、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの場合でも、低コスト、高品質の電子機器を提供することができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
また、巻き線の二層を積層する構成を例示したが、三層以上に積層する構成としてもよいことは言うまでもない。

ＩＣチップの説明図である。 第１実施形態に係るインダクタ素子の説明図である。 第１実施形態に係るＩＣチップの製造方法の工程図である。 第1変形例に係るＩＣチップの説明図である。 第1変形例に係るＩＣチップの製造方法の工程図である。 第２実施形態に係るＩＣチップの実装構造の説明図である。 第２実施形態に係るＩＣチップの製造方法の工程図である。 第３実施形態に係るＩＣチップの説明図である。 第３実施形態に係るＩＣチップの製造方法の工程図である。 第３実施形態に係るＩＣチップの説明図である。 携帯電話の斜視図である。

符号の説明

１…ＩＣチップ（半導体装置） １０、１００…基板 ３６…磁性樹脂層 ３６Ａ、１３６Ａ、２３６Ａ…第一磁性樹脂層 ３６Ｂ、１３６Ｂ、２３６Ｂ…第二磁性樹脂層 ３７…樹脂膜（樹脂材） ３８、２３８Ａ、２３８Ｂ…磁性体（磁性粒子） ４０、４０Ａ、４０Ｂ、１４０Ａ、１４０Ｂ、２４０Ａ、２４０Ｂ…インダクタ素子 ４１、４１Ａ、４１Ｂ…巻き線 １３００…電子機器

Claims (6)

1. 基板上にインダクタ素子を備えた半導体装置であって、
   前記インダクタ素子を覆う磁性樹脂体を備え、
   前記磁性樹脂体は粉末状の磁性体が分散された樹脂材で形成され、前記粉末状の磁性体の中心粒径が、前記インダクタ素子の巻き線間隔よりも大きく形成されていることを特徴とする半導体装置。
2. 前記基板の第一面側に配置された第一インダクタ素子と、この第一インダクタ素子を覆う前記磁性樹脂体からなる第一磁性樹脂層と、
   前記基板の第二面側に配置された第二インダクタ素子と、この第二インダクタ素子を覆う前記磁性樹脂層からなる第二磁性樹脂層とが形成され、
   前記第一インダクタ素子および前記第二インダクタ素子は、前記基板を挟んで面対称となる位置に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記基板には、前記第一磁性樹脂層と前記第二磁性樹脂層とを前記磁性樹脂体で接続する少なくとも二箇所の接続部が形成され、前記第一インダクタ素子および前記第二インダクタ素子の周囲に閉磁路が形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記インダクタ素子は、渦巻き状の巻き線が平面内に形成されたスパイラルインダクタ素子であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
5. 前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層に亘って積層されることを特徴とする請求項４記載の半導体装置。
6. 請求項１ないし請求項５のいずれかに記載の半導体装置を備えたことを特徴とする電子機器。

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