KR101580167B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조방법을 제공한다. 상기 반도체 소자의 제조방법은 고전압 영역 및 저전압 영역을 포함하는 반도체 기판 전면에 게이트 폴리를 형성하는 단계와, 저전압 영역 상의 게이트 폴리를 일부 식각하는 단계와, 게이트 폴리 상에 고전압 영역 및 저전압 영역의 단차를 줄이는 반사 방지막을 형성하는 단계와, 고전압 영역 및 저전압 영역 상에 각각 고전압용 감광막 패턴 및 저전압용 감광막 패턴을 형성하는 단계와, 고전압용 감광막 패턴 및 저전압용 감광막 패턴을 식각 마스크로 게이트 폴리를 식각하여 고전압용 게이트 폴리 및 저전압용 게이트 폴리를 형성하는 단계를 포함함을 특징으로 한다.
고전압 소자, 저전압 소자, 게이트 폴리

Description

반도체 소자 및 그의 제조방법{The semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자의 듀얼 게이트 및 그의 제조방법에 관한 것이다.
일반적으로, 온-칩(On-Chip)상에서 동시에 서로 다른 트랜스컨덕턴스 (Transconductance)를 갖는 소자를 구현하는 기술이 제안되고 있으며, 이러한 기술은 저전압 구동소자와 고전압 구동소자를 구현하는데 적용되고 있다.
고전압 및 저전압 구동소자를 동시에 구현시킬 때, 통상 두 번의 게이트 폴리 형성 공정을 실시하여 고전압용 게이트 폴리를 두껍게 형성하고, 저전압용 게이트 폴리를 얇게 형성시키는 일명 듀얼 게이트 산화 공정(dual gate oxidation process)을 적용하고 있다.
이러한 게이트 폴리 형성 방법은 고전압 게이트 폴리 공정, 식각 공정 및 저전압 게이트 폴리 공정을 순차적으로 실시하여 고전압용 게이트 폴리 및 저전압용 게이트 폴리를 형성하는 것이다.
그러나, 일반적인 게이트 폴리 형성방법은 고전압용 게이트 폴리 및 저전압 용 게이트 폴리를 분리적으로 형성함에 의해 공정이 복잡할 뿐만 아니라, 게이트 폴리를 형성하기 전에 실시하는 습식 식각 공정 및 전-세정 공정에 의해 웨이퍼 표면, 특히 저전압 소자 영역(LV)과 고전압 소자 영역(HV)과의 경계 부분의 패턴 프로파일(pattern profile)을 따라 물의 표면 장력이 발생되어 이 부분에 워터 마크(water mark)가 형성될 수 있다.
따라서, 이러한 공정은 제품 양산과 비용 측면에서 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 고전압용 게이트 폴리 및 저전압용 게이트 폴리를 동시에 형성함으로써, 공정을 단순화시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 고전압 영역 및 저전압 영역을 포함하는 반도체 기판 전면에 게이트 폴리를 형성하는 단계와, 저전압 영역 상의 게이트 폴리를 일부 식각하는 단계와, 게이트 폴리 상에 고전압 영역 및 저전압 영역의 단차를 줄이는 반사 방지막을 형성하는 단계와, 고전압 영역 및 저전압 영역 상에 각각 고전압용 감광막 패턴 및 저전압용 감광막 패턴을 형성하는 단계와, 고전압용 감광막 패턴 및 저전압용 감광막 패턴을 식각 마스크로 게이트 폴리를 식각하여 고전압용 게이트 폴리 및 저전압용 게이트 폴리를 형성하는 단계를 포함함을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자는 고전압 영역 및 저전압 영역을 포함하는 실리콘 기판과, 고전압 영역에 형성된 고전압용 게이트 폴리와, 고전압 영역의 일측에 형성된 저전압 영역 상에 형성되고, 고전압 게이트 폴리보다 두께가 얇게 형성된 저전압용 게이트 폴리를 포함함을 특징으로 한다.
본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법은 고전압용 게이트 폴리 및 저전압용 게이트 폴리를 동시에 형성함으로써, 공정을 단순화할 수 있고, 제품 생산 측면에서 비용을 줄일 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1d를 참조하여, 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리 게이트를 설명하기로 한다.
반도체 소자는 고전압 영역(HV) 및 저전압 영역(LV)을 포함하는 실리콘 기판(100) 상에 각각 고전압용 게이트 폴리(120c) 및 저전압용 게이트 폴리(120d)를 포함한다.
고전압 영역(HV) 및 저전압 영역(LV) 사이에 소자 분리막(미도시)을 더 포함할 수 있다.
고전압용 게이트 폴리(120c)는 저전압용 게이트 폴리(120d)의 두께보다 두껍게 형성되어, 폴리 저항(poly resistance)이 저전압용 게이트 폴리(120d)의 저항보다 크게 형성된다.
이러한 고전압용 게이트 폴리(120c) 및 저전압용 게이트 폴리(120d)의 저항차이로 인하여 채널을 형성시키는 문턱(threshold) 전압의 차이가 발생하게 되며, 이에 따라 드레인 및 소스 간에 전류가 흐르게 됨에 따라 고전압 트랜지스터 및 저 전압 트랜지스터를 구현할 수 있다.
이하, 도 1a 내지 도 1d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트의 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법은 먼저, 도 1a에 도시된 바와 같이, 고전압 영역(HV) 및 저전압 영역(LV)이 정의된 실리콘 기판(100)을 제공한다.
여기서, 고전압 영역(HV)은 고전압용 게이트 폴리가 형성될 영역이고, 저전압 영역(LV)은 상기 게이트 폴리보다 상대적으로 두께가 얇은 저전압용 게이트 폴리가 형성될 영역이다.
실리콘 기판(100)의 고전압 영역(HV)과 저전압 영역(LV) 사이에 STI 공정을 적용하여 소자 분리막(미도시)을 형성할 수 있다.
그 다음, N형 또는 P형 불순물의 이온주입 공정을 통해 고전압 영역(HV) 및 저전압 영역(LV) 각각에 N웰 또는 P웰(미도시)을 형성한다.
다음으로, 실리콘 기판(100) 전면 상에 게이트 폴리(120)를 형성한다.
게이트 폴리(120)는 예를 들어, 800℃ 정도의 온도에서 습식 산화 공정을 수행하여 형성하는 것이 바람직하다.
게이트 폴리(120)는 고전압 영역(HV) 및 저전압 영역(LV) 상에 고전압용 게이트 폴리의 두께로 형성한다.
그리고, 반도체 기판(100) 전면에 감광막(photoresist)을 증착한 후 감광막 마스크를 이용한 사진 및 식각 공정을 실시하여 고전압 영역(HV) 상에 제 1 감광막 패턴(140)을 형성하고, 저전압 영역(LV) 상에 형성된 게이트 폴리(120)는 노출시킨다.
도 1b에 도시된 바와 같이, 제 1 감광막 패턴(140)을 식각 마스크로하는 식각 공정을 실시하여 저전압 영역(LV) 상의 게이트 폴리(120a)는 일부(A-B)만큼 식각한다.
여기서, 상기 식각은 에치 레이트(etch rate)를 이용한 타임 에치(time etch) 방식으로써 건식 에치(dry etch) 공정을 이용할 수 있다.
그리고, 상기 건식 에치를 통하여 게이트 폴리를 식각하는 타겟(A-B)은 식각 장비의 에치 레이트를 이용하여 타임 에치 방식으로 조절할 수 있다.
상기 식각 후 저전압 영역(LV) 상에 남은 게이트 폴리(120a)의 일부(B) 영역은 저전압 트랜지스터용 게이트 폴리를 형성하는 두께를 갖는다.
한편, 게이트 폴리의 A와 B의 두께는 고전압 소자 및 저전압 소자를 작동시키는 전압(voltage)에 따라 변경 가능하다.
도 1c에 도시된 바와 같이, 고전압 영역(HV)의 제 1 감광막 패턴(140)을 습식 클린(wet clean) 공정을 이용하여 제거한다.
이후에 반사 방지막(BARC) 형성 공정을 통하여 고전압 영역(HV)과 저전압 영역(LV)의 단차를 줄인다.
즉, 고전압 영역(HV) 및 저전압 영역(LV)을 포함하는 실리콘 기판(100) 상에 반사 방지막(160)을 코팅하고, 이후 가열장치, 예를 들면, 오븐(oven)이나 핫 플레이트(hot plate)상에 장착한 다음, 상기 오븐(oven) 또는 핫 플레이트(hot plate)의 온도를 100~ 400℃ 로 조정하여 반사 방지막(160)에 열을 전달한다.
이상적으로는 반사 방지막(160)은 A-B에 해당되는 단차를 없애는 것이 바람직하다.
반사 방지막(160) 공정 이후, 고전압용 폴리 게이트 및 저전압용 폴리 게이트 패턴 형성 공정을 진행한다.
즉, 고전압 영역(HV) 및 저전압 영역(LV)의 반사 방지막(160) 상에 각각 제 2 감광막 패턴(170) 및 제 3 감광막 패턴(180)을 형성하고, 제 2 감광막 패턴(170) 및 제 3 감광막 패턴(180)을 식각 마스크로 하여 반사 방지막(160) 및 게이트 폴리(120a)를 건식 식각한다.
이와 같이, 제 2 감광막 패턴(170) 및 제 3 감광막 패턴(180) 형성 후 진행되는 한번의 식각 공정으로 고전압용 게이트 폴리(120c) 및 저전압용 게이트 폴리(120d)를 한번에 형성함으로써, 공정을 단순화할 수 있다.
도 1d에 도시된 바와 같이, 고전압 영역(HV) 및 저전압 영역(LV)에 각각 고전압 게이트 폴리(120c) 및 저전압 게이트 폴리(120d) 패턴이 형성되면, 제 2 감광막 패턴(170), 제 3 감광막 패턴(180) 및 반사 방지막(160)을 제거한다.
위와 같이, 고전압 및 저전압 트랜지스터의 게이트 폴리(gate poly)의 두께가 다르면 폴리 저항(poly resistance) 차이로 인하여 채널(channel)을 형성시키는 문턱 전압의 차이가 발생하게 되며, 이를 이용하여 고전압용 트랜지스터 및 저 전압용 트랜지스터를 구현할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변경 및 변형이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트를 형성하기 위한 공정 단면도.

Claims (5)

  1. 고전압 영역 및 저전압 영역을 포함하는 반도체 기판 전면에 게이트 폴리를 형성하는 단계;
    상기 저전압 영역 상의 상기 게이트 폴리를 일부 식각하는 단계;
    상기 게이트 폴리 상에 상기 고전압 영역 및 상기 저전압 영역의 단차를 줄이는 반사 방지막을 형성하는 단계;
    상기 고전압 영역 및 저전압 영역 상에 각각 고전압용 감광막 패턴 및 저전압용 감광막 패턴을 형성하는 단계;
    상기 고전압용 감광막 패턴 및 상기 저전압용 감광막 패턴을 식각 마스크로 상기 게이트 폴리를 식각하여 고전압용 게이트 폴리 및 저전압용 게이트 폴리를 형성하는 단계;
    를 포함함을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 저전압 영역 상의 상기 게이트 폴리를 일부 식각하는 단계에서, 상기 저전압 영역 상의 상기 게이트 폴리는 상기 고전압용 게이트 폴리 및 저전압용 게이트 폴리의 두께 차만큼 식각되는 반도체 소자의 듀얼 게이트 형성방법.
  3. 제 2 항에 있어서,
    상기 저전압 영역 상의 상기 게이트 폴리를 식각하는 단계는
    식각 장비의 에치 레이트(etch rate)를 이용하여 타임 에치(time etch) 방식으로 건식 식각하는 반도체 소자의 듀얼 게이트 형성방법.
  4. 제 1 항에 있어서,
    상기 반사 방지막은,
    상기 고전압 영역 및 상기 저전압 영역 상의 게이트 폴리 상에 코팅된 후, 오븐 또는 핫 플레이트를 이용하여 가열하는 반도체 소자의 듀얼 게이트 형성방법.
  5. 제1항에 있어서,
    상기 게이트 폴리 형성 이전에, 상기 반도체 기판의 상기 고전압 영역 및 상기 저전압 영역 사이에 소자 분리막을 형성하는 단계; 및
    상기 고전압 영역 및 상기 저전압 영역 각각에 N웰 또는 P웰을 형성하는 단계를 더 포함하는 반도체 소자의 듀얼 게이트 형성 방법.
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