KR19990011636A - 반도체장치의 소자분리방법 - Google Patents

반도체장치의 소자분리방법 Download PDF

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Abstract

본 발명의 반도체 장치의 소자분리방법은 반도체 기판 상에 제1 물질막 패턴 및 제2 물질막 패턴을 순차적으로 형성한다. 상기 제1 물질막 패턴 및 제2 물질막 패턴은 각각 질화막 및 산화막으로 형성한다. 그리고, 상기 제1 물질막 패턴 및 제2 물질막 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치가 형성된 반도체 기판의 전면에 불순물, 예컨대 불소를 이온주입한 후 상기 제2 물질막 패턴 및 제1 물질막 패턴을 제거한다. 상기 트렌치가 형성된 반도체 기판을 산화시켜 상기 트렌치 엣지에 균일한 두께를 갖도록 상기 트렌치의 양측벽과 바닥 및 상기 반도체 기판의 표면에 산화막을 형성한다. 다음에, 상기 트렌치에 매립된 절연막을 형성함으로써 반도체 장치의 소자분리를 완성한다. 본 발명에 의한 반도체 장치의 소자분리방법은 산화전에 불순물을 이온주입하고 산화하기 때문에 트렌치 엣지의 스트레스를 감소시켜 트렌지 엣지를 둥글게 만들 수 있다. 결과적으로, 트렌치 엣지에 형성되는 산화막이 균일하게 형성되어 접합 누설전류를 감소시킬 수 있다.

Description

반도체 장치의 소자분리방법
본 발명은 반도체 장치의 소자분리방법에 관한 것으로서, 보다 상세하게는 얕은 트렌치 분리(Shallow Trench Isolation; 이하, STI라 칭함)법을 이용한 반도체 장치의 소자분리방법에 관한 것이다.
반도체장치의 제조에 있어서, 소자분리방법으로써 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)법은 측면산화에 의한 버즈비크(Bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS법의 문제점을 개선하기 위한 방법의 하나로 얕은 트렌치 분리법이 제안되었다. 이 STI법은 반도체 기판을 식각하여 트렌치를 형성한 후 상기 트렌치가 형성된 반도체 기판을 산화시켜 패시베이션용 산화막을 형성한다. 이어서, 상기 산화막이 형성된 트렌치에 절연물질을 매립한 후 화학기계적 식각(chemical-mechanical polishing: 이하, CMP라 칭함)하여 소자분리막을 형성한다. 이 STI법은 소자분리막의 형성에 있어서 상기 LOCOS법와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS법의 단점들을 어느 정도 줄일 수 있고, 고집적화에 적합한 소자분리막의 형성이 가능하다.
그러나, 상기 STI법은 도 1에 도시한 바와 같이 반도체 기판(1)에 트렌치(3) 형성 후 패시베이션용 산화막(5)을 형성할 때 트렌치(3)의 엣지부위가 스트레스로 인하여 참조부호 A로 도시한 바와 같이 산화막(5)이 불균일하게 형성된다. 이렇게 되면, 반도체 장치는 접합 누설전류가 증가하는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 장치의 소자분리방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 반도체 장치의 소자분리방법의 문제점을 설명하기 위하여 도시한 단면도이다.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 소자분리방법은 반도체 기판 상에 제1 물질막 패턴 및 제2 물질막 패턴을 순차적으로 형성한다. 상기 제1 물질막 패턴 및 제2 물질막 패턴은 각각 질화막 및 산화막으로 형성한다. 그리고, 상기 제1 물질막 패턴 및 제2 물질막 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치가 형성된 반도체 기판의 전면에 불순물, 예컨대 불소를 이온주입한 후 상기 제2 물질막 패턴 및 제1 물질막 패턴을 제거한다. 상기 트렌치가 형성된 반도체 기판을 산화시켜 상기 트렌치 엣지에 균일한 두께를 갖도록 상기 트렌치의 양측벽과 바닥 및 상기 반도체 기판의 표면에 산화막을 형성한다. 다음에, 상기 트렌치에 매립된 절연막을 형성함으로써 반도체 장치의 소자분리를 완성한다.
본 발명에 의한 반도체 장치의 소자분리방법은 산화전에 불순물을 이온주입하고 산화하기 때문에 트렌치 엣지의 스트레스를 감소시켜 트렌지 엣지를 둥글게 만들 수 있다. 결과적으로, 트렌치 엣지에 형성되는 산화막이 균일하게 형성되어 접합 누설전류를 감소시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
도 2에서, 반도체 기판(11), 예컨대 실리콘 기판 상에 제1 물질막(13)을 형성한다. 이어서, 상기 제1 물질막(13) 상에 제2 물질막(15)을 형성한다. 본 실시예에서, 상기 제1 물질막(13) 및 제2 물질막(15)는 각각 질화막 및 산화막으로 형성한다.
도 3에서, 상기 제2 물질막(15) 상에 사진공정을 이용하여 포토레지스트 패턴(17)을 형성한다. 이어서, 상기 포토레지스트 패턴(17)을 식각마스크로 상기 제2 물질막(15) 및 제1 물질막(13)을 식각하여 제2 물질막 패턴(15a) 및 제1 물질막 패턴(13a)을 을 형성한다.
도 4에서, 상기 포토레지스트 패턴(17)을 제거한다. 이어서, 상기 제2 물질막 패턴(15a) 및 제1 물질막 패턴(13a)을 식각 마스크로 상기 반도체 기판(11)을 식각하여 트렌치(19)를 형성한다.
도 5에서, 상기 트렌치(19)가 형성된 반도체 기판(11)의 전면에 불순물(21), 예컨대 불소를 이온주입하는데, 반도체 기판(11)의 손상을 적게 하기 위해 낮은 에너지로 이온주입한다. 이렇게 불순물(21)로 불소를 이온주입 하면 반도체 기판(11) 표면이 불소로 감싸지며 후 공정의 산화시 반도체 기판(11)의 실리콘과 산소의 스트레스를 감소시킬 수 있다.
도 6에서, 상기 제2 물질막 패턴(15a) 및 제1 물질막 패턴(13a)을 제거한다. 이어서, 상기 트렌치(19)가 형성된 반도체 기판을 950℃ 이상, 예컨대 950 ∼ 1150 ℃의 고온에서 산화시켜 상기 트렌치(19)의 양측벽과 바닥 및 반도체 기판(11)의 표면에 산화막(23)을 형성한다. 이때, 트렌치(19)의 상부 엣지는 스트레스가 감소하여 종래와 다르게 둥근 형태로 산화막이 형성된다. 계속하여, 상기 트렌치(19)에 절연막을 매립하여 반도체 장치의 소자분리를 완성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
본 발명에 의한 반도체 장치의 소자분리방법은 산화전에 불순물을 이온주입하고 산화하기 때문에 트렌치 엣지의 스트레스를 감소시켜 트렌지 엣지를 둥글게 만들 수 있다. 이에 따라, 트렌치 엣지에 형성되는 산화막이 균일하게 형성되어 접합 누설전류를 감소시킬 수 있다.

Claims (6)

  1. 반도체 기판 상에 제1 물질막 패턴 및 제2 물질막 패턴을 순차적으로 형성하는 단계;
    상기 제1 물질막 패턴 및 제2 물질막 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 반도체 기판의 전면에 불순물을 이온주입하는 단계;
    상기 제2 물질막 패턴 및 제1 물질막 패턴을 제거하는 단계;
    상기 트렌치가 형성된 반도체 기판을 산화시켜 상기 트렌치 엣지에 균일한 두께를 갖도록 상기 트렌치의 양측벽과 바닥 및 상기 반도체 기판의 표면에 산화막을 형성하는 단계; 및
    상기 트렌치에 매립된 절연막을 형성하는 단계를 포함하여 이루지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  2. 제1항에 있어서, 상기 제1 물질막 패턴 및 제2 물질막 패턴은 각각 질화막 및 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  3. 제1항에 있어서, 상기 불순물은 불소인 것을 특징으로 하는 반도체 장치의 소자분리방법.
  4. 제1항에 있어서, 상기 반도체 기판의 산화는 950 ∼ 1150℃ 에서 수행하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  5. 반도체 기판 상에 제1 물질막을 형성하는 단계;
    상기 제1 물질막 상에 제2 물질막을 형성하는 단계;
    상기 제2 물질막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 제1 물질막 및 제2 물질막을 식각하여 상기 반도체 기판의 표면을 노출하는 제2 물질막 패턴 및 제1 물질막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 제1 물질막 패턴 및 제2 물질막 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 반도체 기판의 전면에 불순물을 이온주입하는 단계;
    상기 제2 물질막 패턴 및 제1 물질막 패턴을 제거하는 단계;
    상기 트렌치가 형성된 반도체 기판을 산화시켜 상기 트렌치 엣지에 균일한 두께를 갖도록 상기 트렌치의 양측벽과 바닥 및 반도체 기판의 표면에 산화막을 형성하는 단계; 및
    상기 트렌치에 매몰된 절연막을 형성하는 단계를 포함하여 이루지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  6. 제5항에 있어서, 상기 불순물은 불소인 것을 특징으로 하는 반도체 장치의 소자분리방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037420A (ko) * 2000-11-14 2002-05-21 박종섭 반도체 소자의 소자분리막 형성방법
KR100345400B1 (ko) * 1999-10-08 2002-07-26 한국전자통신연구원 가장자리에 두꺼운 산화막을 갖는 트렌치 형성방법
KR20030001928A (ko) * 2001-06-28 2003-01-08 동부전자 주식회사 반도체 장치의 에스티아이 형성 방법
KR100419872B1 (ko) * 2001-09-13 2004-02-25 주식회사 하이닉스반도체 반도체소자 격리방법
KR100588641B1 (ko) * 2004-12-22 2006-06-12 동부일렉트로닉스 주식회사 트렌치 코너 라운딩 향상 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6469027A (en) * 1987-09-10 1989-03-15 Fujitsu Ltd Manufacture of semiconductor device
KR960011913B1 (ko) * 1990-10-11 1996-09-04 마쯔시다덴기산교 가부시기가이샤 적층형입자경계절연형 반도체세라믹콘덴서 및 그 제조방법
KR940011096B1 (ko) * 1991-05-17 1994-11-23 삼성전자 주식회사 반도체장치의 소자분리방법
US5215143A (en) * 1992-11-16 1993-06-01 American Colloid Company Non-porous carbon molding (foundry) sand and method of casting
KR970053418A (ko) * 1995-12-23 1997-07-31 김주용 반도체 소자 분리 방법
KR100191713B1 (ko) * 1996-04-24 1999-06-15 김영환 반도체 소자의 필드 산화막 형성방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100345400B1 (ko) * 1999-10-08 2002-07-26 한국전자통신연구원 가장자리에 두꺼운 산화막을 갖는 트렌치 형성방법
KR20020037420A (ko) * 2000-11-14 2002-05-21 박종섭 반도체 소자의 소자분리막 형성방법
KR20030001928A (ko) * 2001-06-28 2003-01-08 동부전자 주식회사 반도체 장치의 에스티아이 형성 방법
KR100419872B1 (ko) * 2001-09-13 2004-02-25 주식회사 하이닉스반도체 반도체소자 격리방법
KR100588641B1 (ko) * 2004-12-22 2006-06-12 동부일렉트로닉스 주식회사 트렌치 코너 라운딩 향상 방법

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