JP4707692B2 - 液晶表示装置用薄膜トランジスター基板及びその製造方法 - Google Patents

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Description

本発明は液晶表示装置用薄膜トランジスターに関するものであり、より詳細には、フォトマスクの数を減らすことができる液晶表示装置用薄膜トランジスターに関するものである。
最近、情報化社会において、電子ディスプレー装置の役割はますます重要になり、各種電子ディスプレー装置が多様な産業分野に広範囲に使用されている。
一般的に、電子ディスプレー装置というものは多様な情報などを視覚を通じて人間に伝達する装置をいう。即ち、電子ディスプレー装置とは各種電子機器から出力される電気的な情報信号を人間の視覚により認識可能である光情報信号へ変換する電子装置であり、人間と電子機器を連結する架橋的な役割を担当する装置と言える。
このような電子ディスプレー装置において、光情報信号が発光現象によって表示される場合には発光型表示(emissive display)装置と言われ、反射、散乱、干渉現象などによって光変調で表示される場合には受光型表示(non−emissive display)装置と言われる。能動型表示装置とも言われる前記発光型表示装置としては、陰極線管(CRT)、プラズマディスプレーパネル(PDP)、発光ダイオード(LED)及びエレクトロルミネセント(electroluminescent display:ELD)などを挙げることができる。かつ、受動型表示装置である前記受光型表示装置としては、液晶表示装置(LCD又はelectrochemical display:ECD)及び電気泳動表示装置(electrophoretic image display:EPID)などを挙げることができる。
テレビやコンピュータ用モニターなどのような画像表示装置に使用される一番長い歴史を有するディスプレー装置である陰極線管(CRT)は表示品質及び経済性などの面で一番高い占有率を有しているが、重量が大きい、容積が大きい及び消費電力が高いなどのような短所を多く有している。
しかし、半導体技術の急速な進歩によって各種電子装置の固体化、低電圧化及び低電力化と共に電子機器の小型及び軽量化に従って新しい環境に適合する電子ディスプレー装置、即ち薄くて軽くかつ低い駆動電圧及び低い消費電力の特性を備えた平板パネル型ディスプレー装置に対する要求が急激に増大している。
現在開発された多種の平板ディスプレー装置のうちで、液晶表示装置はそれとは異なるディスプレー装置に比べて薄くて軽く、低い消費電力及び低い駆動電圧を備えていると同時に、陰極線管に近い画像表示が可能であるので、多様な電子装置に広範囲に使用されている。
液晶表示装置は、電極が形成されている二枚の基板とその間に挿入されている液晶層から成り、前記電極に電圧を印加して前記液晶層の液晶分子を再配列させて透過される光の量を調節するディスプレー装置である。液晶表示装置は外部光源を利用して画像を表示する透過型液晶表示装置と外部光源の代わりに自然光を利用する反射型液晶表示装置で区分可能である。かつ、前記二枚の基板には、各々電極が形成され、各電極に印加される電圧をスイッチングするための薄膜トランジスターが二枚の基板内の一枚の基板に形成される。
通常、液晶表示装置の薄膜トランジスターが形成される基板は、マスクを利用したフォトリソグラフィを通じて製造することが一般的であるが、現在は7枚のマスクを使用している。
図1は従来の反射型液晶表示装置用薄膜トランジスターの断面図である。
図1を参照すれば、ガラス、石英又はサファイアから成った透明な基板10上にゲート膜として、例えばクロム(Cr)、アルミニウムh(Al)、モリブデン(Mo)又はモリブデンタングステン(MoW)などの単一メタル膜や二重メタル膜を蒸着した後、フォトリソグラフィにより前記ゲート膜をパターニングして、ゲート配線を形成する(第1マスク)。前記ゲート配線はゲート電極12、前記ゲート電極12に連結されるゲートライン及び外部から信号が印加されて前記ゲートラインに伝達するゲートパッド13を含む。
前記ゲート配線が形成された基板10上にシリコン窒化物から成ったゲート絶縁膜14を約4500Aの厚さで形成する。前記ゲート絶縁膜14上に非晶質シリコンのような半導体膜を蒸着し、これをフォトリソグラフィによりパターニングして薄膜トランジスターのアクティブパターン16を形成する(第2マスク)。
前記アクティブパターン16及びゲート絶縁膜14上にメタル膜を蒸着した後、フォトリソグラフィにより前記メタル膜をパターニングして、データ配線を形成する(第3マスク)。前記データ配線はソース電極18、ドレーン電極19及び画像信号を伝達するためのデータパッド(図示せず)を含む。
前記データ配線及びゲート絶縁膜14上にシリコン窒化物から成った無機保護膜20を約4000Aの厚さで形成した後、フォトリソグラフィにより前記ソース電極18上において、ゲート配線上及びデータパッド上の前記無機保護膜20及びゲート絶縁膜14をドライエッチングする(第4マスク)。
前記無機保護膜20上に感光性の有機保護膜22を約2〜4μmの厚さで塗布した後、フォトマスクを使用して前記有機保護膜22を露光する(第5マスク)。この時ソース電極18上、ゲート配線上及びデータパッド上の前記有機保護膜22が完全(full)露光される。
かつ、画素部の反射板を散乱構造に作るために、また別のフォトマスクを利用して前記有機保護膜22を再び露光する(第6マスク)。この時、前記表示領域の有機保護膜22は露光器の分解能程度の線幅を有する不規則なパターンにより不完全露光される。
続いて、前記露光された有機保護膜22を現像すると、前記表示領域の有機保護膜22表面に多数の凹凸が形成されると同時に、ソース電極18を露出させる第1ビアホール及びゲートパッド13を露出させる第2ビアホールが形成される。かつ、図示しなかったが、データパッドを露出させる第3ビアホールも形成される。
前記ビアホールが形成された有機保護膜22上にアルミニウム(Al)のような反射メタル膜を蒸着した後、これをフォトリソグラフィによりパターニングして、前記第1ビアホールを通じてソース電極18と連結される画素電極26及び前記第2ビアホールを通じてゲートパッド13と連結されるゲートパッド電極27を形成する(第7マスク)。かつ、前記第3ビアホールを通じてデータパッドと連結されるデータパッド電極(図示せず)も共に形成される。前記画素電極26はゲート配線とデータ配線により囲まれた画素領域内に形成され、反射板に提供される。
上述した従来方法によると、薄膜トランジスターを製造するためにゲート配線、アクティブパターン、データ配線、無機保護膜、有機保護膜及び画素電極の総6層でフォトリソグラフィが必要であり、これによって総7枚のフォトマスクが要求される。
フォトマスクの数が増すほど工程費用と工程誤謬の確率が増加して、製造原価を高める原因になるので、工程の単純化のために無機保護膜を省略して保護膜を単一層で形成する方法が提案された。
図2乃至図7は無機保護膜を省略した従来の他の方法による薄膜トランジスターのビアホール形成方法を説明するための断面図である。ここで、図2、4、及び6は表示領域の一部分を図示し、図3、図5及び図7はパッド領域の一部分を図示する。
図2及び図3を参照すれば、第1メタル膜から成ったゲート配線42、無機絶縁膜から成ったゲート絶縁膜43及び第2メタル膜から成ったデータ配線44が順次に形成されている基板40上に感光性物質から成った有機保護膜45を塗布した後、フォトマスク30を利用して前記有機保護膜45のビアホール領域45a、45bを露光する。
図4及び図5を参照すれば、現像工程に前記有機保護膜45の露光された領域を除去して、有機保護膜パターン45cを形成する。続いて、前記有機保護膜パターン45cをエッチングマスクとして利用して、ドライエッチングにより前記データ配線44を露出させる第1ビアホール46を形成する。さらに、前記有機保護膜パターン45c下部のゲート絶縁膜43をドライエッチングしてゲート配線42を露出させる第2ビアホール47を形成する。この時、前記無機絶縁膜からなるゲート絶縁膜43が側面エッチング(side etch)されて有機保護膜パターン45cの下部にアンダーカット(A)が発生する。同様に、前記データ配線44がモリブデン(Mo)やモリブデンタングステン(MoW)のように消耗量が多い材料で形成される場合は、前記第1ビアホール46の縁で前記データ配線44が側面エッチングされて有機保護膜パターン45cの下部にアンダーカット(A)が発生する。これと同時に、前記第1ビアホール46の基底でもデータ配線44が所定厚さほどエッチングされる(B)。
図6及び図7を参照すれば、前記第1及び第2ビアホール46、47が形成された有機保護膜パターン45c上にアルミニウム(Al)のような反射メタル膜を蒸着した後、これをフォトリソグラフィによりパターニングする。そうすると、前記第1ビアホール46を通じてデータ配線44と連結される画素電極48及び第2ビアホール47を通じてゲート配線42と連結されるパッド電極49が形成される。
この時、前記有機保護膜パターン45cの下部に形成されているアンダーカットによって、前記反射メタル膜の段差塗布性が不良になることにより、第1及び第2ビアホール46、47の基底で反射メタル膜が短絡される問題が発生する。従って、このようなアンダーカット問題を解決しなければ、保護膜を有機絶縁膜の単一層に使用することができないので、フォトマスク数を減らすことができない。
従って、本発明の目的は、保護膜を単一層で形成してフォトマスクの数を減らすことができる液晶表示装置用薄膜トランジスターを提供することにある。
本発明1は、
表示領域及び前記表示領域の外郭に位置したパッド領域を含む基板上に形成され、前記表示領域内に形成されたゲート電極を含むゲートラインと、前記パッド領域に形成され、前記ゲートラインの縁端に連結されたゲートパッドを含み、第1方向に延びるゲート配線と、
前記ゲート配線及び前記基板上に形成され、前記ゲート配線を部分的に露出するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたアクティブパターンと、
前記アクティブパターンと一部重畳されながら、前記ゲート絶縁膜上に形成され、前記第1方向と直交する第2方向に延びるデータ配線と、
前記基板の前記パッド領域に位置して前記ゲート配線と同一な層で形成されたデータパッドを含み、
前記データ配線及び前記ゲート絶縁膜上に形成され、前記データ配線を部分的に露出する第1ビアホールと部分的に露出された前記ゲートパッドを露出する第2ビアホールを含む有機保護膜パターンと、
前記有機保護膜パターン上に形成され、前記データ配線上に前記第1ビアホールを通じて前記データ配線と連結された画素電極と、
前記有機保護膜パターン上に形成され、前記第2ビアホールを通じて前記ゲート配線と連結されたパッド電極を含み、
前記第1ビアホール部位で前記データ配線は表面部にグルーブを形成する段差部を含み、
前記第2ビアホールの基底エッジで前記ゲート絶縁膜が前記有機保護膜パターンに比べて、前記第2ビアホールの内側に突出されており、
前記ゲートパッド及び前記データパッドは同一工程で露出されている液晶表示装置用薄膜トランジスター基板を提供する。
本発明2は、発明1において、前記データ配線の段差部は、前記第1ビアホールの側壁で前記有機保護膜パターンに比べて突出されている液晶表示装置用薄膜トランジスター基板を提供する。
本発明3は、発明1において、前記データ配線は、前記アクティブパターンの第1領域と重畳される第1電極と前記アクティブパターンの前記第1領域と対向される第2領域と重畳される第2電極を含み、前記第1ビアホールは、前記第1電極上に形成された液晶表示装置用薄膜トランジスター基板を提供する。
本発明は、発明において、前記有機保護膜パターン上に前記画素電極と同一な層で形成され、前記データ配線の縁端上へ前記有機保護膜パターンに形成された第3ビアホールと、前記データパッド上に前記ゲート絶縁膜及び前記有機保護膜パターンにわたって形成された第4ビアホールを通じて前記データ配線の縁端と前記データパッドを連結させるブリッジ電極をさらに具備する液晶表示装置用薄膜トランジスター基板を提供する。
本発明は、発明1において、前記表示領域の前記有機保護膜パターンの表面に多数の凹凸が形成された請求項1に記載の液晶表示装置用薄膜トランジスター基板を提供する。
本発明は、発明1において、前記画素電極は透明電極と反射電極の二重層で形成された液晶表示装置用薄膜トランジスター基板を提供する。
本発明は、発明において、前記パッド電極は、前記透明電極の単一層で形成された液晶表示装置用薄膜トランジスター基板を提供する。
本発明は、
表示領域及び前記表示領域の外郭に位置したパッド領域を含む基板上に形成され、前記表示領域内に形成されたゲート電極を含むゲートラインと、前記パッド領域に形成され、前記ゲートラインの縁端に連結されたゲートパッドを含み、第1方向に延びるゲート配線と、
前記ゲート配線及び前記基板上に形成され、前記ゲート配線を部分的に露出するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたアクティブパターンと、
前記アクティブパターンと一部重畳されながら、前記ゲート絶縁膜上に形成され、前記第1方向と直交する第2方向に延びるデータ配線と、
前記基板の前記パッド領域に位置して、前記ゲート配線と同一な層に形成されたデータパッドと、
前記データ配線及び前記ゲート絶縁膜上に形成され、前記データ配線を部分的に露出する第1ビアホールと部分的に露出された前記ゲートパッドを露出する第2ビアホールを含む有機保護膜パターンと、
前記有機保護膜パターン上に形成され、前記データ配線上に前記第1ビアホールを通じて前記データ配線と連結された画素電極と、
前記有機保護膜パターン上に形成され、前記第2ビアホールを通じて前記ゲート配線と連結されたパッド電極を含み、
前記データ配線は、前記第1ビアホール基底で前記データ配線の表面部にグルーブを形成する段差部を具備しており、
前記ゲートパッド及び前記データパッドは同一工程で露出されている液晶表示装置用薄膜トランジスター基板を提供する。
例えば、表示領域及び前記表示領域の外郭に位置したパッド領域を含む基板上に第1方向に延びるゲート配線を形成する段階と、前記ゲート配線及び基板上にゲート絶縁膜を挿入して、前記第1方向と直交する第2方向に延びるデータ配線を形成する段階と、前記データ配線及びゲート絶縁膜上に有機保護膜を形成する段階と、ビアホールが形成される領域の縁で前記有機保護膜の傾斜が低くなるようにフォトリソグラフィを実施して、有機保護膜パターンを形成する段階と、前記有機保護膜パターンをマスクとして利用して、前記ゲート絶縁膜をエッチングすることにより、前記データ配線を露出させる第1ビアホール及び前記ゲート配線を露出させる第2ビアホールを形成する段階と、前記有機保護膜パターン下部のアンダーカットを除去する段階と、前記有機保護膜パターン上に、前記第1ビアホールを通じて前記データ配線と連結される画素電極及び前記第2ビアホールを通じて前記ゲート配線と連結されるパッド電極を形成する段階を具備する液晶表示装置用薄膜トランジスターの製造方法も考えられる。
ビアホール領域の縁にスリット又は半透明膜から成った部分露光パターンが形成されたフォトマスクを利用して有機絶縁膜から成った保護膜を1回露光して、ビアホール領域の縁で前記有機保護膜の傾斜が低くなるように有機保護膜パターンを形成する。続いて、有機保護膜パターンをドライマスクとして利用したドライエッチング工程を実施して、ビアホールを形成した後、前記有機保護膜パターンをアッシング又はプラズマドライエッチングして有機保護膜パターン下部のアンダーカットを除去する。このように、アンダーカットが除去されると、ビアホールの基底エッジで有機保護膜パターンの下部膜が突出されるので、後続工程で蒸着されるメタル膜の段差塗布不良が発生しない。
ここで、無機保護膜を形成しないので、無機保護膜のフォトリソグラフィーが不要である。更に、前記フォトマスクで画素部の反射板に対応される位置にも部分露光パターンを形成すると、一つのフォトマスクを利用した1回の露光工程だけでビアホールを形成すると同時に、有機保護膜の表面に多数の凹凸構造を形成することができる。従って、反射透過複合型や反射型液晶表示装置においてフォトマスクの数を従来の7枚から5枚に減らすことができる。
また、例えば表示領域及び前記表示領域の外郭に位置したパッド領域を含む基板上に、前記表示領域内に形成するゲート電極を含むゲートラインと、前記パッド領域に形成し、前記ゲートラインの縁端に連結されたゲートパッドを含み、第1方向に延びるゲート配線を形成する段階と、前記ゲート配線及び基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にアクティブパターンを形成する段階と、前記ゲート絶縁膜上に、前記アクティブパターンの第1領域と重畳される第1電極と、前記アクティブパターンの第1領域と対向される第2領域と重畳される第2電極を含み、前記第1方向と直交する第2方向に延びるデータ配線を形成する段階と、前記データ配線及びゲート絶縁膜上に有機保護膜を形成する段階と、ビアホールが形成される領域の縁で前記有機保護膜の傾斜が低くなるようにフォトリソグラフィを実施して、有機保護膜パターンを形成する段階と、前記有機保護膜パターンをマスクとして利用して、前記ゲート絶縁膜をエッチングすることにより、前記第1電極を露出させる第1ビアホール及び前記ゲートパッドを露出させる第2ビアホールを形成する段階と、前記有機保護膜パターン下部のアンダーカットを除去する段階と、前記有機保護膜パターン上に、前記第1ビアホールを通じて前記第1電極と連結される画素電極及び前記第2ビアホールを通じて前記ゲートパッドと連結されるパッド電極を形成する段階を具備する液晶表示装置用薄膜トランジスターの製造方法も考えられる。
二つのフォトマスクを利用して露光工程を2回連続実施して、ビアホール領域の縁に低い厚さの有機保護膜パターンを残す。続いて、前記有機保護膜パターンを利用してビアホールを形成した後、アッシング又はプラズマドライエッチング工程により、前記有機保護膜パターンの下部に形成されるアンダーカットを除去する。従って、画素電極用メタル膜の段差塗布不良を防止する。
ここで、無機保護膜を形成しないので、無機保護膜のフォトリソグラフィーが不要である。更に、前記二つのフォトマスクのうち、一つのフォトマスクを有機保護膜の凹凸構造露光のためのマスクとしても使用することができるので、反射透過複合型や反射型液晶表示装置においてフォトマスクの数を従来の7枚から6枚に減らすことができる。
また、例えば、表示領域及び前記表示領域の外郭に位置したパッド領域を含む基板上に、第1方向に延びるゲート配線を形成する段階と、前記ゲート配線上にゲート絶縁膜を挿入して前記第1方向と直交する第2方向に延びるデータ配線を形成する段階と、前記データ配線及び前記ゲート絶縁膜上に、前記データ配線を露出させる第1ビアホール及び前記ゲート配線を露出させる第2ビアホールを有する保護膜を形成する段階と、前記第1及び第2ビアホールと前記保護膜上にIZOから成った透明電極層及び反射電極層を順に蒸着する段階と、前記表示領域内の反射領域では厚く残留し、透過領域では薄く残留するように、前記反射電極層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして利用して、前記反射電極層及び前記透明電極層を同時にウェットエッチングする段階と、前記透過領域の反射電極層が露出されるように前記フォトレジストパターンを所定厚さほど除去する段階と、前記透過領域の反射電極層をドライエッチングにより除去する段階と、前記フォトレジストパターンを除去して透明電極及び前記透明電極の周辺を取り囲む反射電極を形成する段階を具備する反射透過型液晶表示装置用薄膜トランジスターの製造方法も考えられる。
反射透過複合型液晶表示装置において透明電極をITO(indium−tin−oxide)の代わりにIZO(indium−zinc oxide)で形成することにより透明電極と反射電極間の界面特性を向上させることができる。かつ、保護膜を有機絶縁膜の単一層で形成して、透明電極の縁端をゲート配線及びデータ配線と重畳させた後、前記重畳された領域の付近に反射電極を残すことにより十分な透過のための開口率を得ることができる。
本発明によると、ビアホール領域の縁に部分露光パターンが形成されたフォトマスクを利用して、有機保護膜を1回露光して、ビアホール領域の縁で前記有機保護膜の傾斜が低くなるように有機保護膜パターンを形成する。続いて、有機保護膜パターンをエッチングマスクとして利用したドライエッチング工程を実施して、ビアホールを形成した後、前記有機保護膜パターンをアッシング又はプラズマドライエッチングして有機保護膜パターン下部のアンダーカットを除去する。このように、アンダーカットが除去されると、ビアホールの基底エッジで有機保護膜パターンの下部膜が突出されるので、後続工程で蒸着されるメタル膜の段差塗布不良が発生しない。
ここで、前記フォトマスクで画素部の反射板に対応される位置にも部分露光パターンを形成すると、一つのフォトマスクを利用した1回の露光工程のみによりビアホールを形成すると同時に、有機保護膜の表面に多数の凹凸構造を形成することができる。従って、反射透過複合型や反射型液晶表示装置においてフォトマスクの数を従来の7枚から5枚に減らすことができる。
以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。
〈実施形態1〉
図8及び図15は本発明の第1実施形態による薄膜トランジスターのビアホール形成方法を説明するための断面図である。ここで、各図8、図10、図12、図14、図16は薄膜トランジスターが形成される基板のパッド領域の一部分を図示し、各図9、図11、図13、図15、図17は前記基板の表示領域の一部分を図示する。
図8及び図9を参照すれば、第1メタル膜から成ったゲート配線52、無機絶縁膜から成ったゲート絶縁膜54及び第2メタル膜から成ったデータ配線56が順次に形成されている基板50上に感光性の有機保護膜58を約2μm以上の厚さで塗布する。
続いて、前記有機保護膜58のオープン領域、即ち、ビアホール領域の縁にスリット又は半透明膜から成った部分露光パターンが形成されているフォトマスク80を利用して前記有機保護膜58を露光する。そうすると、前記ビアホール領域の中央部では有機保護膜58が完全露光される反面、前記ビアホール領域の縁では前記スリットにより有機保護膜58が回折露光される。望ましくは、前記フォトマスク80の部分露光パターンは露光器の分解能の1/2程度の線幅を有するオープンパターンで形成する。かつ、反射透過複合型や反射型液晶表示装置の場合、別途のフォトマスクを利用した露光工程を実施する必要が無く、前記部分露光パターンを画素部の反射板に対応するように形成することで、有機保護膜の表面に散乱のための多数の凹凸構造を形成することができる。
続いて、前記露光された有機保護膜58を現像すると、ビアホール領域の縁で有機保護膜58の傾斜(slope)が緩く形成される。そして、前記有機保護膜58に前記データ配線56を部分的に露出させる第1ビアホール59及びゲート配線52を部分的に露出させるための第2ビアホール61が形成される。
図10及び図11を参照すれば、現像が完了された有機保護膜パターン58aをエッチングマスクとして利用して、その下部のゲート絶縁膜54をドライエッチングする。そうすると、前記第2ビアホール61部位のゲート配線が部分的に露出される。この時、無機絶縁膜から成ったゲート絶縁膜54が側面エッチングされ、前記有機保護膜パターン58aの下部にアンダーカット(U)が発生する。同様に、前記データ配線56がモリブデン(Mo)やモリブデンタングステン(MoW)のように消耗量が多い材料で形成される場合、前記第1ビアホール59の縁で前記データ配線56が側面エッチングされ、有機保護膜パターン58aの下部にアンダーカット(U)が発生する。これと同時に、前記第1ビアホール59の基底でもデータ配線56が所定厚さほどエッチングされる(M)。
図12及び図13を参照すれば、前記有機保護膜パターン58aをアッシングして、前記有機保護膜パターン58aを垂直・水平方向に所定厚さ(58b)ほど除去することにより、その下部のアンダーカット(U)を除去する。ここで、前記アッシング代わりにプラズマドライエッチング工程を使用することもできる。
この時、回折露光により形成されたビアホール縁での有機保護膜の傾斜が低いために、少ない量のアッシングとしても有機保護膜の水平後退距離が大きくなる。即ち、ビアホール領域の縁での有機保護膜傾斜をとし、有機保護膜の垂直後退距離をyとすると、前記有機保護膜の水平後退距離Xはx=y/tanになる。従って、アンダーカットを除去するために、過度のアッシングを実施しなくても、画素内部で有機保護膜表面の凹凸が崩れる問題を防止することができる。
上述したアッシング工程が完了されると、図14に図示したように、前記第2ビアホール61の基底エッジS1で、ゲート絶縁膜54が有機保護膜パターン58cに比べて前記第2ビアホール61の内側に突出される。同様に、図15に図示したように、前記第1ビアホール59の基底エッジS2でデータ配線56が有機保護膜パターン58cに比べて突出されている。即ち、前記第1ビアホール59の部位で前記データ配線56は表面部にグルーブを形成する段差部を具備し、前記第1ビアホール59の側壁で前記データ配線56の段差部が前記有機保護膜パターン58cに比べて前記第1ビアホール59の内側に突出されて形成される。
図16及び図17を参照すれば、上述したようにビアホールの基底エッジで、有機保護膜パターン58cの下部膜が突出されている状態で結果物の全面にアルミニウム(Al)のような反射メタル膜を蒸着した後、これをフォトリソグラフィによりパターニングする。そうすると、前記第1ビアホール59を通じてデータ配線56と連結される画素電極62及び第2ビアホール61を通じて、ゲート配線52と連結されるパッド電極64が形成される。前記反射メタル膜は有機保護膜パターン58c下部のアンダーカットが除去された状態で蒸着されるので、良好な段差塗布性を有する。
図18は本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの平面図である。図19乃至図21は各々図18のC−C′、D−D′及びE−E′線による液晶表示装置用薄膜トランジスターの断面図である。
図18乃至図21を参照すれば、透明な基板100上にクロム(Cr)、アルミニウム(Al)、モリブデン(Mo)又はモリブデンタングステン(MoW)などの単一メタル膜や二重メタル膜から成ったゲート配線が形成される。前記ゲート配線は第1方向(即ち、横方向)に伸びるゲートライン101、前記ゲートライン101の縁端に連結されて外部から照射信号の印加を受けて、前記ゲートライン101に伝達するゲートパッド103、及び前記ゲートライン101の一部分である薄膜トランジスターのゲート電極102を含む。
前記ゲート配線及び基板100上には無機絶縁膜から成ったゲート絶縁膜106が形成される。前記ゲート電極102に対応されるゲート絶縁膜106の上には非晶質シリコンのような半導体膜から成ったアクティブパターン108が形成される。
前記アクティブパターン108及びゲート絶縁膜106上には前記第1方向と直交する第2方向(即ち、縦方向)に伸びるデータ配線110が形成される。前記データ配線110は前記アクティブパターン108の第1領域と重畳される第1電極(以下、ソース電極という)112と前記アクティブパターン108の前記第1領域と対向される第2領域と重畳される第2電極(以下、ドレーン電極)111を含む。従来の液晶表示装置では、画像信号を伝達するためのデータパッドを前記データ配線と同一な層で形成するが、本実施形態ではゲート配線を形成する時データパッド104を共に形成する。即ち、前記データパッド104とゲート配線は同一な層で形成される。
前記データ配線110、アクティブパターン108及びゲート絶縁膜106上には、前記ソース電極112を露出させる第1ビアホール116及びゲートパッド103を露出させる第2ビアホール117を有する有機保護膜パターン114aが形成される。画素部を集めて画像を表示する領域である表示領域では、前記有機保護膜パターン114aの表面に光の散乱のための多数の凹凸構造が形成される。
前記有機保護膜パターン114a上には、前記第1ビアホール116を通じてソース電極112と連結される画素電極120及び前記第2ビアホール117を通じてゲートパッド103と連結されるパッド電極121が形成される。前記画素電極120は薄膜トランジスターから画像信号の印加を受けて、上部基板の電極(図示せず)と共に電気蔵を生成する役割をする。前記画素電極120はゲートライン101とデータ配線110により区画される画素部内に形成され、高い開口率を確保するために、その縁が前記ゲートライン101及びデータ配線110と重畳されている。
かつ、本実施形態ではデータパッド104とデータ配線110と別途の層で形成するために、前記データ配線110とデータパッド104を電気的に連結するためのブリッジ電極122が要求される。これのために、前記第1及び第2ビアホール116、117を形成するときに、前記有機保護膜パターン114aにデータ配線110の縁端を露出させる第3ビアホール118及びデータパッド104を露出させる第4ビアホール119を共に形成した後、前記画素電極120と同一な層によりブリッジ電極122を形成する。即ち、前記ブリッジ電極122は前記第3ビアホール118と第4ビアホール119を通じて、データ配線110の縁端とデータパッド104を電気的に連結させる役割をする。
図22乃至図37は本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための平面図及び断面図である。
図22はゲート配線が形成された基板の平面図であり、図23及び図24は各々、図22の12b−12b′線及び12c−12c′線による断面図である。ガラス、石英又はサファイアのような絶縁物質から成った透明な基板100上にゲート膜として、例えばクロム(Cr)、アルミニウム(Al)、モリブデン(Mo)又はモリブデンタングステン(MoW)などの単一メタル膜や二重メタル膜を蒸着した後、フォトリソグラフィにより前記ゲート膜をパターニングして、ゲート配線を形成する(第1マスク)。前記ゲート配線は、第1方向(即ち、横方向)に伸びるゲートライン101、表示領域に形成され、前記ゲートライン101の一部分であるゲート電極102及び前記ゲートライン101の縁端に連結されて、パッド領域に形成されるゲートパッド103を含む。かつ、本実施形態では前記ゲート配線を形成するときに、画像信号を薄膜トランジスターに伝達するためのデータパッド104を共に形成する。
望ましくは、前記ゲート膜は堅いパッドを形成するためにクロム(Cr)又はタングステンが30%以上含有されたモリブデンタングステン(MoW)で形成する。
図25はアクティブパターン108が形成された基板の平面図であり、図26及び図27は各々図25の13b−13b′線及び13c−13c′線による断面図である。前記ゲート配線が形成された基板100上にシリコン窒化物のような無機絶縁膜から成ったゲート絶縁膜106を約4500A厚さで形成する。前記ゲート絶縁膜106上に非晶質シリコンのような半導体膜を蒸着し、これをフォトリソグラフィによりパターニングして、薄膜トランジスターのアクティブパターン108を形成する(第2マスク)。
図28はデータ配線110が形成された基板の平面図であり、図29及び図30は各々図28の14b−14b′線及び14c−14c′線による断面図である。前記アクティブパターン108及びゲート絶縁膜106上にモリブデン(Mo)又はモリブデンタングステン(MoW)のようなモリブデン合金、又はクロム(Cr)などのメタル膜を蒸着した後、フォトリソグラフィにより前記メタル膜をパターニングしてデータ配線110を形成する(第3マスク)。前記データ配線110は前記ゲート配線と直交する第2方向(即ち、縦方向)に伸び、アクティブパターン108の第1領域と重畳されるソース電極112と、前記アクティブパターン108の前記第1領域の反対側である第2領域と重畳されるドレーン電極111を含む。
ここで、本実施形態では前記アクティブパターン108とデータ配線110を2回のフォトリソグラフィにより形成したが、1回のフォトリソグラフィにより前記アクティブパターン108とデータ配線110を形成することもできる。即ち、前記ゲート絶縁膜106上にアクティブパターン用半導体膜及びデータ配線用メタル膜を順次に蒸着した後、前記メタル上にフォトレジスト膜を塗布する。続いて、前記フォトレジスト膜を露光及び現像して、薄膜トランジスターのチャネル部の上に位置し、第1厚さを有する第1部分、データ配線部の上に位置し、前記第1厚さより厚い第2厚さを有する第2部分及びフォトレジスト膜が完全に除去された第3部分を含むフォトレジストパターンを形成する。続けて、前記第3部分下のメタル膜及び半導体膜をエッチングし、次に、第1厚さのフォトレジストを除去し、前記第1部分下のメタル膜をエッチングする。そして、前記メタル膜から成ったデータ配線及び前記半導体膜から成ったアクティブパターンを形成する。続いて、残っているフォトレジストパターンを除去すると、1枚のフォトマスクを利用したフォトリソグラフィによりアクティブパターン108とデータ配線110を同時に形成することができる。
図31及び図32は各々図28の14b−14b′線及び14c−14c′線による断面図として、有機保護膜114を露光する段階を図示する。前記データ配線110、アクティブパターン108及びゲート絶縁膜106上に感光性の有機保護膜114を約2〜4μmの厚さで塗布した後、フォトマスクを使用して前記有機保護膜114を露光する(第4マスク)。このとき、前記フォトマスク150はビアホール領域(即ち、ソース電極上、ゲートパッド上、データパッド上、データ配線縁端上)に対応される部分には完全露光パターン(F)が形成され、前記ビアホール領域の縁に対応される部分は部分露光パターン(P)が形成される。かつ、前記フォトマスク150は画素部の反射板を散乱構造で作るために、画素部に対応される部分も部分露光パターンを有する。望ましくは、前記完全露光パターンは露光器の分解能以上の大きさを有するオープンパターンであり、前記部分露光パターンは、露光器の分解能1/2程度の線幅を有するオープンパターンで形成される。前記部分露光パターンはスリット又は半透明膜により構成される。
前記フォトマスク150を利用して前記有機保護膜114を露光した後、現像を進行すると、ビアホール領域の中央部では有機保護膜114が完全に除去される反面、前記ビアホール領域の縁では前記部分露光パターン(P)により有機保護膜114が回折露光され、有機保護膜の傾斜が低くなる。かつ、画素部の有機保護膜114はその表面に多数の凹凸が形成される。
本実施形態では、チップバンプ(bump)がボンディングされるゲートパッド103及びデータパッド104をオープンさせるときに、バンプボンディングによるミスアラインにより接触不良が発生することを防止するために、パッド上を各々オープンさせるのではなく、各のパッドの全面を同時にオープンさせる。このとき、前記データパッドが従来のようにデータ配線で形成されると、後続工程でゲート絶縁膜をドライエッチングするときに、データ配線から成ったデータパッド下部でゲート絶縁膜が側面エッチングされアンダーカットが形成さる。これにより、バンプボンディングをするときにデータパッドのリフティングが発生する。従って、各パッドの全面を同時にオープンさせるためにはデータパッドをゲート配線と同一な層で形成しなければならない。
図33はビアホールが形成された基板の平面図であり、図34及び図35は各々、図33の16b−16b′線及び16c−16c′線による断面図である。現像が完了された有機保護膜パターン114aをエッチングマスクとして利用して、その下部のゲート絶縁膜106をドライエッチングする。そうすると、前記ソース電極112を露出させる第1ビアホール116及びゲートパッド103を露出させる第2ビアホール117が形成される。これと同時に、データ配線110の縁端を露出させる第3ビアホール118及びデータパッド104を露出させる第4ビアホール119が形成される。
上述したドライエッチング工程をするときに、無機絶縁膜から成ったゲート絶縁膜106又はデータ配線110が側面エッチングされ、前記有機保護膜パターン114aの下部にアンダーカットが発生する。
続けて、前記有機保護膜パターン114aをアッシング又はプラズマドライエッチングして、有機保護膜パターン114aを垂直・水平方向に所定厚さほど除去することにより、その下部のアンダーカットを除去する。上述したアッシング工程が完了されると、ビアホール基底のエッジで有機保護膜パターン114aの下部膜が突出される(S3、S4)。
図36及び図37は各々図33の16b−16b′線及び16c−16c′線による断面図として、前記ビアホール116、117、118、119及び有機保護膜パターン114a上にアルミニウム(Al)や銀(Ag)のように反射率が高いメタル膜125を蒸着する段階を図示する断面図である。
続いて、フォトリソグラフィにより前記メタル膜125をパターニングすると、図19及び、図20及び図21に図示したように、前記第1ビアホール116を通じてソース電極112と連結される画素電極120及び前記第2ビアホール117を通じてゲートパッド103と連結されるパッド電極121が形成される(第5マスク)。これと同時に、前記第3ビアホール118と第4ビアホール119を通じて前記データ配線110の縁端と前記データパッド104を連結させるブリッジ電極122が形成される。前記画素電極120はゲート配線とデータ配線110によって区画される画素部内に形成され、高い開口率を確保するためにその縁が前記ゲート配線及びデータ配線110と重畳されるように形成される。
上述した本発明の第1実施形態によると、保護膜を有機保護膜の単一層で形成しながら、アンダーカットによる上部メタル膜の段差塗布不良を解決することにより、フォトリソグラフィを1回短縮させることができる。かつ、有機保護膜にビアホール領域を露光するときに、反射板の凹凸露光を同時に実施することにより、露光工程を1回短縮させることができる。従って、従来の7回露光工程を5回の露光工程に減らして工程を単純化させることができる。かつ、アクティブパターンと配線を1回のフォトリソグラフィで形成する場合は、露光工程を4回に減らすことができる。
上述した第1実施形態は反射型液晶表示装置に適用したが、反射透過複合型液晶表示装置又は透過型液晶表示装置に本発明の第1実施形態を適用することもできる。
〈実施形態2〉
図38乃至図47は本発明の第2実施形態による薄膜トランジスターのビアホール形成方法を説明するための断面図である。ここで、各図38、図40、図42、図44、図46はメタル膜の上に無機絶縁膜が存在する場合を図示し、各図39、図41、図43、図45、図47はメタル膜の上に無機絶縁膜が存在しない場合を図示する。
図38及び図39を参照すれば、ゲート配線(図示せず)及びゲート絶縁膜202が順次に積層されている基板200上にデータ配線用メタル膜204を蒸着する。前記メタル膜204上にシリコン窒化物から成った無機絶縁膜206を蒸着したり(図38)蒸着しない状態で(図39)、結果物上に感光性の有機絶縁膜208を約2μm以上の厚さで塗布する。
続いて、前記有機保護膜208の第1領域を露光するための第1フォトマスク250を利用して、前記有機保護膜208を1次露光する。この時、前記第1領域の有機絶縁膜208が所定厚さほど露光されないように、前記第1領域を露光させる。前記第1領域で露光が完成されない厚さは薄いほどよいが、露光偏差ほど露光量を調節することが必要である。
ここで、参照符号209は1次露光された領域を示す。
図40及び図41を参照すれば、前記第1領域よりサイズが小さく、前記第1領域内に位置する第2領域210を露光するための第2フォトマスク270を利用して、前記有機保護膜208を2次露光する。この時、前記第1領域と第2領域が重畳される部分の有機保護膜は全て露光される。透過型液晶表示装置の場合には、前記2次露光により有機保護膜208の露出された部位が十分に露光されるように進行する。反射透過複合型液晶表示装置や反射型液晶表示装置の場合には、前記2次露光に使用される第2フォトマスクを有機絶縁膜の凹凸構造露光のためのマスクに使用することにより、凹凸構造露光とビアホール露光を同時に実施して工程を単純化させることができる。
図42及び図43を参照すれば、上述したように二度露光された有機保護膜208を現像して、部位を除去することにより有機保護膜パターン208aを形成する。この時、ビアホール領域の縁に行くほど有機保護膜パターン208aの傾斜が減少されて、厚みの薄い有機保護膜パターンが残るが、この部位で有機保護膜パターン208aの厚さは総厚さの1/3以下になる。
続いて、図44に図示したように、メタル膜204の上に無機絶縁膜206が存在する場合には、前記有機保護膜パターン208aをエッチングマスクとして利用して、その下部の無機絶縁膜206をドライエッチングして、前記メタル膜204を露出させるビアホール211を形成する。この時、前記無機絶縁膜206が側面エッチングされ、前記有機保護膜パターン208aの下部にアンダーカット(U)が発生する。
かつ、図45に図示したように、メタル膜204上に無機絶縁膜が存在しない場合には、有機保護膜の現像後、前記メタル膜204が露出されるビアホール212が形成される。その後、前記メタル膜204とその上に蒸着されるまた別のメタル膜との界面が汚染されたり酸化されて、界面抵抗が増加することを防止するために、前記メタル膜204を所定厚さほどウェットエッチングして、その表面状態を良好に作る。この時、前記メタル膜204が側面エッチングされ有機保護膜パターン208aの下部にアンダーカット(U)が発生する。これと同時に、前記ビアホール212の基底でもメタル膜204が所定厚さほどエッチングされる。
図46及び図47を参照すれば、前記有機保護膜パターン208aをアッシングして有機保護膜パターン208aを垂直・水平方向に所定厚さほど除去することにより、その下部のアンダーカット(U)を除去する。ここで、前記アッシングの代わりにプラズマドライエッチング工程を使用することもできる。
上述したアッシング工程が完了されると、図46に図示したようにメタル膜204の上に無機絶縁膜206が存在する場合、前記ビアホール211の基底エッジ(S5)で前記無機絶縁膜206が有機保護膜パターン208bに比べて突出される。同様に、図47に図示したようにメタル膜204の上に無機絶縁膜が存在しない場合、前記ビアホール212の基底エッジ(S6)で前記メタル膜204が有機保護膜パターン208bに比べて突出される。
続いて、図示しなかったが、上述したようにビアホールの基底エッジで有機保護膜パターン208bの下部膜が突出されている状態で結果物の全面にITOまたはIZOなどの透明導電膜やアルミニウム(Al)または銀(Ag)などの反射膜を蒸着した後、これをフォトリソグラフィによりパターニングして、前記ビアホール211または212を通じて、メタル膜204と連結される電極を形成する。前記電極は有機保護膜パターン208b下部のアンダーカットが除去された状態で蒸着されるので、良好な段差塗布性を有する。
〈実施形態3〉
図48は本発明の第3実施形態による反射透過型液晶表示装置用薄膜トランジスターの平面図であり、透過窓340の周辺を囲むように反射板350が形成される。
図49乃至図60は本発明の第3実施形態による液晶表示装置用薄膜トランジスターの製造方法を説明するための断面図である。ここで、各図49、図52、図55、図58は図48のG−G′線と各図50、図53、図56、図59は図48のH−H線′と各図51、図54、図57、図60は図48のL−L′線による断面図である。
図49乃至図51を参照すれば、基板300上に第1メタル膜から成ったゲート配線を形成した後、その上にシリコン窒化物のような無機絶縁膜から成ったゲート絶縁膜306を形成する。前記ゲート配線は、第1方向に伸びるゲートライン301と、前記ゲートライン301の一部である薄膜トランジスターのゲート電極302及び前記ゲートライン301の縁端に連結され、外部から照射信号の印加を受けて前記ゲートライン301に伝達するゲートパッド303を含む。この時、上述した本発明の第1実施形態と同様に、画像信号を薄膜トランジスターのドレーンに伝達するためのデータパッド(図示せず)を前記ゲート配線と同一な層で形成可能である。
続いて、前記ゲート絶縁膜306上に半導体膜から成ったアクティブパターン308を形成した後、その上に第2メタル膜から成ったデータ配線310を形成する。前記データ配線310はゲート配線と直交する第2方向に伸び、ソース電極312及び前記データ配線310と連結されたドレーン電極311を含む。
前記データ配線310、アクティブパターン308及びゲート絶縁膜306上に保護膜として、望ましくは感光性の有機絶縁膜を約2μm以上の厚さで形成する。このように、有機絶縁膜を厚く塗布して保護膜を形成すると、前記データ配線310とその上に形成される画素電極間に寄生キャパシタンスが生成されない。よって、高い開口率を確保するために前記画素電極をデータ配線310及びゲート配線と重畳するように形成することができる。
続いて、上述した本発明の第1実施形態または第2実施形態と同一な方法によりビアホールが形成される領域の縁で、前記有機絶縁膜の傾斜が低くなるようにフォトリソグラフィを実施して、有機保護膜パターン314を形成する。即ち、前記有機保護膜パターン314は部分露光パターンと完全露光パターンが共に形成されているフォトマスクを利用した1次露光方法により形成することができる。かつ、前記有機保護膜パターン314は第1露光領域を限定する第1フォトマスクを利用した1次露光段階と、前記第1露光領域内に位置する第2露光領域を限定する第2フォトマスクを利用した2次露光段階により形成することもできる。
続けて、前記有機保護膜パターン314をエッチングマスクとして利用して、その下部膜をドライエッチングすることにより、前記データ配線、即ちソース電極312を露出させる第1ビアホール316及び前記ゲートパッド303を露出させる第2ビアホール317を形成する。この時、データパッドをゲート配線と同一な層で形成した場合には、前記データ配線310とデータパッドを連結するためにデータ配線310の縁端を露出させる第3ビアホール及びデータパッドを露出させる第4ビアホールを共に形成する。望ましくは、チップバンプがボンディングされるゲートパッド303及びデータパッドをオープンさせるときに、ミスアラインにより接触不良が発生することを防止するために、パッド上を各々オープンさせるのではなく、各パッドの全面を同時にオープンさせる。
続いて、前記有機保護膜パターン314をアッシング又はプラズマドライエッチングして、前記有機保護膜パターン314下部のアンダーカットを除去した後、前記ビアホール及び有機保護膜パターン314上にIZOを約500〜1200Aの厚さでスパッタリングして、透明電極層320を形成する。前記透明電極層320上にアルミニウム(Al)またはアルミニウムネドニウム(Al−Nd)などのアルミニウム合金を1500〜4000Aの厚さで蒸着して、反射電極層322を形成する。
その後、前記反射電極層322上にフォトレジスト膜324を約2μmの厚さで塗布する。
図52乃至図54を参照すれば、透過領域(T)に対応される部分露光パターンと反射領域(R)に対応される完全露光パターンが共に形成されているフォトマスク400を利用して、前記フォトレジスト膜324を露光する。望ましくは、前記部分露光パターンは、スリットまたは半透明膜から構成され、露光器の分解能の1/2程度の線幅を有するオープンパターンで形成する。
続いて、前記フォトレジスト膜324を現像すると、前記反射領域(R)では約1.9μmで厚くなるよう残留し、透過領域(T)では回折露光により約4000A以下で薄く残留し、残り領域(N)ではフォトレジスト膜が完全に除去されたフォトレジストパターン324aが形成される。この時、ゲートパッド又はデータパッドの信頼性を向上させるために前記フォトマスク400の部分露光パターンをパッド領域に対応させて、前記パッド領域上のフォトレジスト膜が約4000A以下に薄く残留するようにする。
図55乃至図57を参照すれば、前記フォトレジストパターン324aをエッチングマスクとして利用して、前記反射電極層322及び透明電極層320を同時にウェットエッチングする。この時、ウェットエッチ液としてアルミニウムエッチ液であるH3PO4、HNO3及びCH3COOHの混合液を使用する。
続いて、前記フォトレジストパターン324aをアッシング又はプラズマドライエッチングして、前記透過領域ではフォトレジストパターンが完全に除去され、その下部の反射電極層322が露出されるようにし、前記反射領域ではフォトレジストパターンが存在するようにする。
図58乃至図60を参照すれば、残っているフォトレジストパターン324bをドライマスクとして利用しながら、BCl3及びCl2ガスを利用して露出されている反射電極層322をドライエッチングする。そうすると、前記透過領域の反射電極層322が除去され、透明電極層320のみが残る。この時、前記反射電極層322をウェットエッチングすると、下部膜との選択比がないため、その下部の透明電極層320までエッチングされる。
続いて、前記フォトレジストパターン324bをアッシング及びストリップ工程により除去すると、透明電極320aの周辺に反射電極322aが残る反射透過複合型液晶表示装置の薄膜トランジスターを完成する。前記第1ビアホール316を通じてソース電極312と連結される画素電極330は透明電極320aと前記透明電極320a上に積層された反射電極322aの二重層で形成される。本実施形態では画素電極330をゲート配線及びデータ配線310と重畳されるように形成するので、前記配線と重畳された領域の付近に反射電極322aが残り、十分な透過のための開口率が得ることができる。
この時、前記第2ビアホール317を通じてゲートパッド303と連結されるパッド電極332は透明電極だけで形成される。即ち、パッド領域上にはフォトマスクの部分露光パターンが位置するために、透過領域の反射電極層を露出させる段階で、その部分のフォトレジスト膜が完全に除去される。従って、反射電極層のドライエッチングをするときに、パッド領域上の反射電極層が全て除去され、透明電極層のみ残る。
上述した本発明の第3実施形態によると、透明電極層をIZOで形成する。従来のITO導電膜はその上に形成される反射膜がアルミニウム又はアルミニウム合金である場合、二導電膜との間に電位差が続けて印加される時、ITO導電膜とAl反射膜との界面でITOの酸化物(oxide)がアルミニウム(Al)と反応して相当に薄いAl23絶縁膜が形成される。これにより、ITO導電膜の電位がAl反射膜に伝達されない問題が発生する。
かつ、画素電極をパターニングするためのフォトレジスト膜の現像をするときに、通常使用される有機溶剤であるTMAH(Tetra Methyl Ammonium Hydroxide)によって前記ITO導電膜とAl反射膜が電気化学的反応を起こして、ITO導電膜の腐食が発生する。さらに、フォトレジストパターンをエッチングマスクとして利用して、反射電極層と透明電極層をエッチングする段階で、ITO導電膜を使用する場合にはAlエッチ液によりAl反射膜をウェットエッチングした後、ITOエッチ液によりITO導電膜をウェットエッチングしなければならない。前記ITO導電膜をウェットエッチングするときに使用されるウェット液はHCl、HNO3及びFeCl3の強酸として、その上部にフォトレジスト膜が存在してもAl反射膜を激しくエッチングできるようにする。
これに反して、本発明の第3実施形態のようにIZOを透明導電膜に使用すると、Al反射膜とIZO導電膜間の界面で酸化絶縁膜が形成されず、フォトレジスト膜の現像によって前記IZO導電膜とAl反射膜が電気化学的反応を起こさない。かつ、フォトレジストパターンをエッチングマスクとして利用して、反射電極層と透明電極層をエッチングするときに、Alエッチ液であるH3PO4、HNO3及びCH3COOHの混合液でIZO導電膜が容易にエッチングされるため、Al反射膜とIZO導電膜を同時にウェットエッチングすることができる。従って、透明電極層と反射電極層間の界面特性を向上させながら、工程を単純化させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
上述したように、本発明の第1実施形態によると、ビアホール領域の縁に部分露光パターンが形成されたフォトマスクを利用して、有機保護膜を1回露光して、ビアホール領域の縁で前記有機保護膜の傾斜が低くなるように有機保護膜パターンを形成する。続いて、有機保護膜パターンをエッチングマスクとして利用したドライエッチング工程を実施して、ビアホールを形成した後、前記有機保護膜パターンをアッシング又はプラズマドライエッチングして有機保護膜パターン下部のアンダーカットを除去する。このように、アンダーカットが除去されると、ビアホールの基底エッジで有機保護膜パターンの下部膜が突出されるので、後続工程で蒸着されるメタル膜の段差塗布不良が発生しない。
ここで、前記フォトマスクで画素部の反射板に対応される位置にも部分露光パターンを形成すると、一つのフォトマスクを利用した1回の露光工程のみによりビアホールを形成すると同時に、有機保護膜の表面に多数の凹凸構造を形成することができる。従って、反射透過複合型や反射型液晶表示装置においてフォトマスクの数を従来の7枚から5枚に減らすことができる。
上述した本発明の第2実施形態によると、二つのフォトマスクを利用して、露光工程を2回連続してビアホール領域の縁に傾斜が減少されながら、薄い厚さを有する有機保護膜パターンを残す。続いて、前記有機保護膜パターンを利用してビアホールを形成した後、アッシング又はプラズマドライエッチングにより前記有機保護膜パターンの下部に形成されるアンダーカットを除去する。
ここで、前記二つのフォトマスクうち、一つのフォトマスクを有機保護膜の凹凸構造露光のためのマスクとして使用することができるので、反射透過複合型や反射型液晶表示装置においてフォトマスクの数を従来の7枚から6枚に減らすことができる。
上述した本発明の第3実施形態によると、反射透過複合型液晶表示装置において、透明電極をITOの代わりにIZOで形成することにより、透明電極と反射電極間の界面特性を向上させ、工程を単純化させることができる。かつ、保護膜を有機絶縁膜の単一層で形成して透明電極の縁端をゲート配線及びデータ配線と重畳させた後、前記重畳された領域の付近に反射電極を残すことにより、十分な透過のための開口率を得ることができる。
従来の反射型液晶表示装置用薄膜トランジスターの平面図である。 従来の他の方法による薄膜トランジスターのビアホール形成方法を説明するための断面図である。 従来の他の方法による薄膜トランジスターのビアホール形成方法を説明するための断面図である。 従来の他の方法による薄膜トランジスターのビアホール形成方法を説明するための断面図である。 従来の他の方法による薄膜トランジスターのビアホール形成方法を説明するための断面図である。 従来の他の方法による薄膜トランジスターのビアホール形成方法を説明するための断面図である。 従来の他の方法による薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの平面図である。 図18のC−C′線による反射型液晶表示装置用薄膜トランジスターの断面図である。 図18のD−D′線による反射型液晶表示装置用薄膜トランジスターの断面図である。 図18のE−E′線による反射型液晶表示装置用薄膜トランジスターの断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための平面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図22の12b−12b′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図22の12c−12c′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための平面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図25の13b−13b′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図25の13c−13c′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための平面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図28の14b−14b′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図28の14c−14c′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図28の14b−14b′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図28の14c−14c′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための平面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図33の16b−16b′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図33の16c−16c′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図33の16b−16b′の断面図である。 本発明の第1実施形態が適用される反射型液晶表示装置用薄膜トランジスターの製造方法を説明するための図33の16c−16c′の断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第2実施形態に従う薄膜トランジスターのビアホール形成方法を説明するための断面図である。 本発明の第3実施形態に従う反射透過型液晶表示装置薄膜トランジスターの平面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のG−G′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のH−H′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のL−L′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のG−G′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のH−H′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のL−L′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のG−G′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のH−H′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のL−L′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のG−G′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のH−H′の断面図である。 本発明の第3実施形態に従う液晶表示装置用薄膜トランジスターの製造方法を説明するための図48のL−L′の断面図である。
符号の説明
101、301 ゲートライン
54、106、306 ゲート絶縁膜
108、308 アクティブパターン
103、303 ゲートパッド
104 データパッド
110、310 データ配線
56、112、312 ソース電極
58、114、314 有機保護膜パターン
122 ブリッジ電極
116、117、119、210、211、317 ビアホール
330 画素電極
121、332 パッド電極
320 透明電極層
322 反射電極層

Claims (8)

  1. 表示領域及び前記表示領域の外郭に位置したパッド領域を含む基板上に形成され、前記表示領域内に形成されたゲート電極を含むゲートラインと、前記パッド領域に形成され、前記ゲートラインの縁端に連結されたゲートパッドを含み、第1方向に延びるゲート配線と、
    前記ゲート配線及び前記基板上に形成され、前記ゲート配線を部分的に露出するゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたアクティブパターンと、
    前記アクティブパターンと一部重畳されながら、前記ゲート絶縁膜上に形成され、前記第1方向と直交する第2方向に延びるデータ配線と、
    前記基板の前記パッド領域に位置して前記ゲート配線と同一な層で形成されたデータパッドを含み、
    前記データ配線及び前記ゲート絶縁膜上に形成され、前記データ配線を部分的に露出する第1ビアホールと部分的に露出された前記ゲートパッドを露出する第2ビアホールを含む有機保護膜パターンと、
    前記有機保護膜パターン上に形成され、前記データ配線上に前記第1ビアホールを通じて前記データ配線と連結された画素電極と、
    前記有機保護膜パターン上に形成され、前記第2ビアホールを通じて前記ゲート配線と連結されたパッド電極を含み、
    前記第1ビアホール部位で前記データ配線は表面部にグルーブを形成する段差部を含み、
    前記第2ビアホールの基底エッジで前記ゲート絶縁膜が前記有機保護膜パターンに比べて、前記第2ビアホールの内側に突出されており、
    前記ゲートパッド及び前記データパッドは同一工程で露出されている液晶表示装置用薄膜トランジスター基板
  2. 前記データ配線の段差部は、前記第1ビアホールの側壁で前記有機保護膜パターンに比べて突出されていることを特徴とする請求項1に記載の液晶表示装置用薄膜トランジスター基板
  3. 前記データ配線は、前記アクティブパターンの第1領域と重畳される第1電極と前記アクティブパターンの前記第1領域と対向される第2領域と重畳される第2電極を含み、
    前記第1ビアホールは、前記第1電極上に形成されたことを請求項1に記載の液晶表示装置用薄膜トランジスター基板
  4. 前記有機保護膜パターン上に前記画素電極と同一な層で形成され、前記データ配線の縁端上へ前記有機保護膜パターンに形成された第3ビアホールと、前記データパッド上に前記ゲート絶縁膜及び前記有機保護膜パターンにわたって形成された第4ビアホールを通じて前記データ配線の縁端と前記データパッドを連結させるブリッジ電極をさらに具備する請求項に記載の液晶表示装置用薄膜トランジスター基板
  5. 前記表示領域の前記有機保護膜パターンの表面に多数の凹凸が形成された請求項1に記載の液晶表示装置用薄膜トランジスター基板
  6. 前記画素電極は透明電極と反射電極の二重層で形成された請求項1に記載の液晶表示装置用薄膜トランジスター基板
  7. 前記パッド電極は、前記透明電極の単一層で形成された請求項に記載の液晶表示装置用薄膜トランジスター基板
  8. 表示領域及び前記表示領域の外郭に位置したパッド領域を含む基板上に形成され、前記表示領域内に形成されたゲート電極を含むゲートラインと、前記パッド領域に形成され、前記ゲートラインの縁端に連結されたゲートパッドを含み、第1方向に延びるゲート配線と、
    前記ゲート配線及び前記基板上に形成され、前記ゲート配線を部分的に露出するゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたアクティブパターンと、
    前記アクティブパターンと一部重畳されながら、前記ゲート絶縁膜上に形成され、前記第1方向と直交する第2方向に延びるデータ配線と、
    前記基板の前記パッド領域に位置して、前記ゲート配線と同一な層に形成されたデータパッドと、
    前記データ配線及び前記ゲート絶縁膜上に形成され、前記データ配線を部分的に露出する第1ビアホールと部分的に露出された前記ゲートパッドを露出する第2ビアホールを含む有機保護膜パターンと、
    前記有機保護膜パターン上に形成され、前記データ配線上に前記第1ビアホールを通じて前記データ配線と連結された画素電極と、
    前記有機保護膜パターン上に形成され、前記第2ビアホールを通じて前記ゲート配線と連結されたパッド電極を含み、
    前記データ配線は、前記第1ビアホール基底で前記データ配線の表面部にグルーブを形成する段差部を具備しており、
    前記ゲートパッド及び前記データパッドは同一工程で露出されている液晶表示装置用薄膜トランジスター基板
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
JP3823961B2 (ja) * 2002-10-11 2006-09-20 セイコーエプソン株式会社 反射基板の製造方法及び電気光学装置の製造方法
JP2004212933A (ja) 2002-12-31 2004-07-29 Lg Phillips Lcd Co Ltd 液晶表示装置及びアレイ基板の製造方法
US8125601B2 (en) * 2003-01-08 2012-02-28 Samsung Electronics Co., Ltd. Upper substrate and liquid crystal display device having the same
KR100929670B1 (ko) * 2003-01-08 2009-12-03 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
KR100770472B1 (ko) * 2003-03-27 2007-10-26 비오이 하이디스 테크놀로지 주식회사 액정표시소자용 어레이기판의 제조방법
JP2004356616A (ja) * 2003-05-28 2004-12-16 Samsung Electronics Co Ltd 配線用エッチング液及びこれを利用した薄膜トランジスタ表示板の製造方法
KR100973809B1 (ko) * 2003-07-29 2010-08-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
TW200531284A (en) 2003-07-29 2005-09-16 Samsung Electronics Co Ltd Thin film array panel and manufacturing method thereof
KR100500779B1 (ko) * 2003-10-10 2005-07-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조 방법
CN1605916B (zh) 2003-10-10 2010-05-05 乐金显示有限公司 具有薄膜晶体管阵列基板的液晶显示板及它们的制造方法
KR100558714B1 (ko) * 2003-10-14 2006-03-10 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조 방법
JP4338511B2 (ja) * 2003-12-24 2009-10-07 シャープ株式会社 液晶表示装置
JP2005215279A (ja) * 2004-01-29 2005-08-11 Quanta Display Japan Inc 液晶表示装置とその製造方法
KR20050079530A (ko) * 2004-02-06 2005-08-10 삼성전자주식회사 스페이서 패턴이 형성된 마스크
JP4221314B2 (ja) * 2004-02-10 2009-02-12 Nec液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
KR101057779B1 (ko) * 2004-06-05 2011-08-19 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
JP2006053405A (ja) * 2004-08-13 2006-02-23 Sharp Corp アレイ基板の製造方法及びそれを用いた液晶表示装置の製造方法
CN100338522C (zh) * 2004-08-26 2007-09-19 友达光电股份有限公司 液晶显示装置的像素电极的制造方法
KR101139522B1 (ko) 2004-12-04 2012-05-07 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101085132B1 (ko) * 2004-12-24 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR101167304B1 (ko) * 2004-12-31 2012-07-19 엘지디스플레이 주식회사 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
KR20060111267A (ko) * 2005-04-22 2006-10-26 삼성전자주식회사 어레이 기판 및 이의 제조 방법
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
KR101158903B1 (ko) * 2005-08-05 2012-06-25 삼성전자주식회사 표시장치용 기판, 그 제조방법 및 이를 갖는 표시장치
KR20070036286A (ko) * 2005-09-29 2007-04-03 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
JP4968429B2 (ja) * 2005-10-26 2012-07-04 大日本印刷株式会社 液晶表示装置用のカラーフィルタ形成基板の製造方法
KR101219046B1 (ko) 2005-11-17 2013-01-08 삼성디스플레이 주식회사 표시장치와 이의 제조방법
KR101159388B1 (ko) * 2005-12-27 2012-06-28 엘지디스플레이 주식회사 액정표시소자와 그 제조 방법
US7821613B2 (en) 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101303816B1 (ko) * 2006-06-30 2013-09-04 엘지디스플레이 주식회사 액정 표시 장치용 모기판, 이를 이용한 액정 표시 장치 및액정 표시 장치의 제조 방법
KR101209045B1 (ko) * 2006-09-15 2012-12-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2008100042A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Color magnetic display pixel panel
US8707559B1 (en) 2007-02-20 2014-04-29 Dl Technology, Llc Material dispense tips and methods for manufacturing the same
CN101910966B (zh) * 2007-11-29 2013-01-23 创造者科技有限公司 包括具有不可变形有源区域的可折叠显示器的电子设备
KR20100023151A (ko) * 2008-08-21 2010-03-04 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그 제조방법
JP2010199518A (ja) * 2009-02-27 2010-09-09 Oki Semiconductor Co Ltd 半導体装置の製造方法
KR101593538B1 (ko) * 2009-04-09 2016-02-29 삼성디스플레이 주식회사 박막트랜지스터 기판의 제조 방법과 이에 의한 박막트랜지스터 기판
US8864055B2 (en) 2009-05-01 2014-10-21 Dl Technology, Llc Material dispense tips and methods for forming the same
KR102261505B1 (ko) 2010-02-26 2021-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR20110114089A (ko) * 2010-04-12 2011-10-19 삼성모바일디스플레이주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 포함하는 표시 장치
CN102650780B (zh) 2011-05-30 2014-11-19 京东方科技集团股份有限公司 一种像素结构、液晶显示面板及制作方法
US9725225B1 (en) 2012-02-24 2017-08-08 Dl Technology, Llc Micro-volume dispense pump systems and methods
TWI484271B (zh) * 2012-08-09 2015-05-11 Au Optronics Corp 畫素結構及畫素結構的製作方法
EP2899588A4 (en) * 2012-09-21 2015-09-30 Sharp Kk LIQUID CRYSTAL DISPLAY
KR101385244B1 (ko) * 2012-12-28 2014-04-16 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 이의 제조 방법
CN103151359B (zh) * 2013-03-14 2015-11-11 京东方科技集团股份有限公司 一种显示装置、阵列基板及其制作方法
KR20150000215A (ko) * 2013-06-24 2015-01-02 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP6001013B2 (ja) * 2013-08-13 2016-10-05 富士フイルム株式会社 酸性ガス分離用スパイラル型モジュール
US20150120197A1 (en) * 2013-10-30 2015-04-30 Chevron U.S.A. Inc. Method of Transforming Reservoir Properties to a Seismic Attribute for Hydrocarbon and Lithology Identification
KR102227564B1 (ko) * 2014-01-20 2021-03-15 삼성디스플레이 주식회사 포토레지스트 조성물
KR102401724B1 (ko) * 2015-04-30 2022-05-25 삼성디스플레이 주식회사 미세 전극 형성 방법
CN105185810A (zh) * 2015-08-07 2015-12-23 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板和显示装置
CN105093729B (zh) * 2015-09-17 2018-02-27 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102624624B1 (ko) * 2016-06-15 2024-01-12 삼성디스플레이 주식회사 집적 회로 및 그 제조 방법
CN106206615B (zh) * 2016-08-26 2020-01-03 深圳市华星光电技术有限公司 阵列基板的制作方法
KR102302592B1 (ko) * 2017-07-18 2021-09-15 삼성전자주식회사 반도체 발광 소자
CN109683401A (zh) * 2019-02-21 2019-04-26 深圳市华星光电技术有限公司 显示面板及其制作方法
CN109659372B (zh) * 2019-03-13 2019-07-09 南京中电熊猫液晶显示科技有限公司 一种薄膜晶体管及其制造方法
US11746656B1 (en) 2019-05-13 2023-09-05 DL Technology, LLC. Micro-volume dispense pump systems and methods
GB2586039A (en) * 2019-07-31 2021-02-03 Flexenable Ltd Stack Patterning
CN114975475A (zh) * 2021-02-24 2022-08-30 合肥鑫晟光电科技有限公司 驱动背板及其制备方法、显示装置
CN113156734B (zh) * 2021-03-11 2022-07-01 昆山龙腾光电股份有限公司 辅助散射面板及其制作方法和显示装置
DE102023200908A1 (de) 2023-02-03 2024-08-08 Karlsruher Institut für Technologie, Körperschaft des öffentlichen Rechts Verfahren zur Herstellung einer elektrischen Leitungsanordnung und elektrische Leitungsanordnung

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132303A (ja) * 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
JPH10240150A (ja) * 1997-02-26 1998-09-11 Samsung Electron Co Ltd 配線用組成物、この組成物を用いた金属配線およびその製造方法、この配線を用いた表示装置およびその製造方法
JPH10325967A (ja) * 1997-03-27 1998-12-08 Toshiba Electron Eng Corp 液晶表示装置及びその製造方法
JPH1152415A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 液晶表示素子
JPH11283934A (ja) * 1998-03-31 1999-10-15 Mitsubishi Electric Corp 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置
JP2000155335A (ja) * 1998-11-20 2000-06-06 Advanced Display Inc 液晶表示装置の製造方法
JP2000199917A (ja) * 1998-10-26 2000-07-18 Sharp Corp 液晶表示装置の製造方法および液晶表示装置
JP2001066639A (ja) * 1999-06-03 2001-03-16 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032883A (en) 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
JP3210437B2 (ja) * 1991-09-24 2001-09-17 株式会社東芝 液晶表示装置
US5459595A (en) * 1992-02-07 1995-10-17 Sharp Kabushiki Kaisha Active matrix liquid crystal display
JP3172841B2 (ja) * 1992-02-19 2001-06-04 株式会社日立製作所 薄膜トランジスタとその製造方法及び液晶表示装置
JP2822795B2 (ja) * 1992-08-04 1998-11-11 日本電気株式会社 半導体装置の製造方法
JPH08292449A (ja) 1995-04-25 1996-11-05 Hitachi Ltd アクティブマトリクス型表示装置
US6001539A (en) * 1996-04-08 1999-12-14 Lg Electronics, Inc. Method for manufacturing liquid crystal display
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
JP3674953B2 (ja) * 1997-04-11 2005-07-27 株式会社日立製作所 液晶表示装置
KR100262953B1 (ko) * 1997-06-11 2000-08-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
US6195140B1 (en) * 1997-07-28 2001-02-27 Sharp Kabushiki Kaisha Liquid crystal display in which at least one pixel includes both a transmissive region and a reflective region
JPH1184425A (ja) 1997-09-05 1999-03-26 Semiconductor Energy Lab Co Ltd 電気光学装置
KR100271043B1 (ko) * 1997-11-28 2000-11-01 구본준, 론 위라하디락사 액정표시장치의 기판 및 그 제조방법(liquid crystal display and method of manufacturing the same)
KR100276442B1 (ko) * 1998-02-20 2000-12-15 구본준 액정표시장치 제조방법 및 그 제조방법에 의한 액정표시장치
JP3410656B2 (ja) * 1998-03-31 2003-05-26 シャープ株式会社 液晶表示装置及びその製造方法
JP2000031276A (ja) * 1998-07-14 2000-01-28 Seiko Epson Corp 半導体装置およびその製造方法
KR100443840B1 (ko) * 1998-09-01 2005-01-13 엘지.필립스 엘시디 주식회사 액정표시장치의제조방법
KR20000031459A (ko) * 1998-11-06 2000-06-05 윤종용 반사형 액정표시장치 및 그의 제조방법
JP3139549B2 (ja) * 1999-01-29 2001-03-05 日本電気株式会社 アクティブマトリクス型液晶表示装置
JP4260334B2 (ja) * 1999-03-29 2009-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544489B2 (ja) * 1999-04-20 2004-07-21 Nec液晶テクノロジー株式会社 液晶表示装置の製造方法
US6218221B1 (en) * 1999-05-27 2001-04-17 Chi Mei Optoelectronics Corp. Thin film transistor with a multi-metal structure and a method of manufacturing the same
KR100338011B1 (ko) * 1999-06-30 2002-05-24 윤종용 액정 표시 장치용 기판의 제조 방법
JP2002280567A (ja) * 2001-03-22 2002-09-27 Display Technologies Inc 表示装置用アレイ基板の製造方法
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132303A (ja) * 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
JPH10240150A (ja) * 1997-02-26 1998-09-11 Samsung Electron Co Ltd 配線用組成物、この組成物を用いた金属配線およびその製造方法、この配線を用いた表示装置およびその製造方法
JPH10325967A (ja) * 1997-03-27 1998-12-08 Toshiba Electron Eng Corp 液晶表示装置及びその製造方法
JPH1152415A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 液晶表示素子
JPH11283934A (ja) * 1998-03-31 1999-10-15 Mitsubishi Electric Corp 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置
JP2000199917A (ja) * 1998-10-26 2000-07-18 Sharp Corp 液晶表示装置の製造方法および液晶表示装置
JP2000155335A (ja) * 1998-11-20 2000-06-06 Advanced Display Inc 液晶表示装置の製造方法
JP2001066639A (ja) * 1999-06-03 2001-03-16 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法

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Publication number Publication date
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