KR20110076065A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명은 수직형 트랜지스터를 포함하는 반도체 장치를 제조함에 있어서, 단채널 효과 및 역 단채널 효과를 억제하여 반도체 장치의 동작 특성을 안정화할 수 있는 제조 방법 및 그에 따라 제조된 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 내에 제 1 주입공정을 통해 고농도 이온 영역을 형성하는 단계, 고농도 이온 영역 상에 제 2 주입공정을 통해 저농도 이온 영역을 형성하는 단계 및 고농도 이온 영역 상에 저농도 이온 영역을 포함하는 기둥 형태의 채널 영역을 포함하는 수직형 트랜지스터를 형성하는 단계를 포함한다.
반도체, 수직형 트랜지스터, 역 단채널 효과

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF FABRICATING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE FABRICATED THEREBY}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 수직형 트랜지스터를 포함하는 반도체 장치의 집적도를 향상시키고 동작 특성 및 수율을 개선할 수 있는 제조 방법에 관한 기술이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라 인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 어느 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.
수직형 트랜지스터를 반도체 기억 장치에 포함된 단위셀 내 셀 트랜지스터로 적용하면, 단위셀의 크기를 4F2로 줄일 수 있다. 여기서, F는 디자인 규칙 상 패턴 사이의 최소 거리이다. 수직형 트랜지스터가 셀 트랜지스터로 사용되면 수직형 트랜지스터의 상부에는 캐패시터가 연결되고, 수직형 트랜지스터의 하부에 연결되는 비트 라인은 반도체 기판에 매몰된다. 이때, 셀 트랜지스터의 게이트와 연결되는 워드 라인은 비트 라인의 상부에 수직형 기둥을 감싸는 형태로 형성된다.
이러한 수직형 트랜지스터는 구조적으로 매몰된 비트 라인과 워드 라인 사이에 전기적으로 단락(short)되기 쉽다. 넓고 두꺼운 반도체 기판에 바디가 형성되었던 기존의 트랜지스터와 달리, 수직형 트랜지스터는 채널 영역을 포함한 트랜지스터의 바디가 매우 작은 크기의 기둥에 한정될 뿐만 아니라 트랜지스터의 채널 영역이 짧아져 펀치스루(punch-through) 및 플로팅 바디 효과(floating body effect) 등의 단채널 효과가 발생하는 단점이 있다. 이러한 단점을 극복하기 위해, 고농도 이온 영역을 형성하기 위한 이온주입 공정을 수행하지만, 이온주입 공정으로 인해 주입된 불순물은 실제 동작시 전계 증가를 유발하고 문턱 전압을 상승시켜 셀 트랜지스터로서의 동작 안정성이 떨어질 수 있다. 아울러, 고농도 이온 영역을 형성하더라도 수직형 트랜지스터의 채널 영역 하부에 이온주입을 통해 형성한 비트 라인과 채널 영역 측벽에 형성되는 워드 라인의 전기적 단락을 방지하기는 어렵다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 수직형 트랜지스터를 포함하는 반도체 장치를 제조함에 있어서 수직형 트랜지스터의 게이트와 드레인 사이의 전기적 단락과 전계 증가를 방지할 수 있도록 드레인 영역 상에 이온 주입 공정을 통해 저농도 이온 영역을 형성함으로써 반도체 장치의 동작 특성을 안정화할 수 있는 제조 방법 및 그에 따라 제조된 반도체 장치를 제공한다.
본 발명은 반도체 기판 내에 제 1 주입공정을 통해 고농도 이온 영역을 형성하는 단계, 상기 고농도 이온 영역 상에 제 2 주입공정을 통해 저농도 이온 영역을 형성하는 단계 및 상기 고농도 이온 영역 상에 상기 저농도 이온 영역을 포함하는 기둥 형태의 채널 영역을 포함하는 수직형 트랜지스터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 주입공정은 보론 이온(B+) 계열의 불순물을 주입하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 주입공정은 탄소를 주입하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 주입공정은 1E14 이하의 에너지로 수행되는 것을 특징으로 한다.
바람직하게는, 상기 저농도 이온 영역의 두께는 50Å정도인 것을 특징으로 한다.
바람직하게는, 상기 수직형 트랜지스터의 채널 영역 및 소스/드레인 영역의 일측은 상기 반도체 기판의 상부 표면에서 상기 고농도 이온 영역 사이에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 고농도 이온 영역을 형성하는 단계는 상기 반도체 기판의 트렌치를 형성한 후, 상기 트렌치의 하부로부터 상기 기둥 형태의 채널 영역의 만큼 깊은 곳에 불순물을 주입하는 것을 특징으로 한다.
바람직하게는, 상기 수직형 트랜지스터를 형성하는 단계는 상기 트렌치를 하드마스크막으로 매립하는 단계; 상기 하드마스크막을 식각마스크로 하여 상기 반도체 기판을 식각하여 상부 기둥을 형성하는 단계; 상기 상부 기둥의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각 마스크로하여 상기 반도체 기판을 비등방성 식각하여 상기 상부 기둥보다 폭이 좁은 하부 기둥을 형성하는 단계; 상기 반도체 기판의 상기 하부 기둥 사이에 비트 라인을 형성하는 단계; 상기 스페이서를 제거하고 상기 상부 기둥 및 상기 하부 기둥에 게이트 산화막을 형성하는 단계; 상기 하부 기둥을 감싸는 게이트를 형성하는 단계; 및 상기 상부 기둥과 상기 하부 기둥 사이에 절연물질을 매립하는 단계를 포함한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 상부 기둥과 맞닿는 캐패시터를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 하부 기둥은 상기 저농도 이온 영역의 깊이까지 형성되는 것을 특징으로 한다.
바람직하게는, 상기 비트 라인은 상기 고농도 이온 영역 사이에 이온주입공 정을 통해 형성되는 것을 특징으로 한다.
바람직하게는, 상기 상부 기둥은 상기 반도체 기판의 상부로부터 1500 내지 2000Å 사이에 형성되는 것을 특징으로 한다.
또한, 본 발명은 본 발명은 반도체 기판 내에 제 1 주입공정을 통해 고농도 이온 영역을 형성하는 단계, 상기 고농도 이온 영역 상에 제 2 주입공정을 통해 저농도 이온 영역을 형성하는 단계 및 상기 고농도 이온 영역 상에 상기 저농도 이온 영역을 포함하는 기둥 형태의 채널 영역을 포함하는 수직형 트랜지스터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 의해 제조되어, 상기 채널 영역의 상부 및 하부에 소스/드레인 영역을 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 저농도 이온 영역은 탄소를 포함하고 있으며 50Å정도의 두께를 가지는 것을 특징으로 한다.
바람직하게는, 상기 고농도 이온 영역은 보론 이온(B+) 계열의 불순물을 포함하는 것을 특징으로 한다.
본 발명은 이온주입을 통해 고농도 이온 영역을 형성한 후 고농도 이온 영역 상에 저농도 이온 영역을 형성하고 채널 형태의 기둥을 형성함으로써 게이트와 드레인 사이에 전기적 단락을 방지할 수 있는 장점이 있다. 또한, 본 발명에서는 수직형 트랜지스터의 게이트의 하부에 형성되는 채널 영역에 저농도 이온 영역을 형성하여 불순물의 농도를 낮추어, 단채널 효과를 방지하기 위해 형성한 고농도 이온 영역으로 인해 전계가 높아지고 문턱 전압이 높아지는 역 단채널 효과(reverse short-channel effect, RSCE)를 방지할 수 있다.
본 발명은 고집적 반도체 장치의 제조를 위해 기둥 형태의 수직형 트랜지스터를 형성하는 과정에서 발생하는 문제점을 해결하기 위해, 트랜지스터의 태널 영역을 형성하기 전 드레인과 부전도 영역을 형성하고 게이트를 형성함으로써 드레인과 게이트 사이의 전기적 단락을 방지한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 수직형 트랜지스터를 형성하기 위해 실리콘으로 구성된 반도체 기판(102) 상에 제 1 하드마스크막(104)을 증착한다. 제 1 하드마스크막(104) 상에는 반사방지막(106) 및 감광막(108)을 순차적으로 증착한다.
도 1b를 참조하면, 수직형 트랜지스터의 채널 영역을 정의하는 마스크를 사용하여 노광 공정을 수행하여 감광막(108)을 패터닝한다. 이후, 패터닝된 감광막을 식각마스크로 사용하여 반사방지막(106) 및 제 1 하드마스크막(104)을 식각한다. 남아있는 감광막(108) 및 반사방지막(106)을 제거한 후, 패터닝된 하드마스크 질화막(104)을 이용하여 반도체 기판(102)을 식각하여 트렌치(110)를 형성한다. 이때, 트렌치(110)의 깊이는 1500Å이내로 형성한다.
트렌치(110)의 하부에 노출된 반도체 기판(102)에 고농도 불순물(B+)을 주입하기 위해 제 1 이온 주입 공정을 수행한다. 이때, 제 1 이온 주입 공정의 결과로 형성된 고농도 이온 영역(112)은 트렌치(110)의 하부 표면에 형성되는 것이 아니라 일정 깊이 이하에 형성되도록 한다. 일례로, 반도체 기판(102)의 상부로부터 약 1500 내지 2000Å 사이에 트랜지스터의 소스 영역이 형성되도록 한다면, 고농도 이온 영역(112)은 2000Å에서 게이트가 형성될 영역의 깊이만큼 더 깊은 위치에 형성된다.
제 1 이온 주입 공정 후, 반도체 기판(102)에 탄소(cabon)를 주입하여 저농도 이온 영역(114)을 형성하는 제 2 주입 공정을 수행한다. 제 2 주입 공정은 1E14 이하의 에너지로 수행된다. 여기서, 고농도 이온 영역(112)에 불순물이 확산되는 것을 방지하기 위한 저농도 이온 영역(114)은 고농도 이온 영역(112)과 수직형 트랜지스터의 게이트가 형성될 영역 사이에 위치하며, 약 50Å 이내의 두께로 가지는 것이 특징이다.
도 1c를 참조하면, 트렌치(110) 상에 제 2 하드마스막(116)을 증착한 후, 반도체 기판(202)의 상부 표면이 노출될 때가지 평탄화한다.
도 1d를 참조하면, 제 2 하드마스크막(116)을 식각마스크로 하여, 노출된 반도체 기판(202)을 식각하여 상부 기둥 패턴(118)을 형성한다. 일례로, 반도체 기판(202)은 약 2000Å 정도를 식각하여 상부 기둥 패턴(118)의 높이는 약 500Å정도가 되도록한다. 상부 기둥 패턴(118)의 상부가 트렌치(110)의 하부이므로, 상부 기둥 패턴(118)은 최초 반도체 기판(202)의 상부로 부터 약 1500 내지 2000Å 사이에 형성되는 것이다.
도 1e를 참조하면, 상부 기둥 패턴(118)을 포함한 반도체 기판(102) 상에 스 페이스 산화막(120) 및 스페이스 질화막(122)을 증착한 뒤, 에치백(etch-back) 공정을 수행하여 상부 기둥 패턴(118) 사이의 반도체 기판(102)을 노출하고 상부 기둥 패턴(118)의 측벽에 스페이서(124)를 형성한다.
도 1f를 참조하면, 상부 기둥 패턴(118) 사이에 노출된 반도체 기판(102)을 비등방성 식각을 수행한다. 비등방성 식각을 통해, 상부 기둥 배턴(118)의 하부에 하부 기둥 패턴(126)을 형성한다. 이때, 하부 기둥 패턴(126)의 높이는 상부 기둥 패턴(118)의 하단부터 고농도 이온 영역(112)까지 이며, 하부 기둥 패턴(126)은 상부 기둥 패턴(118)보다 폭이 좁게 형성되는 것이 특징이다.
이후, 상부 기둥 패턴(118) 및 하부 기둥 패턴(126) 사이에 노출된 반도체 기판(102)에 이온 주입 공정을 수행하여 비트 라인(128)을 형성한다. 도시되지 않았지만, 비트 라인(128)의 형성 후 워드 라인과 교차하는 방향에 비트 라인(128)을 분리하는 공정을 수행할 수 있다.
도 1g를 참조하면, 상부 기둥 패턴(118)의 측벽에 남아있던 스페이서(124)를 제거한 후, 노출된 반도체 기판(102), 하부 기둥 패턴(126) 및 상부 기둥 패턴(118)에 게이트 산화막(130)을 형성한 후에는 하부 기둥 패턴(126)의 측벽에는 게이트 전극(132)을 형성한다. 도시되지 않았지만, 비트 라인(128)과 교차하는 방향에는 게이트 전극(132) 사이를 워드 라인으로 연결한다.
인접한 게이트 전극(132) 사이에는 층간 절연막(134)을 증착하고, 층간 절연막(134) 상에는 제 3 하드마스크막(136)을 형성하여 상부 기둥 패턴(118)의 상부표면이 노출되도록 평탄화한다. 상부 기둥 패턴(118) 상에는 절연막(138)을 형성하 고, 상부 기둥 패턴(118)을 노출시키는 콘택홀 패턴(미도시)을 형성한 후, 콘택홀 패턴에 하부전극, 유전막, 상부전극으로 구성된 캐패시터(140)를 형성한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서는 반도체 기판내 일정 깊이에 고농도의 불순물을 주입한 뒤, 불순물이 형성된 영역 상에 저농도 이온 영역을 형성하고, 저농도 이온 영역의 깊이까지 기둥을 형성하고 수직형 트랜지스터의 채널 영역을 형성한다. 탄소 주입으로 형성된 저농도 이온 영역은 고농도의 불순물이 확산되는 것을 억제할 수 있다. 이를 통해, 채널 영역의 불규칙적인 이온 농도와 고농도 이온 영역으로 인해 발생할 수 있는 역 단채널 효과(RSCE)를 억제하고 수직형 트랜지스터의 문턱 전압(threshold voltage)가 상승하는 것을 억제할 수 있다. 또한, 본 발명은 저농도 이온 영역과 고농도 이온 영역을 통해 수직형 트랜지스터의 게이트와 드레인이 중첩되어 전기적인 단락이 발생하는 것을 막을 수 있다.
도 2는 도 1a 내지 도 1g에서 설명된 반도체 장치의 제조 방법에 따른 수직형 트랜지스터의 이온 주입 농도를 설명하는 그래프이다. 구체적으로, 도 2는 수직형 트랜지스터의 소스, 게이트, 드레인을 가로 방향으로 도시한 후, 각 영역에 불순물(B+) 농도를 설명하고 있다.
도시된 바와 같이, 소스, 게이트, 드레인 영역 사이에 위치한 채널 영역에서의 불순물 농도는 소스와 게이트 및 게이트와 드레인의 접합 영역에 높게 형성된다. 반면, 소스, 드레인 및 게이트 하부의 채널 영역에는 불순물의 농도가 낮게 형성된다. 탄소를 주입하여 형성되는 저농도 이온 영역이 있는 경우와 없는 경우를 비교해보면, 게이트 하부의 채널 영역에서의 불순물의 농도 차이가 발생한다.
탄소 주입을 통해 형성된 저농도 이온 영역을 형성하지 않는 종래의 경우, 게이트의 하부에 채널 영역에 불순물 농도가 높으면 소스와 드레인 사이에 펀치 스루 현상과 같은 단채널 효과를 방지할 수 있지만, 전계가 높아지고 문턱 전압이 상승하는 역 단채널 효과(RSCE)가 발생한다. 그러나, 본 발명의 일 실시예에서 탄소 주입을 통해 형성된 저농도 이온 영역은 역 단채널 효과의 발생을 억제할 수 있다.
도 3은 도 1a 내지 도 1g에서 설명된 반도체 장치의 제조 방법에 따른 수직형 트랜지스터의 전기적 특성을 설명하는 그래프이다.
도시된 바와 같이, 탄소를 주입하는 제 2 주입 공정을 통하여 형성되는 저농도 이온 영역으로 인해 수직형 트랜지스터의 문턱 전압이 안정화된 것을 알 수 있다. 특히, 고농도 이온 영역으로 인해 문턱전압이 상승하는 효과를 저농도 이온 영역을 통해 크게 낮출 수 있고, 채널 영역의 길이에 따른 균일한 문턱전압 특성을 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치는 고농도의 불순물(B+)이 주입된 고농도 이온 영역을 통해 펀치 스루 현상 및 플로팅 바디 효과 등의 단채널 효과가 발생하는 것을 방지할 수 있을 뿐만 아니라 탄소의 주입을 통해 저농도 이온 영역을 형성하여 전계가 높아지고 문턱전압이 상승하는 역 단채널 효과를 방지할 수 있다. 결과적으로, 저농도 이온 영역과 고농도 이온 영역은 수직형 트랜지스터의 게이트와 드레인 사이가 전기적으로 단절되는 것을 방지하고 전계의 증가를 막을 수 있어 수직형 트랜지스터의 동작 안정성을 향상 시킨다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2는 도 1a 내지 도 1g에서 설명된 반도체 장치의 제조 방법에 따른 수직형 트랜지스터의 이온 주입 농도를 설명하는 그래프.
도 3은 도 1a 내지 도 1g에서 설명된 반도체 장치의 제조 방법에 따른 수직형 트랜지스터의 전기적 특성을 설명하는 그래프.

Claims (15)

  1. 반도체 기판 내에 제 1 주입공정을 통해 고농도 이온 영역을 형성하는 단계;
    상기 고농도 이온 영역 상에 제 2 주입공정을 통해 저농도 이온 영역을 형성하는 단계; 및
    상기 고농도 이온 영역 상에 상기 저농도 이온 영역을 포함하는 기둥 형태의 채널 영역을 포함하는 수직형 트랜지스터를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제 1 주입공정은 보론 이온(B+) 계열의 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제 2 주입공정은 탄소를 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제 2 주입공정은 1E14 이하의 에너지로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 저농도 이온 영역의 두께는 50Å정도인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 수직형 트랜지스터의 채널 영역 및 소스/드레인 영역의 일측은 상기 반도체 기판의 상부 표면에서 상기 고농도 이온 영역 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 고농도 이온 영역을 형성하는 단계는 상기 반도체 기판의 트렌치를 형성한 후, 상기 트렌치의 하부로부터 상기 기둥 형태의 채널 영역의 만큼 깊은 곳에 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 수직형 트랜지스터를 형성하는 단계는
    상기 트렌치를 하드마스크막으로 매립하는 단계;
    상기 하드마스크막을 식각마스크로 하여 상기 반도체 기판을 식각하여 상부 기둥을 형성하는 단계;
    상기 상부 기둥의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로하여 상기 반도체 기판을 비등방성 식각하여 상기 상부 기둥보다 폭이 좁은 하부 기둥을 형성하는 단계;
    상기 반도체 기판의 상기 하부 기둥 사이에 비트 라인을 형성하는 단계;
    상기 스페이서를 제거하고 상기 상부 기둥 및 상기 하부 기둥에 게이트 산화막을 형성하는 단계;
    상기 하부 기둥을 감싸는 게이트를 형성하는 단계; 및
    상기 상부 기둥과 상기 하부 기둥 사이에 절연물질을 매립하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 상부 기둥과 맞닿는 캐패시터를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 하부 기둥은 상기 저농도 이온 영역의 깊이까지 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 비트 라인은 상기 고농도 이온 영역 사이에 이온주입공정을 통해 형성 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 상부 기둥은 상기 반도체 기판의 상부로부터 1500 내지 2000Å 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항의 제조 방법에 의해 제조되어, 상기 채널 영역의 상부 및 하부에 소스/드레인 영역을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 저농도 이온 영역은 탄소를 포함하고 있으며 50Å정도의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 고농도 이온 영역은 보론 이온(B+) 계열의 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
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