JPH0364965A

JPH0364965A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH0364965A
Application number: JP1202181A
Authority: JP
Inventors: Toru Ozaki; 徹尾崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-03
Filing date: 1989-08-03
Publication date: 1991-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳＦＥＴとＭＯＳキャパシタによりメモリセル
を構成するダイナミック型ＲＡＭ　（ＤＲＡＭ）のキャ
パシタ構造に関する。

〔従来の技術〕

近年、半導体記憶装置は高集積化、大容量化の一途を辿
っており、特に１個のＭＯＳＦＥＴと１個のＭＯＳキャ
パシタから構成されるＭＯＳダイナミックＲＡＭ　（Ｄ
ＲＡＭ）においては、そのメモリセルの微細化への研究
が進んでいる。

このようなメモリセルの微細化に伴い、情報（電荷）を
蓄積するキャパシタの面積は減少し、この結果メモリ内
容が誤って読み出されたり、あるいはα線等によりメモ
リ内容が破壊されるソフトエラーなどが問題になってい
る。

このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、占有面積を増大することなく
、実質的にキャパシタの占有面積を拡大し、キャパシタ
容量を増やし、蓄積電荷量を増大させるためにいろいろ
な方法が提案されている。

その１つに、次のような半導体記憶装置が提案されてい
る。この半導体記憶装置は第４図に断面構造を示すよう
に、半導体基板１０１の表面に溝（トレンチ）１０３を
形成し、このトレンチ１０３の側壁に沿ってキャパシタ
を形成し素子寸法を増大させることなく、キャパシタ面
積を増大するようにしたトレンチキャパシタセル構造と
よばれているものがある。

この構造では、ｐ型シリコン基板表面に形成された素子
分離用のフィールド酸化膜１０２によって分離された素
子領域内に、ｎ型層からなるソースまたはドレイン領域
１１０，１１４と、これらの間にゲート絶縁膜１０８を
介して形成されたゲート電極１０９とからなるＭＯＳＦ
ＥＴを形成すると共に、このｎ型層からなるソースまた
はドレイン領域１０３に連設されトレンチの周囲に形成
されたｎ−型層からなるストレージノード１０５と、こ
のストレージノード１０５の表面に形成されたキャパシ
タ絶縁膜１０４と、このトレンチ内に埋め込まれプレー
ト電極を構成するキャパシタ電極１０６とからなるＭＯ
Ｓキャパシタを形成するものである。

このような構成では、溝の内壁をＭＯＳキャパシタとし
て利用するため、キャパシタ容量をブレーナ構造の数倍
に高めることができる。従って、かかる構成により、メ
モリセルの占有面積を縮小しても蓄積電荷量の減少を防
止することが可能となる。

このように、従来のトレンチ型キャパシタ構造において
は、さらに素子の微細化が進み、メモリセル占有面積が
縮小化され、トレンチの周囲長が減少していくと、リー
ク電流の発生の問題が生じ、０．５μｍレベルよりも小
さくすることができないという問題があった。

（発明が解決しようとする課題）このように従来のトレンチ型キャパシタ構造においては
、リーク電流のためにセル間分離を縮めることができな
いという問題があった。

本発明は、前記実情に鑑みてなされたもので、トレンチ
間のリーク電流を低減し、セル間分離をリソグラフィの
限界まで高めることを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで、本発明のＤＲＡＭでは、トレンチ間に絶縁膜を
埋め込むようにしている。

また、本発明の方法では、キャパシタ形成領域に大きな
溝を掘り、この内部に絶縁膜を埋め込んだのち、この絶
縁膜内にトレンチを形成し、トレンチ側壁に側壁残し工
程により、導体膜を形成し、この導体膜と素子領域とを
接続するようにしている。

（作用）上記構造によれば、ストレージノード電極間には絶縁膜
が介在しているため、セル間リークの発生のおそれはな
い。従って、ストレージノード電極間の距離をリソグラ
フィの限界まで縮めることができる。また、電荷蓄積部
に空乏層が発生しないためソフトエラーに強い構造にな
っている。

また、製造に際しては、キャパシタ形成領域に大きな溝
を掘り、この内部に絶縁膜を埋め込んだのち、この絶縁
膜内にトレンチを形成し、トレンチ側壁に側壁残し工程
により、導体膜を形成し、この導体膜と素子領域とを接
続するようにすることにより容易に形成可能である。

望ましくは、大きな溝を掘り、溝内のトレンチ形成領域
にレジストパターンを形成し、このレジストパターンの
上から絶縁膜を埋め込み、最後にこのレジストパターン
を除去することにより、トレンチ側壁の絶縁膜にダメー
ジを与えることなく容易に形成可能である。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

本発明の半導体記憶装置の第１の実施例として、第１図
（ａ）および第１図（ｂ）にトレンチ構造のＤＲＡＭを
示す平面図およびそのＡ−Ｂ−Ｃ断面図を示す。

このＤＲＡＭでは、ｐ型シリコン基板１の素子分離絶縁
膜２で分離され、素子分離絶縁膜２表面よりも突出して
形成されたキャパシタ形成領域内に形成された溝内に絶
縁膜３が充填され、この内部にトレンチ４が配列して形
成され、各トレンチ４の内部には側壁面全体に形成され
たストレージノード電極としての多結晶シリコン膜５と
、窒化シリコン膜／酸化シリコン膜の２層膜からなるキ
ャパシタ絶縁膜６と、多結晶シリコン膜からなるプレー
ト電極７とが順次埋め込まれて、キャパシタを構成して
いる。そして、各ストレージノード電極５に接続するよ
うに拡散層８が形成され、この拡散層８の他端はＭＯＳ
ＦＥＴのソース・ドレインの内の一方のｎ型層１０に接
続されている。

また他方のｎ型層１４はビット線に接続されている。そ
して、プレート電極７はこの上層に絶縁膜を介して形成
される配線パターンによって相互接続されている。

他部については、通常のＤＲＡＭと同様である。

すなわち、ｐ型シリコン基板１の表面に、トレンチが形
成され、素子分離絶縁膜２の端部がトレンチの側壁と一
直線状をなすように形成されており、この素子分離絶縁
膜２によって分離された素子領域内に、キャパシタ領域
と隣接して、ゲート絶縁膜を介して配設されたゲート電
極つと、各ゲート電極に自己整合するように形成された
ソース・ドレイン領域としてのｎ型層１０．１４が形成
されＭＯＳＦＥＴを構成している。そしてこのゲート電
極９はメモリセルマトリックスの一方向に連続的に配列
され、ワード線を構成している。

また、このようにして形成された素子領域の上層はＣＶ
Ｄ法によって形成された酸化シリコン膜で被覆され、さ
らにこの上層にコンタクトホールを介してｎ型層に接続
されるビット線が配設されている。

次に、このＤＲＡＭの製造工程について説明する。

先ず、第２図（ａ）に示すように比抵抗５Ωｃｍ程度の
ｐ型シリコン基板１表面をＬＯＣＯＳ法によりフィール
ド酸化して膜厚７００ｎｓの酸化シリコン膜からなる素
子分離絶縁膜２を形成した後、マスクを介して異方性エ
ツチングにより溝Ｔを形成する。そして、この溝Ｔの底
部には、底分離のための絶縁膜３１を熱酸化法により形
成しておくようにすると共にストレージノード電極５と
ＭＯＳＦＥＴ　（図示せず）のソース・ドレインの内の
一方とを接続するための拡散層８をこの溝Ｔの側壁に沿
って形成しておくようにする。なお、ここでＬＯＣＯ８
法による素子分離絶縁膜２に代えて溝内に絶縁膜を埋め
込んだ溝型素子分離を用いるようにしてもよい。

次いで、第２図（ｂ）に示すように、この溝内にレジス
トを塗布し、フォトリソ法により、トレンチ形成後域に
レジストＲ１を残留せしめた後、さらに、シリカを過飽
和させた硅フッ化水素酸水溶液を用いた液相成長法（Ｌ
ＰＤ）によりレジスト膜Ｒ１表面以外の領域に酸化シリ
コン膜３を堆積する。ここで、シリカを過飽和させた硅
フッ化水轡：酸水溶液は、シリカを飽和させた硅フッ化
水素酸水溶液に硼酸（Ｈ３ＢＯａ　）水溶液などを添加
することにより得られる。なお、ここで形成するＬＰＤ
酸化膜３に代えてＳＯＧ膜を用いるようにしても良い。

この後、さらに第２図（Ｃ）に示すように、レジスト（
図示せず）を塗布し、表面を平坦化し、反応性イオンエ
ツチングによりエッチバックを行い、表面を平坦化する
と共に、レジストＲ１を除去し、トレンチ４を形成する
。

そして、第２図（ｄ）に示すように、トレンチ形成後の
エツチング面に後処理をした後、トレンチ内に、ＣＶＤ
法により、膜厚５０ｎｍ程度の多結晶シリコン５を堆積
し、ヒ素またはリンのイオン注入またはリン拡散等によ
り、ドーピングを行う。

このときトレンチ側壁の基板と接する領域では拡散層５
ｓが形成され、先に形成されている拡散層８と電気的な
接続が達成される。

続いて、第２図（ｅ）に示すように、反応性イオンエツ
チングにより、この多結晶シリコンを側壁にのみ残し、
ストレージノード電極５を形成する。

そして、第２図（ｆ）に示すように、キャパシタ絶縁膜
６としての酸化シリコン膜およびプレート電極７として
の多結晶シリコン膜を形成する。

最後に、第２図（ｇ）に示すように、プレート電極７と
しての多結晶シリコン膜をパターニングし、第１図に示
したようなキャパシタが完成する。

こうして、トレンチを利用したＭＯＳキャパシタが形成
される。

次に、通常の方法でＭＯＳ）ランジスタを形成する。

まずＭＯＳ）ランジスタ形成領域のキャパシタ絶縁膜お
よび酸化シリコン膜を一旦除去して基板表面を露出させ
、１５ｒｖ程度の熱酸化膜からなるゲート絶縁膜を形威
し、さらに、ゲート電極となる多結晶シリコン膜を堆積
したのち、ワード線方向に沿う溝の領域にフォトレジス
ト・パターンを形成する。そして、このフォトレジスト
・パターンをマスクとして、反応性イオンエツチングに
より、パターン形成してワード線となるゲート電極９を
形成する。

この後、基板表面を通常のフォトリソ法と反応性イオン
エツチング法を用いて露出させ、ヒ素のイオン注入を行
いＭＯＳ）ランジスタのソースまたはドレインとなるｎ
型層１０．１４を形成する。

そして、全面をＣＶＤ法により形成した酸化シリコン膜
からなる層間絶縁膜で被覆する。

そして最後に、この層間絶縁膜にコンタクト孔を開けて
、多結晶シリコンまたは、アルミニウム膜等の材料を堆
積し、フォトリソ法による・パターニングによりビット
線を配設してＤＲＡＭが完成する。

このように、本発明実施例のＤＲＡＭによれば、ストレ
ージノード電極間には絶縁膜が介在しているため、セル
間リークの発生のおそれはない。このため、ストレージ
ノード電極間の距離をリソグラフィの限界まで縮めても
信頼性の高いＤＲＡＭを得ることが可能である。また、
電荷蓄積部に空乏層が発生しないためソフトエラーに強
い構造になっている。

また、製造に際しても、極めて容易に高精度のパターン
形成が可能となる。

次に、本発明の他の実施例について説明する。

まず、第３図（ａ）に示すように、前記第１の実施例と
同様にして、ｐ型シリコン基板１表面をフィールド酸化
して素子分離絶縁膜２を形成した後、マスクを介して異
方性エツチングにより溝Ｔを形成する。そして、この溝
Ｔの底部にはチャネルストッパ層としてのｐ型層３１′
を形成すると共に、この溝Ｔの内壁に多結晶シリコン膜
４１を形成した後、酸化シリコン膜を溝全体に充填し、
エッチバック法等により表面を平坦化する。なお、ここ
でも、ストレージノード電極５とＭＯＳＦＥＴ（図示せ
ず）のソース・ドレインの内の一方とを接続するための
拡散層８をこの溝Ｔの側壁に沿って形成しておくように
する。

そして、第３図（ｂ）に示すように、レジストＲ１を塗
布し、フォトリソ法により、トレンチ形成領域のみを開
口し、異方性エツチングによりトレンチを形成する。こ
のとき多結晶シリコン膜４１がエツチングストッパとし
て作用する。

この後、さらに第３図（Ｃ）に示すように、レジストパ
ターンを除去すると共に、等方性エツチングによりトレ
ンチ内に露呈する多結晶シリコン膜４１をエツチング除
去する。

そして、第３図（ｄ）に示すように、熱酸化により多結
晶シリコン膜４１を酸化し、熱酸化膜４２に変化せしめ
る。

そして、第３図（ｅ）に示すように、トレンチの内壁に
後処理をした後、トレンチ内に、ＣＶＤ法により、膜厚
５０ｎｍ程度の多結晶シリコン５を堆積し、ヒ素または
リンのイオン注入またはリン拡散等により、ドーピング
を行う。

続いて、第３図（ｆ）に示すように、反応性イオンエツ
チングにより、この多結晶シリコン５を側壁にのみ残し
、ストレージノード電極を形成し、キャパシタ絶縁膜６
としての酸化シリコン膜およびプレート電極７としての
多結晶シリコン膜を形威する。

最後に、第３図（ｇ）に示すように、プレート電極７と
しての多結晶シリコン膜をバターニングし、第１図に示
したようなキャパシタが完成する。

この方法によっても、トレンチ間リークの発生の心配も
なく信頼性の高いキャパシタの形成が可能となる。

さらに、平面上にキャパシタ電極が存在しないため、セ
ル面積を縮小し、高集積化をはかることができる。

〔発明の効果〕

以上説明してきたように、本発明によれば、トレンチ間
に絶縁膜を埋め込むようにしているため、セル間リーク
の発生のおそれもなく、ストレージノード電極間の距離
をリソグラフィの限界まで縮めることができ、また、電
荷蓄積部に空乏層が発生しないためソフトエラーに強い
構造になっている。

また、本発明の方法では、キャパシタ形成領域に大きな
溝を掘り、この内部に絶縁膜を埋め込んだのち、この絶
縁膜内にトレンチを形威し、トレンチ側壁に側壁残し工
程により、導体膜を形威し、この導体膜と素子領域とを
接続するようにしているため、容易に信頼性の高いトレ
ンチ型キャパシタの形成が可能となる。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は本発明実施例のトレ
ンチ型メモリセル構造のＤＲＡＭを示す図、第２図（ａ
）乃至第２図（ｇ）は第１図のトレンチ型メモリセル構
造のＤＲＡＭの製造工程図、第３図（ａ）および第３図
（ｇ）は本発明の他の実施例のＤＲＡＭの製造工程図、
第４図は従来例のトレンチ型メモリセル構造のＤＲＡＭ
を示す図である。１・・・ｐ型のシリコン基板、２・・・素子分離絶縁膜
、３・・・絶縁膜、４・・・トレンチ、５・・・ストレ
ージノード電極、５ｓ・・・拡散層、６・・・キャパシ
タ絶縁膜、７・・・プレート電極、８・・・拡散層、９
・・・ゲート電極、１０．１４・・・ソース・ドレイン
領域（ｎ型層）、３１・・・絶縁膜、３１′・・・ｐ型
層（チャネルストッパ）、４１・・・多結晶シリコン層
、４２・・・酸化シリコン層、１０１・・・ｐ型のシリ
コン基板、１０２・・・素子分離絶縁膜、１０３・・・
トレンチ、１０４・・・キャパシタ絶縁膜、１０５・・
・ストレージノード、１０６・・・プレート電極、１０
８・・・ゲート絶縁膜、１０９・・・ゲート電極、１１
０，１１４・・・拡散層。第２図第図第３図第図

Claims

【特許請求の範囲】

（１）一導電型の基板表面に形成された素子分離領域で
囲まれた領域内に形成されたＭＯＳＦＥＴと、前記領域内に形成されたトレンチ（溝）と、前記ＭＯＳ
ＦＥＴのソースまたはドレイン領域の一方に接続するよ
うに前記トレンチの内壁に形成された低濃度層と、さら
に前記トレンチの内壁に順次積層されたキャパシタ絶縁
膜およびプレート電極とを具備してなるキャパシタとに
よって、メモリセルを形成してなる半導体記憶装置において、前記トレンチの周りに絶縁膜が充填せしめられていることを特徴とする半導体記憶装置。
（２）基板表面に形成され、内部に絶縁膜の充填された
大溝を含み、前記トレンチは、前記大溝内に複数個配設されていることを特徴とする請求項（１）記載の半導体
記憶装置。
（３）ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのソースまたはドレイン領域の一方に接続するように低濃度層を内壁に形成して
なるトレンチ内に順次積層されたキャパシタ絶縁膜とプ
レート電極とからなるキャパシタとによって、メモリセ
ルを形成してなる半導体装置の製造方法において、素子分離のなされた半導体基板上のメモリセル形成領域のキャパシタ形成領域に大溝を形成する工
程と、前記大溝内に絶縁膜を充填する絶縁膜充填工程と、前記絶縁膜内にトレンチを形成するトレンチ形成工程と、前記トレンチ内にストレージノード電極およびキャパシタ絶縁膜およびプレート電極を順次形成し
キャパシタを形成するキャパシタ形成工程と、前記キャパシタのストレージノード電極にソース・ドレイン領域の一方がつながるようなＭＯＳＦ
ＥＴを形成するＭＯＳＦＥＴ形成工程とを具備したこと
を特徴とする半導体記憶装置の製造方法。
（４）前記トレンチ形成工程は、前記大溝内のトレンチ形成領域をレジスト被覆した状態で絶縁膜を形成する絶縁膜形成工程と、表面にレジストを塗布してエッチバックを行い、平坦化した後、レジストを除去しトレンチを形成
するエッチバック形成工程とを含むようにしたことを特
徴とする請求項（３）記載の半導体記憶装置の製造方法
。