CN112599421A - 半导体装置的形成方法 - Google Patents

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蔡庆威
廖翊博
锺政庭
黄禹轩
程冠伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在此提供一种半导体装置及其形成方法。此半导体装置包括第一源极/漏极区域及第二源极/漏极区域，其设置在多个导电层的相对两侧上。此半导体装置亦包括介电层，其覆盖第一源极/漏极区域、第二源极/漏极区域及多个导电层。此半导体装置亦包括电性接触件，其延伸穿过介电层并进入第一源极/漏极区域。电性接触件的第一表面是电性接触件的最接近基板的表面，多个导电层的第一表面是多个导电层的最接近基板的表面，并且上述电性接触件的第一表面比上述多个导电层的第一表面更接近基板。

Description

半导体装置的形成方法
技术领域
本发明实施例涉及一种半导体装置，且特别涉及一种具有接触件的半导体装置及其形成方法。
背景技术
半导体装置被用于大量的电子装置中，例如，电脑、手机及其他电子装置。半导体装置包括形成在半导体晶圆上的集成电路，且集成电路是通过在半导体晶圆上沉积许多类型的材料薄膜并且图案化这些材料薄膜而形成。集成电路包括场效晶体管(field-effecttransistor,FET)，例如，金属氧化物半导体(metal oxide semiconductor,MOS)晶体管。
半导体产业的其中一个目标是继续缩小尺寸并提高单个晶体管的速度。为了实现这些目标，目前正在研究与实现鳍式场效晶体管(finFET)或多重栅极晶体管(multiplegate transistor)。然而，随着这种新的装置结构以及甚至鳍式场效晶体管的不断微缩，也已发现新的挑战。
发明内容
本公开的一实施例是公开一种半导体装置的形成方法。上述方法包括形成鳍片于基板上，其中上述鳍片的通道区域包括多个导电层。上述方法亦包括外延成长第一源极/漏极区域及第二源极/漏极区域，其中上述鳍片的上述通道区域设置在上述第一源极/漏极区域与上述第二源极/漏极区域之间。上述方法亦包括沉积介电层于上述鳍片的上述通道区域上。上述方法亦包括图案化上述介电层，以形成延伸穿过上述介电层且进入上述第一源极/漏极区中的开口，其中上述开口的底表面设置在上述第一源极/漏极区中并且比上述多个导电层中的底部导电层的底表面更靠近上述基板。上述方法亦包括使用一种或多种导电材料填充上述开口，以形成电性连接器。
本公开的一实施例是公开一种半导体装置的形成方法。上述方法包括：蚀刻鳍片以形成第一开口及第二开口，其中上述鳍片的通道区域设置在上述第一开口与上述第二开口之间；外延成长第一源极/漏极层于上述第一开口中，并且外延成长第二源极/漏极层于上述第二开口中；形成第一虚置材料于上述第一源极/漏极层上，并且形成第二虚置材料于上述第二源极/漏极层上；沉积沿着上述第一虚置材料及上述第二虚置材料的侧壁延伸的第一介电层；沉积第二介电层于上述第一介电层上；图案化上述第二介电层，以形成第三开口及第四开口，上述第三开口暴露上述第一虚置材料，上述第四开口暴露上述第二虚置材料；通过上述第三开口选择性地蚀刻上述第一虚置材料，以形成第一凹口并暴露上述第一源极/漏极层，并且通过上述第四开口选择性地蚀刻上述第二虚置材料，以形成第二凹口并暴露上述第二源极/漏极层；沉积第一硅化物于上述第一凹口中，沉积第二硅化物于上述第二凹口中；以及使用一种或多种导电材料填充上述第三开口的延伸穿过上述第二介电层的部分及上述第四开口的延伸穿过上述第二介电层的部分。
本公开的一实施例是公开一种半导体装置，上述半导体装置包括：多个导电层，设置于基板上，其中上述多个导电层中的每一个导电层通过隔离物与相邻的导电层分开；第一源极/漏极区域及第二源极/漏极区域设置在上述多个导电层的相对两侧上；介电层，覆盖上述第一源极/漏极区域、上述第二源极/漏极区域及上述多个导电层；以及电性接触件，延伸穿过上述介电层并进入上述第一源极/漏极区域，其中上述电性接触件的第一表面是上述电性接触件的最接近上述基板的表面，上述多个导电层的第一表面是上述多个导电层的最接近上述基板的表面，并且上述电性接触件的上述第一表面比上述多个导电层的上述第一表面更接近上述基板。
附图说明
依据以下的详细说明并配合说明书附图做完整公开。应注意的是，依据本产业的一般作业，附图并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1A及图1B是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图2A及图2B是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图3A及图3B是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图4A及图4B是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图5A、图5B及图5C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图6A、图6B及图6C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图7A、图7B及图7C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图8A、图8B及图8C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图9A、图9B及图9C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图10A、图10B及图10C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图11A、图11B及图11C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图12A、图12B及图12C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图13A、图13B及图13C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图14A、图14B及图14C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图15A、图15B及图15C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图16A、图16B及图16C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图17A、图17B及图17C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图18到图21是根据本发明的一些实施例，示出制造各种半导体装置的中间阶段的剖面示意图。
图22A、图22BA、图22BB及图22C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图23A、图23B及图23C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图24A、图24B及图24C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图25A、图25B及图25C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图26A、图26B及图26C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图27A、图27B及图27C是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图28A及图28B是根据本发明的一些实施例，示出形成半导体装置的中间阶段的立体示意图及剖面示意图。
图29到图36是根据本发明的一些实施例，示出制造各种半导体装置的形成过程的剖面示意图。
附图标记说明：
20：基板
22：缓冲层
24：超晶格
26：第一层
28：第二层
30：绝缘材料
31：虚置介电层
33：虚置栅极
34：罩幕
36：栅极间隔物
37：间隔物
38：外延源极/漏极区域
40：底部层间介电质(ILD0)
41：蚀刻停止层
42：栅极介电质
43：蚀刻停止层
44：栅极电极
46：层间介电质(ILD1)
50：接触件
52：硅化物
54：阻障层
56：金属
60：接触件
62：硅化物
66：金属
70：接触件
72：硅化物
76：金属
80：接触件
82：硅化物
84：阻障层
86：金属
90：第一外延源极/漏极层
92：虚置材料
94：蚀刻停止层
96：底部层间介电质(ILD0)
98：栅极介电质
100：栅极电极
102：蚀刻停止层
104：层间介电质(ILD1)
106：硅化物
108：阻障层
110：接触件
112：金属
114：接触件
116：金属
118：接触件
120：金属
122：硅化物
124：接触件
126：硅化物
128：金属
130：阻障层
132：基板
134：鳍片
136：绝缘材料
138：间隔物
140：合并的外延源极/漏极区域
142：底部层间介电质(ILD0)
144：蚀刻停止层
146：层间介电质(ILD1)
148：接触件
150：阻障层
151：金属
152：硅化物
154：接触件
156：金属
158：硅化物
160：接触件
164：硅化物
166：金属
168：接触件
170：金属
172：硅化物
174：阻障层
H1：高度
W1：横向宽度
W2：宽度
D1：深度
D2：距离
D3：距离
D4：距离
D5：深度
T1：厚度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开的不同部件(feature)。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本说明书叙述了一第一部件形成于一第二部件之上或上方，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有额外的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，以下公开的不同范例可能重复使用相同的参照符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
根据各种实施例，提供晶体管及其形成方法。示出了形成晶体管的中间阶段。本文所讨论的一些实施例是在使用栅极后制制程(gate-last process)形成的晶体管的上下文中进行讨论。一些实施例是考虑使用在栅极先制制程(gate-first process)中的观点。本文讨论了实施例的一些变型。本发明所属技术领域中技术人员应可理解在其他实施例的范围内可以想到的可行的其他修饰。虽然所讨论的一些实施例以特定顺序的步骤执行，但是可以依照任何合乎逻辑的顺序执行各种其他方法实施例，并且可以包括比本文所描述的步骤更少或更多的步骤。
一些实施例考虑在制造过程期间制造的n型装置(例如，n型晶体管)及p型装置(例如，p型晶体管)。因此，一些实施例考虑了互补式装置的形成。以下说明书附图可示出一个设备，但是本发明所属技术领域中技术人员应可理解，可以在制程期间形成多个设备，其中一些设备具有不同的设备类型。下文讨论互补式装置的形成的一些观点，虽然这些观点可能不一定示出在附图中。
图1A、图2A、图3A及图4A是根据一些实施例，示出用于半导体装置的鳍片的制造过程的中间阶段的各种立体示意图，其中鳍片包括超晶格(superlattice)，且超晶格可包含应变层(strained layer)。图1B、图2B、图3B及图4B是分别对应于图1A、图2A、图3A及图4A的剖面示意图。
在图1A及图1B中，提供基板20。基板20可以是半导体基板，例如，块材(bulk)半导体基板、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基板、多层(multi-layered)或梯度基板(gradient substrate)或其类似物。基板20可包括半导体材料，例如，元素半导体，包括硅及锗；化合物或合金半导体，包括碳化硅(SiC)、硅锗(SiGe)、砷化镓(GaAs)、磷化镓(GaP)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、砷化铟(InAs)、磷化铟镓(GaInP)、磷化铟(InP)、锑化铟(InSb)及/或磷砷化铟镓(GaInAsP)；或上述的组合。基板20可以是经掺杂的或未掺杂的。在特定的示范例中，基板20是块材硅基板，其可以是晶圆。
在图2A及图2B中，形成缓冲层22于基板20上。在一些实施例中，缓冲层22外延成长于基板20上。外延成长可使用金属有机化学气相沉积(Metal-Organic Chemical VaporDeposition,MOCVD)、分子束外延(Molecular Beam Epitaxy,MBE)、液相外延(LiquidPhase Epitaxy,LPE)、汽相外延(Vapor Phase Epitaxy,VPE)、超高真空化学气相沉积(UHVCVD)、其他类似的方法或上述的组合。缓冲层22可以是第IV族材料，例如，硅、锗、硅锗、硅锗锡(SiGeSn)或其类似物；第III族-第V族化合物材料，例如，砷化镓、磷化镓、磷砷化镓、砷化铟铝、砷化镓铝、砷化铟镓、砷化铟、磷化铟镓、磷化铟、锑化铟、磷砷化铟镓或其类似物；或上述的类似物。缓冲层22可以是结晶材料，并且可以具有自然晶格常数(naturallattice constant)，此自然晶格常数与在其上成长有缓冲层22的基板20的结晶材料的自然晶格常数不匹配。缓冲层22可以是松弛材料(relaxed material)，例如，其可由塑性松弛(plastic relaxation)所造成。缓冲层22可具有均匀的组成或变化的组成，例如，渐变的组成(graded composition)。渐变的组成可以是实质上线性渐变(linearly graded)或离散步进渐变(discrete-step graded)。缓冲层22可具有大于临界厚度的厚度，使得缓冲层22的远离基板20的表面包括具有松弛的自然晶格常数的晶体结构。缓冲层22的远离基板20的表面处的晶格常数可以是适当的，以引起超晶格24中的应力。在一些实施例中，可省略缓冲层22，例如，如果基板20是结晶材料，且此结晶材料具有适合于在超晶格24中引起所需应力的晶格常数。
虽然并未具体示出，但是可在缓冲层22及/或基板20中形成适合的井结构。举例而言，可在基板20的第一区域中形成p型井，在此第一区域中后续将形成n型装置(例如，n型晶体管)，并且可在基板20的第二区域中形成n型井，在此第二区域中后续将形成p型装置(例如，p型晶体管)。
举例而言，为了在第一区域中形成p型井，可在基板20的第二区域中的缓冲层22上方形成光刻胶(未示出)。可对光刻胶进行图案化以暴露第一区域。可通过使用旋转涂布(spin-on)技术以形成光刻胶，并且可以使用可接受的光微影(photolithography)技术以对光刻胶进行图案化。一旦将光刻胶图案化，就可以在第一区域中进行p型杂质布植，并且光刻胶可当作罩幕，以实质上防止p型杂质被布植到第二区域中。此p型杂质可以是布植到第一区域中的硼、二氟化硼(BF2)或其类似物，且其浓度等于或小于1018cm-3，例如，在大约1017cm-3与大约1018cm-3之间。布植之后，可通过，例如，可接受的灰化制程以移除光刻胶。
此外，为了在第二区域中形成n型井，可在基板20的第一区域中的缓冲层22上方形成光刻胶(未示出)。可对光刻胶进行图案化以暴露第二区域。可通过使用旋转涂布技术以形成光刻胶，并且可以使用可接受的光微影技术以对光刻胶进行图案化。一旦将光刻胶图案化，就可以在第二区域中进行n型杂质布植，并且光刻胶可当作罩幕，以实质上防止n型杂质被布植到第一区域中。此n型杂质可以是布植到第二区域中的磷、砷或其类似物，且其浓度等于或小于1018cm-3，例如，在大约1017cm-3与大约1018cm-3之间。布植之后，可通过，例如，可接受的灰化制程以移除光刻胶。在布植之后，可进行退火以活化布植的p型杂质及n型杂质。布植可以在第一区域中形成p型井，并且在第二区域中形成n型井。
在其他实施例中，可在缓冲层22的外延成长期间，原位(in situ)形成p型井及n型井。可通过不同的成长步骤，以外延成长将要形成不同型井结构的不同区域中的缓冲层22，借此使不同的掺杂类型位于不同的区域。
再者，在图2A及图2B中，超晶格(superlattice)24形成于缓冲层22上。超晶格24包括交替排列的第一层26及第二层28。在一些实施例中，第一层26的每一者与第二层28的每一者是外延成长于其下方的层结构之上。外延成长可使用金属有机化学气相沉积、分子束外延、液相外延、汽相外延、超高真空化学气相沉积、其他类似的方法或上述的组合。第一层26的每一者与第二层28的每一者可以是第IV族材料，例如，硅、锗、硅锗、硅锗锡(SiGeSn)或其类似物；第III族-第V族化合物材料，例如，砷化镓、磷化镓、磷砷化镓、砷化铟铝、砷化镓铝、砷化铟镓、砷化铟、磷化铟镓、磷化铟、锑化铟、磷砷化铟镓或其类似物；或上述的类似物。在一实施例中，第一层26的每一者是硅锗，且第二层28的每一者是硅。超晶格24可包括任意数量的第一层26死任意数量的第二层28。如图所示出，超晶格24具有四个第一层26与四个第二层28。
第一层26的每一者与第二层28的每一者可以是结晶材料。在一些实施例中，第一层26或第二层28的其中一个对应群的自然晶格常数大于远离基板20的缓冲层22(或者，如果缓冲层22被省略，则为基板20)的表面的晶格常数，并且第一层26或第二层28的另一群的自然晶格常数小于远离基板20的缓冲层22(或者，如果缓冲层22被省略，则为基板20)的表面的晶格常数。因此，在这些实施例中，可以将第一层26应变为第一应变类型(firststrain type)，并且将第二层28应变为与第一应变类型相反的第二应变类型(firststrain type)。此外，在这些实施例中，第一层26的每一者与第二层28的每一者可具有小于临界厚度的厚度，例如，在大约3nm至20nm的范围内。
在一些实施例中，第一层26的结晶材料的自然晶格常数大于远离基板20的缓冲层22(或者，如果缓冲层22被省略，则为基板20)的表面的晶格常数，且第二层28的结晶材料的自然晶格常数小于远离基板20的缓冲层22(或者，如果缓冲层22被省略，则为基板20)的表面的晶格常数。因此，在这些实施例中，第一层26可以被压缩应变，而第二层28可以被拉伸应变。
在其他实施例中，第一层26的结晶材料的自然晶格常数小于远离基板20的缓冲层22(或者，如果缓冲层22被省略，则为基板20)的表面的晶格常数，且第二层28的结晶材料的自然晶格常数大于远离基板20的缓冲层22(或者，如果缓冲层22被省略，则为基板20)的表面的晶格常数。因此，第一层26可以被拉伸应变，而第二层28可以被压缩应变。
在另外的实施例中，第一层26或第二层28的群组中的一个或两个具有各自的结晶材料的自然晶格常数，且此自然晶格常数实质上等于远离基板20的缓冲层22(或者，如果缓冲层22被省略，则为基板20)的表面的晶格常数。因此，第一层26或第二层28的群组中的一个或两个可以被松弛。在一些实施例中，第一层26的每一者均被松弛，而第二层28被压缩应变或拉伸应变。在其他实施例中，第二层28的每一者均被松弛，而第一层26被压缩应变或拉伸应变。在另外的实施例中，第一层26的每一者与第二层28的每一者均被松弛。
在一些实施例中，第一层26的材料与第二层28的材料不同。材料的不同可允许如上所述的不同应变，及/或可允许在第一层26与第二层28之间的蚀刻选择性。如下文所述。
在图3A及图3B中，通过在鳍片的两侧上的超晶格24中形成沟槽，以形成包括超晶格24的鳍片。在一些实施例中，可通过形成硬罩幕(未示出)于超晶格24上，并且将硬罩幕图案化而形成期望的鳍片图案，以形成鳍片。之后，通过蚀刻穿过超晶格24，以在鳍片的两侧上形成沟槽。在一些实施例中，沟槽可以延伸到缓冲层22中，但是不完全穿过缓冲层22。在一些实施例中，沟槽可以延伸穿过超晶格24及缓冲层22，并且延伸进入基板20。蚀刻可以是任何可接受的蚀刻制程，例如，反应性离子蚀刻(reactive ion etch,RIE)、中性粒子束蚀刻(neutral beam etch,NBE)、其他类似的方法或上述的组合。蚀刻可以是非等向性的。
在图4A及图4B中，利用绝缘材料30填充沟槽。绝缘材料30可以是氧化物(例如，氧化硅)、氮化物、其他类似物或上述的组合，并且可通过以下方法而形成，包括：高密度等离子体化学气相沉积(high density plasma CVD,HDP-CVD)、流动式化学气相沉积(flowableCVD,FCVD)(例如，在远程等离子体系统中进行基于CVD的材料沉积，并进行后固化以使其转化为另一种材料，例如，氧化物)、其他类似的方法或上述的组合。可以使用通过任何可接受的方法所形成的其他绝缘材料。在所例示的实施例中，绝缘材料30是通过流动式化学气相沉积制程所形成的氧化硅。一旦形成绝缘材料30，就可以进行退火制程。此外，可使用平坦化制程，例如，化学机械研磨(chemical mechanical polish,CMP)，以移除任何多余的绝缘材料，并且使绝缘材料30的顶表面与鳍片的顶表面是共面的。
在一些实施例中，在形成绝缘材料30之前，可形成衬层(未示出)以内衬于沟槽。衬层可由任何合适的材料形成。在一实施例中，衬层由氮化硅(SiN)形成。然后形成绝缘材料30于衬层上。
图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A及图17A是根据一些实施例，示出包括超晶格通道区域的半导体装置的制造过程的中间阶段的各种立体示意图。图5B、图5C、图6B、图6C、图7B、图7C、图8B、图8C、图9B、图9C、图10B、图10C、图11B、图11C、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图15C、图16B、图16C、图17B及图17C是示出上述半导体装置的制造过程的中间阶段的各种立体示意图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B及图17B是对应于图5A所示的剖面“B”。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C及图17C是对应于图5A所示的剖面“C”。
在图5A、图5B及图5C中，将绝缘材料30凹陷化，以使鳍片(例如，超晶格24的第一层26与第二层28中的一个或多个)从相邻的隔离区域30之间突出，隔离区域30可称为浅沟槽隔离(STI)区域。可以使用可接受的刻蚀制程(例如，对绝缘材料30具选择性的刻蚀制程)，以使隔离区域30凹陷化。举例而言，可使用
Figure BDA0002641950690000131
刻蚀或Applied Materials SICONI工具或稀氢氟酸(dHF)，以进行化学氧化物移除。
本发明所属技术领域中技术人员应可理解，以上所述的制程仅仅只是如何形成鳍片的示范例。在其他实施例中，可在基板20的顶表面上方形成介电层；可蚀刻沟槽穿过介电层；可在沟槽中外延成长缓冲层22及超晶格24；以及可将介电层凹陷化，使得超晶格24及/或缓冲层22的至少一部分从介电层突出，以形成鳍片。
在图6A、图6B及图6C中，形成虚置介电层31于鳍片上。虚置介电层31可以是，例如，氧化硅、氮化硅、上述的组合或其类似物，并且可以使用可接受的技术而沉积或热成长虚置介电层31，例如化学气相沉积、热氧化或其他类似的方法。再者，在图6A、图6B及图6C中，形成虚置栅极层33于虚置介电层31上。可通过，例如，使用化学气相沉积或其他类似的方法，沉积虚置栅极层33于虚置介电层31上，然后通过，例如，化学机械研磨，将虚置栅极层33平坦化。虚置栅极层33可包括例如多晶硅，但是也可以使用具有高蚀刻选择性的其他材料。虽然并未具体示出，但是可以在虚置栅极层33之上形成罩幕层。可通过，例如，使用化学气相沉积或其他类似的方法，沉积罩幕层于虚置栅极层33上。罩幕层可包括，例如，氮化硅、氧氮化硅、碳氮化硅(silicon carbon nitride)或其类似物。
在图7A、图7B及图7C中，可以使用可接受的光微影及蚀刻技术对罩幕层(若有使用)进行图案化，以形成罩幕34。此外，可对虚置栅极层33及虚置介电层31进行图案化，例如，通过转移罩幕的图案，使用可接受的蚀刻技术，分别从虚置栅极层33与虚置介电层31形成虚置栅极33与虚置栅极介电质31。蚀刻可以包括可接受的非等向性蚀刻，例如，反应性离子蚀刻、中性粒子束蚀刻或其他类似的方法。虚置栅极33覆盖鳍片的通道区域。虚置栅极33也可具有长度方向，且此长度方向实质上垂直于鳍片的长度方向。
虽然并未具体示出，但是可以进行用于轻掺杂源极/漏极(lightly dopedsource/drain,LDD)区域的布植或等离子体掺杂(plasma doping,PLAD)。相似于上文所讨论的布植，可在第二区域(例如，用于p型装置)上形成罩幕，例如，光刻胶(未示出)，同时暴露出第一区域(例如，用于n型装置)，并且可通过等离子体将n型杂质布植或引入到位于第一区域的暴露鳍片中。然后可以移除罩幕。随后，可在第一区域上形成罩幕，例如，光刻胶(未示出)，同时暴露出第二区域，并且可通过等离子体将p型杂质布植或引入到位于第二区域的暴露鳍片中。然后可以移除罩幕。上述n型杂质可以是先前讨论的任何n型杂质，且上述p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可具有约1015cm-3至约1016cm-3的杂质浓度。可使用退火以活化所布植的杂质。
为了使说明更清楚，示出于图5A中的剖面“B”及剖面“C”也示出于图7A。
在图8A、图8B及图8C中，沿着虚置栅极33与虚置栅极介电质31的侧壁以及鳍片的表面形成栅极间隔物36。可通过，例如，化学气相沉积或其他类似的方法，顺应性地沉积材料以形成栅极间隔物36。栅极间隔物36的材料可以是氮化硅、碳氮化硅、上述的组合或其类似物。
在图9A、图9B及图9C中，例如，使用平坦化制程(例如，化学机械研磨制程)或蚀刻制程，以移除栅极间隔物36覆盖于虚置栅极33的部分以及罩幕34的任何剩余部分。此外，在鳍片的源极/漏极区域中形成凹口。凹口形成于鳍片的源极/漏极区域中，使得虚置栅极33设置在凹口之间。可使用对鳍片(例如，从隔离区域30之间突出的超晶格24的层结构)具有选择性的任何适当的蚀刻以形成凹口，此蚀刻也可以是非等向性的。栅极间隔物36的部分也可以被蚀刻，而形成如图9A、图9B及图9C所示出的结构。
请参照图10A、图10B及图10C，进行蚀刻制程，其中实质上仅蚀刻通过形成凹口而暴露的超晶格24的第一层26。作为此蚀刻过程的结果，被蚀刻的第一层26的侧壁从相应侧上的第二层28的侧壁向内偏移至鳍片。在一些实施例中，蚀刻制程的结果可以是下列参数的函数，包括：第一层26与第二层28的材料、侧壁的定向(orientation)以及用于蚀刻的蚀刻剂。蚀刻剂可以是对第一层26的表面具有选择性的湿式蚀刻剂，例如，稀氢氧化铵-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)或其类似物。
请参照图11A、图11B及图11C，在通过蚀刻第一层26的侧壁所形成的相邻的第二层28之间的空间中形成间隔物37。在一些实施例中，当随后移除第一层26的剩余部分时，间隔物37可用于将第二层28的每一者物理性地固定在装置上(请参照后续的图14A、图14B及图14C)。可通过在图10A、图10B及图10C所示出的结构上顺应性地沉积材料，以形成间隔物37，其中所沉积的材料延伸到相邻的第二层28之间的空间中。之后，蚀刻移除所沉积的材料的不在上述空间中延伸的部分，而得到图11A、图11B及图11C所示出的结构。在一些实施例中，间隔物37的材料可以是氮化硅、碳氮化硅、上述的组合或其类似物。
图12A至图12C到图21示出形成接触件的实施例，其中此接触件是用于提供对外延源极/漏极区域的电性连接。请参照图12A、图12B及图12C，外延成长外延源极/漏极区域38于凹口中。外延成长可使用金属有机化学气相沉积、分子束外延、液相外延、汽相外延、超高真空化学气相沉积、其他类似的方法或上述的组合。外延源极/漏极区域38可包括任何可接受的材料，例如，适合于装置类型(例如，n型或p型)。举例而言，用于n型装置的外延源极/漏极区域38可包括硅、碳化硅(SiC)、磷碳化硅(SiCP)、磷化硅锗(SiGeP)、磷化硅(SiP)、磷化硅锗锡(SiGeSnP)或其类似物；并且用于p型装置的外延源极/漏极区域38可包括硅锗、硼化硅锗(SiGeB)、锗、硼化锗(GeB)、锗锡(GeSn)、硼化锗锡(GeSnB)、掺杂硼的III-V族化合物材料或其类似物。外延源极/漏极区域38可具有从鳍片的相应外表面凸起的表面并且可具有晶面(facet)。在一些实施例中，包括超晶格24的鳍片的结构允许外延源极/漏极区域38具有较短的横向宽度W1(如图12A所示出)。在一些实施例中，W1为约15nm至约45nm。由于横向宽度W1较短，因此可以减小栅极与漏极之间的电容(CGD)，而使半导体装置具有更好的效能。然而，当使用现有的接触件而提供对外延源极/漏极区域38的电性连接时，较短的横向宽度W1会增加源极/漏极的电阻(RSD)，而降低半导体装置的效能。如以下将详细描述，根据本文所述的一些实施例而形成的接触件能够减小源极/漏极接触件的电阻(RCSD)，而能够改善效能。
虽然并未具体示出，但是不同的材料可以用于互补式型装置中的p型装置的外延源极/漏极区域38与n型装置的外延源极/漏极区域38。举例而言，基板20的第一区域(例如，将在其中形成n型装置的区域)可被第一硬罩幕遮盖，而基板20的第二区域(例如，在其中将p型装置形成的地方)被暴露并且被加工以形成外延源极/漏极区域38。然后可移除第一硬罩幕，并且可形成第二硬罩幕。在第一区域被暴露并且被加工以形成外延源极/漏极区域38的同时，可以通过第二硬罩幕遮盖第二区域。然后可移除第二硬罩幕。
相似于先前讨论的轻掺杂源极/漏极区的形成，可使用掺质布植鳍片的外延源极/漏极区域38，然后进行退火制程。源极/漏极区的杂质浓度可在大约1019cm-3与大约1021cm-3之间。用于位在第一区域中的n型装置的源极/漏极区域所使用的n型杂质可以是先前讨论的任何n型杂质，并且用于位在第二区域中的p型装置的源极/漏极区域所使用的p型杂质可以是先前讨论的任何p型杂质。在其他实施例中，可以在成长期间原位掺杂外延源极/漏极区域38。
在图13A、图13B及图13C中，蚀刻停止层(etch stop layer,ESL)41顺应性地形成在外延源极/漏极区域38、栅极间隔物36、虚置栅极33及隔离区域30上。在一些实施例中，蚀刻停止层41可包括氮化硅、碳氮化硅(silicon carbonitride)或其类似物，并且可使用原子层沉积(ALD)、化学气相沉积、其他类似的方法或上述的组合而形成蚀刻停止层41。形成底部层间介电质(ILD0)40于蚀刻停止层41上。底部层间介电质40可包括磷硅酸盐玻璃(Phospho-Silicate Glass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)、硼掺杂的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、未掺杂的硅酸盐玻璃(undoped Silicate Glass,USG)或其类似物，并且可以通过任何合适的方法进行沉积，例如，化学气相沉积、等离子体辅助化学气相沉积(plasma-enhanced CVD,PECVD)、流动式化学气相沉积、其他类似的方法或上述的组合。
再者，在图13A、图13B及图13C中，进行平坦化制程，例如，化学机械研磨，以使底部层间介电质40的顶表面与虚置栅极33的顶表面齐平。如此一来，通过底部层间介电质40而暴露虚置栅极33的顶表面。
在图14A、图14B及图14C中，在蚀刻步骤中移除虚置栅极33及虚置栅极介电质31，从而形成穿过底部层间介电质40并且由栅极间隔物36所定义的开口于鳍片(例如，超晶格24)中。此开口暴露出鳍片的通道区域，例如，超晶格24。此通道区域设置在相邻的一对外延源极/漏极区域38之间。蚀刻步骤可以是对于虚置栅极33与虚置栅极介电质31的材料具有选择性，此蚀刻可以是干式蚀刻或湿式蚀刻。在蚀刻期间，当蚀刻虚置栅极33时，可使用虚置栅极介电质31当作蚀刻停止层。然后，在移除虚置栅极33之后，可蚀刻虚置栅极介电质31。
再者，在图14A、图14B及图14C中，移除第一层26的剩余部分，举例而言，使用一个或多个选择性蚀刻步骤，而使得实质上只有超晶格24的第一层26受到蚀刻。如图14C所示出，每一个第二层28的宽度W2在5nm至40nm的范围内。每一个第二层28的高度H1在5nm至10nm的范围内。
在图15A、图15B及图15C中，在穿过底部层间介电质40的开口中形成栅极介电质42及栅极电极44。栅极介电质42可包括高介电常数(high-k)介电层，此高介电常数介电层顺应性地形成在底部层间介电质40的顶表面上并且沿着闸隔离物36的侧壁而顺应性地形成在开口中。高介电常数介电层可以具有大于约7.0的k值，并且可包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或硅酸盐及上述的组合。高介电常数介电层的形成方法可包括原子层沉积、化学气相沉积、分子束沉积(Molecular-BeamDeposition,MBD)、其他类似的方法或上述的组合。其他实施例考虑栅极介电质42使用其他材料，例如，不是高介电常数的材料。
如图15B及图15C所示出，栅极介电质42与第二层28共形。如图所示出，取决于相邻的第二层28之间的距离，栅极介电质42可以在相邻的第二层28之间聚结。在其他实施例中，栅极介电质42在相邻的第二层28之间不聚结。
栅极电极44形成在栅极介电质42上。栅极电极44可以是多层结构。例如，栅极电极44可包括：顺应性地形成于栅极介电质42上的盖层；顺应性地形成于盖层上的一个或多个功函数调整层；以及形成于功函数调整层上且填充开口的含金属材料(例如，金属)。在一示范例中，盖层可包括位于栅极介电质42上的第一子层以及位于第一子层上的第二子层，其中第一子层由氮化钛(TiN)或其类似物形成且使用原子层沉积、化学气相沉积或其他类似的方法形成，第二子层由氮化钽(TaN)或其类似物形成形成且使用原子层沉积、化学气相沉积或其他类似的方法形成。功函数调整层由钛铝合金(TiAl)、氮化钛或其类似物形成且使用原子层沉积、化学气相沉积或其他类似的方法形成。含金属材料由钨(W)、铝(Al)、钴(Co)、钌(Ru)、上述的组合或其类似物形成且使用化学气相沉积、物理气相沉积(PVD)或其他类似的方法形成。
此外，如与栅极介电质42相关的上文所述，由于已经移除第一层26，因此栅极电极44可以至少部分地在第二层28的表面之间延伸。根据这些实施例中的一些实施例的装置可以是全绕式栅极(gate all-around,GAA)装置。在图15A、图15B及图15C中所示出的栅极介电质42与栅极电极44的配置可以导致由栅极电极44所产生的较大的电场影响第二层28中的通道区域中的电流流动。即使在很小的技术节点，例如，小于14nm，此较大的电场也能够提高短通道控制能力。
之后，可进行平坦化制程，例如，化学机械研磨，以移除栅极电极44的多余部分及栅极介电质42的多余部分，这些多余部分位于底部层间介电质40的顶表面上方。所得到的结构示出于图15A到图15C。
在图16A、图16B及图16C中，蚀刻停止层43顺应性地形成在底部层间介电质40及栅极电极44上。在一些实施例中，蚀刻停止层43可包括氮化硅、碳氮化硅或其类似物，并且可使用原子层沉积、化学气相沉积、其他类似的方法或上述的组合而形成。此外，沉积层间介电质(ILD1)46于底部层间介电质40及栅极电极44上。层间介电质(ILD1)46可包括磷硅酸盐玻璃、硼硅酸盐玻璃、硼掺杂的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃或其类似物，并且可以通过任何合适的方法进行沉积，例如，化学气相沉积及等离子体辅助化学气相沉积。
之后，在图17A、图17B及图17C中，形成穿过层间介电质(ILD1)46、底部层间介电质40并进入外延源极/漏极区域38的开口，这些开口是用于形成接触件。可以使用可接受的光微影和蚀及刻技术形成这些开口。每一个开口在外延源极/漏极区域38的其中一者之中具有相应的深度D1，并且在外延源极/漏极区域38的其中一者之上具有相应的深度D5。当装置具有四个第二层28时，深度D1可在约23nm至约70nm的范围内，并且深度D5可在约20nm至约50nm的范围内。每一个开口的底表面设置在外延源极/漏极区域38的其中一者之中，并且此底表面位于底部第二层28的底表面下方。每一个开口的底表面与底部第二层28的底表面之间的距离D2为3nm或更大，例如，在约3nm至约5nm之间。对于每一个开口而言，深度D1是通过将第二层28的每一层的高度、第二层28的每一层之间的间隔(spacimg)以及距离D2相加而决定。
图18到图21示出形成各种接触件的实施例，这些接触件被形成于在图17A到图17C所产生的开口中，并且用于提供对外延源极/漏极区域38的电性连接。与使用现有方法所形成的接触件相比，根据一些实施例所形成的接触件相对较深地进入到外延源极/漏极区域38中。如与图12A、图12B及图12C相关的上文所述，如本文所述而形成的外延源极/漏极区域38可具有相对较短的横向宽度，如此能够减小栅极与漏极之间的电容(CGD)，而导致效能提高。然而，较短的横向宽度也可能会增加外延源极/漏极区域的电阻(RSD)，因而降低装置的效能。在一些实施例中，如图18到图21所示出的接触件可以相对较深地进入到外延源极/漏极区域38中，因而增加了接触件与外延源极/漏极区域38之间的接触表面面积。与使用现有方法所形成的接触件相比，图18到图21所示出的接触件与外延源极/漏极区域38之间的接触面积可以增加四倍或更多倍。此外，可以选择接触件的材料成分以具有低电阻率(resistivity)。因此，可以减小电阻RCSD，如此可以导致装置的效能提高。
请参照图18，在图17A到图17C形成的开口中形成接触件50。在一些实施例中，形成硅化物52内衬于位在外延源极/漏极区域38中的开口。为了形成硅化物52，可以在接触件50将形成于其中的开口中沉积金属层，并且可以进行退火制程，以形成硅化物52。如果有未反应的金属，可在随后将其移除。可沉积任何合适的金属层，例如，钛(Ti)、镍(Ni)、钴(Co)或其类似物。之后，可形成阻障层54。在一些实施例中，可使用合适的沉积制程形成阻障层54，例如，原子层沉积、化学气相沉积或其他类似的方法。阻障层54可包括任何合适的材料。在一实施例中，阻障层54由氮化钛形成。可选地，阻障层54具有约500μΩ·cm至约1000μΩ·cm的电阻率。之后，在阻障层54上形成金属56。可通过电镀或通过使用合适的沉积制程以形成金属56。金属56可包括任何合适的含金属材料。可选地，金属56包括一种或多种低电阻率的金属，例如，铱(Ir)、铑(Rh)、钨(W)、钴(Co)、钌(Ru)或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图18所示出。接触件50包括硅化物52、阻障层54及金属56。
如与图17A到图17C相关的上文所述，接触件50将形成于其中的开口的底表面的每一者延伸至低于底部第二层28的底表面的距离D2，其中距离D2为3nm或更大，例如，在约3nm至约5nm之间。因此，每一个接触件50的底表面低于底部第二层28的底表面一距离D3，其中距离D3为3nm或更大，例如，在约3nm与约5nm之间。在一些实施例中，距离D3为3nm或更大，能够减小本文所述的源极/漏极接触件电阻RCSD。
如图18所示出，每一个接触件50可以具有一个第一区域及一个第二区域，其中第二区域是接触件50的一部分，其延伸穿过相应的外延源极/漏极区域38，并且第一区域是接触件50的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图18中，接触件50的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图18中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件50的宽度超过第二层28的宽度W2(示出于图14C中)。
每一个接触件50的电阻可根据接触件50的材料成分而决定。三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图18的接触件50可以由30％的硅化物52、20％的阻障层54及50％的金属56构成。在图17A的X-Z平面中，以及在第一区域中，图18的接触件50可以由20％的阻障层54及80％的金属56构成。在本文中所使用的百分比是体积百分比。
图19示出在图17A到图17C中形成的开口中形成的接触件60。在一些实施例中，形成硅化物62内衬于外延源极/漏极区域38。为了形成硅化物62，可以在接触件50将形成于其中的开口中沉积金属层，并且可以进行退火制程，以形成硅化物62。如果有未反应的金属，可在随后将其移除。可沉积任何合适的金属层，例如，钛、镍、钴或其类似物。之后，直接在硅化物62上形成金属66，而没有任何介于其间的阻障层。可通过电镀或通过使用合适的沉积制程以形成金属66。金属66可包括任何合适的含金属材料。可选地，金属66包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图19所示出。接触件60包括硅化物62及金属66。
如与图17A到图17C相关的上文所述，接触件60将形成于其中的开口的底表面的每一者延伸至低于底部第二层28的底表面的距离D2，其中距离D2为3nm或更大，例如，在约3nm至约5nm之间。因此，每一个接触件60的底表面低于底部第二层28的底表面一距离D3，其中距离D3为3nm或更大，例如，在约3nm与约5nm之间。在一些实施例中，距离D3为3nm或更大，能够减小本文所述的源极/漏极接触件电阻RCSD。
如图19所示出，每一个接触件60可以具有一个第一区域及一个第二区域，其中第二区域是接触件60的一部分，其延伸穿过相应的外延源极/漏极区域38，并且第一区域是接触件60的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图19中，接触件60的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图19中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件60的宽度超过第二层28的宽度W2(宽度W2示出于图14C中)。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图19的接触件60可以由30％的硅化物62及70％的金属66构成。在图17A的X-Z平面中，以及在第一区域中，图19的接触件60可以由100％的金属56构成。
图20示出在图17A到图17C中形成的开口中形成的接触件70。在一些实施例中，沉积硅化物72于开口的部分中，开口的此部分延伸穿过外延源极/漏极区域38。如图20所示出，硅化物72填充位于外延源极/漏极区域38中的开口，并且硅化物72的顶表面与外延源极/漏极区域38的顶表面齐平。硅化物72可包括低电阻率的硅化物材料。在一些实施例中，硅化物72可由硅化钛(TiSi)、硅化镍(NiSi)、硅化钴(CoSi)或其类似物形成。可使用原子层沉积、化学气相沉积或其他类似的方法形成硅化物72。在一些实施例中，可使用甲硅烷(SiH4)作为共伴流(co-flow)以形成硅化物72。之后，在硅化物72上直接形成金属76。可通过电镀或通过使用合适的沉积制程以形成金属76。可选地，金属76包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图20所示出。接触件70包括硅化物72及金属76。
如与图17A到图17C相关的上文所述，接触件70将形成于其中的开口的底表面的每一者延伸至低于底部第二层28的底表面的距离D2，其中距离D2为3nm或更大，例如，在约3nm至约5nm之间。因此，每一个接触件70的底表面低于底部第二层28的底表面一距离D3，其中距离D3为3nm或更大，例如，在约3nm与约5nm之间。在一些实施例中，距离D3为3nm或更大，能够减小本文所述的源极/漏极接触件电阻RCSD。
如图20所示出，每一个接触件70可以具有一个第一区域及一个第二区域，其中第二区域是接触件70的一部分，其延伸穿过相应的外延源极/漏极区域38，并且第一区域是接触件70的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图20中，接触件70的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图20中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件70的宽度超过第二层28的宽度W2(宽度W2示出于图14C中)。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图20的接触件70可以由100％的硅化物72构成。在图17A的X-Z平面中，以及在第一区域中，图20的接触件70可以由100％的金属76构成。
图21示出在图17A到图17C中形成的开口中形成的接触件80。在一些实施例中，沉积硅化物82于开口的部分中，开口的此部分延伸穿过外延源极/漏极区域38。如图21所示出，硅化物82填充位于外延源极/漏极区域38中的开口，并且硅化物82的顶表面与外延源极/漏极区域38的顶表面齐平。硅化物82可包括低电阻率的硅化物材料。在一些实施例中，硅化物82可由硅化钛、硅化镍、硅化钴或其类似物形成。可使用原子层沉积、化学气相沉积或其他类似的方法形成硅化物82。在一些实施例中，可使用甲硅烷作为共伴流以形成硅化物82。之后，可沿着剩余的开口的侧壁并且沿着硅化物82的顶表面形成阻障层84。在一些实施例中，可使用合适的沉积制程形成阻障层84，例如，原子层沉积、化学气相沉积或其他类似的方法。阻障层84可包括任何合适的材料。在一实施例中，阻障层84由氮化钛形成。可选地，阻障层84具有约500μΩ·cm至约1000μΩ·cm的电阻率。之后，在阻障层84上形成金属86。可通过电镀或通过使用合适的沉积制程以形成金属86。金属86可包括任何合适的含金属材料。可选地，金属86包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图21所示出。接触件80包括硅化物82、阻障层84及金属86。
如与图17A到图17C相关的上文所述，接触件80将形成于其中的开口的底表面的每一者延伸至低于底部第二层28的底表面的距离D2，其中距离D2为3nm或更大，例如，在约3nm至约5nm之间。因此，每一个接触件80的底表面低于底部第二层28的底表面一距离D3，其中距离D3为3nm或更大，例如，在约3nm与约5nm之间。在一些实施例中，距离D3为3nm或更大，能够减小本文所述的源极/漏极接触件电阻RCSD。
如图21所示出，每一个接触件80可以具有一个第一区域及一个第二区域，其中第二区域是接触件80的一部分，其延伸穿过相应的外延源极/漏极区域38，并且第一区域是接触件80的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图21中，接触件80的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图21中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件80的宽度超过第二层28的宽度W2(宽度W2示出于图14C中)。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图21的接触件80可以由100％的硅化物82构成。在图17A的X-Z平面中，以及在第一区域中，图21的接触件80可以由80％的金属86及20％的阻障层84构成。
根据一些实施例，图22A至图22C图到图32示出形成源极/漏极接触件，其中此接触件延伸穿过硅化物填充区域。图22A、图23A、图24A、图25A、图26A、图27A及图28A是根据一些实施例，示出半导体装置的制造过程的中间阶段的各种立体示意图。图22BA、图22BB、图22C、图23B、图23C、图24B、图24C、图25B、图25C、图26B、图26C、图27B、图27C及图28B是示出上述鳍式场效晶体管的制造过程的中间阶段的各种立体示意图。图22BA、图23B、图24B、图25B、图26B、图27B及图28B是对应于图5A所示的剖面“B”。图22C、图23C、图24C、图25C、图26C及图27C是对应于图5A所示的剖面“C”。图22BB是对应于图5A所示的剖面“B”，但是适用于多个晶体管的情况。
如与图11A、图11B及图11C相关的上文所述，在通过蚀刻第一层26的侧壁所形成的相邻的第二层28之间的空间中形成间隔物37。在一些实施例中，当随后移除第一层26的剩余部分时，间隔物37可用于将第二层28的每一者物理性地固定在装置上(请参照图24A、图24B及图24C)。之后，根据一些实施例并参考图22A、图22BA、图22BB及图22C，外延成长第一外延源极/漏极层90于鳍片的源极/漏极区域中形成的凹口中(请参照图9A到图9C)。虽然如图22A、图22BA、图22BB及图22C所示出，仅成长相对较薄的层，但是可使用与图12A到图12C的外延源极/漏极区域38相关的上文所述相同或相似的方法外延成长第一外延源极/漏极层90。第一外延源极/漏极层90可由如上所述的合适的材料形成，例如，磷化硅(SiP)、砷化硅(SiAs)、硼化硅锗(SiGeB)或其类似物。在一些实施例中，第一外延源极/漏极层90的厚度T1为大约3nm至大约10nm，例如，大约5nm。厚度T1示出于图22BA。在一些实施例中，厚度T1具有与底部第一层26大约相同的厚度。在一些实施例中，厚度T1在与底部第一层26大约相同的厚度至与底部第一层26及第二层28的厚度总和大约相同的厚度的范围内。如图22BA所示出，第一外延源极/漏极层90沿着超晶格24的侧壁延伸，并且延伸于基板20及缓冲层22(如果有形成)上。如图22BB所示出，当在基板20上形成第一外延源极/漏极层90时，第一外延源极/漏极层90沿着形成在两个相邻的超晶格24之间的凹口连续地延伸。
如与图12A到图12C相关的上文所述，可使用掺质布植第一外延源极/漏极层90，然后进行退火制程。布植制程可与图12A到图12C所讨论的布植制程相同。
之后，形成虚置材料92于第一外延源极/漏极层90上。可在第一外延源极/漏极层90上外延成长虚置材料92。虚置材料92的材料成分与第一外延源极/漏极层90的材料成分不同。如与图27A到图27C相关的下文所述，虚置材料92与第一外延源极/漏极层90的材料成分不同，可允许在后续的制程步骤中选择性地蚀刻虚置材料92。在一些实施例中，虚置材料92可由与外延源极/漏极区域38相似的材料形成，例如，锗或其类似物，并且可使用与外延源极/漏极区域38相似的制程形成。在其他实施例中，虚置材料92可包括氧化铝(AlOx)。当虚置材料92由AlOx形成时，可使用合适的沉积制程以形成虚置材料92，例如，原子层沉积(ALD)或化学气相沉积。如图22BB所示出，虚置材料92填充形成于两个相邻超晶格24之间的凹口的剩余部分，且此剩余部分并未被第一外延源极/漏极层90所填充。
请参照图23A、图23B及图23C，蚀刻停止层94顺应性地形成在第一外延源极/漏极层90、栅极间隔物36、虚置栅极33及虚置材料92上。在一些实施例中，蚀刻停止层94可包括使用原子层沉积、化学气相沉积、其他类似的方法或上述的组合而形成的氮化硅、碳氮化硅或其类似物。形成底部层间介电质(ILD0)96于蚀刻停止层94上。底部层间介电质96可包括磷硅酸盐玻璃、硼硅酸盐玻璃、硼掺杂的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃或其类似物，并且可以通过任何合适的方法进行沉积，例如，化学气相沉积、等离子体辅助化学气相沉积、流动式化学气相沉积、其他类似的方法或上述的组合。
再者，在图23A、图23B及图23C中，进行平坦化制程，例如，化学机械研磨，以使底部层间介电质96的顶表面与虚置栅极33的顶表面齐平。如此一来，通过底部层间介电质96而暴露虚置栅极33的顶表面。
在图24A、图24B及图24C中，在蚀刻步骤中移除虚置栅极33及虚置栅极介电质31，从而形成穿过底部层间介电质96并且由栅极间隔物36所定义的开口于鳍片(例如，超晶格24)中。此开口暴露出鳍片的通道区域，例如，超晶格24。此通道区域设置在相邻的一对虚置材料92与一对第一外延源极/漏极区90之间。蚀刻步骤可以是对于虚置栅极33与虚置栅极介电质31的材料具有选择性，此蚀刻可以是干式蚀刻或湿式蚀刻。在蚀刻期间，当蚀刻虚置栅极33时，可使用虚置栅极介电质31当作蚀刻停止层。然后，在移除虚置栅极33之后，可蚀刻虚置栅极介电质31。
再者，在图24A、图24B及图24C中，移除第一层26的剩余部分，举例而言，使用一个或多个选择性蚀刻步骤，而使得实质上只有超晶格24的第一层26受到蚀刻。如图24C所示出(相似于图14C)，每一个第二层28的宽度W2在5nm至40nm的范围内。每一个第二层28的高度H1在5nm至10nm的范围内。
在图25A、图25B及图25C中，在穿过底部层间介电质96的开口中形成栅极介电质98及栅极电极100。栅极介电质98可包括高介电常数介电层，此高介电常数介电层顺应性地形成在底部层间介电质96的顶表面上并且沿着闸隔离物36的侧壁而顺应性地形成在开口中。高介电常数介电层可以具有大于约7.0的k值，并且可包括铪、铝、锆、镧、镁、钡、钛、铅的金属氧化物或硅酸盐及上述的组合。高介电常数介电层的形成方法可包括原子层沉积、化学气相沉积、分子束沉积、其他类似的方法或上述的组合。其他实施例考虑栅极介电质98使用其他材料，例如，不是高介电常数的材料
如图25B及图25C所示出，栅极介电质98与第二层28共形。如图所示出，取决于相邻的第二层28之间的距离，栅极介电质98可以在相邻的第二层28之间聚结。在其他实施例中，栅极介电质98在相邻的第二层28之间不聚结。
栅极电极100形成在闸介电质98上。栅极电极100可以是多层结构。例如，栅极电极100可包括：顺应性地形成于栅极介电质98上的盖层；顺应性地形成于盖层上的一个或多个功函数调整层；以及形成于功函数调整层上且填充开口的含金属材料(例如，金属)。在一示范例中，盖层可包括位于栅极介电质98上的第一子层以及位于第一子层上的第二子层，其中第一子层由氮化钛或其类似物形成且使用原子层沉积、化学气相沉积或其他类似的方法形成，第二子层由氮化钽或其类似物形成形成且使用原子层沉积、化学气相沉积或其他类似的方法形成。功函数调整层由钛铝合金、氮化钛或其类似物形成且使用原子层沉积、化学气相沉积或其他类似的方法形成。含金属材料由钨、铝、钴、钌、上述的组合或其类似物形成且使用化学气相沉积、物理气相沉积或其他类似的方法形成。
此外，如与栅极介电质98相关的上文所述，由于已经移除第一层26，因此栅极电极100可以至少部分地在第二层28的表面之间延伸。根据这些实施例中的一些实施例的装置可以是全绕式栅极装置。在图25A、图25B及图25C中所示出的栅极介电质98与栅极电极100的配置可以导致由栅极电极100所产生的较大的电场影响第二层28中的通道区域中的电流流动。即使在很小的技术节点，例如，小于14nm，此较大的电场也能够提高短通道控制能力。
之后，可进行平坦化制程，例如，化学机械研磨，以移除栅极电极100的多余部分及栅极介电质98的多余部分，这些多余部分位于底部层间介电质96的顶表面上方。
在图26A、图26B及图26C中，蚀刻停止层102顺应性地形成在底部层间介电质96及栅极电极100上。在一些实施例中，蚀刻停止层102可包括氮化硅、碳氮化硅或其类似物，并且可使用原子层沉积、化学气相沉积、其他类似的方法或上述的组合而形成。此外，沉积层间介电质(ILD1)104于底部层间介电质96及栅极电极100上。层间介电质(ILD1)104可包括磷硅酸盐玻璃、硼硅酸盐玻璃、硼掺杂的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃或其类似物，并且可以通过任何合适的方法进行沉积，例如，化学气相沉积及等离子体辅助化学气相沉积。
请参照图27A、图27B及图27C，可进行一个或多个蚀刻制程以形成延伸穿过蚀刻停止层102，层间介电质(ILD1)104及虚置材料92的开口。在一些实施例中，可以形成罩幕(未示出)于层间介电质(ILD1)104上，并且可对罩幕进行图案化(例如，使用光微影)，以暴露层间介电质(ILD1)104的部分，且后续将在此部分中形成开口。之后，可使用罩幕作为蚀刻罩幕以进行蚀刻制程。当虚置材料92的表面暴露时，可终止蚀刻制程。之后，可移除虚置材料92，以形成如图27A到图27C所示出的结构。在一些实施例中，可通过进行蚀刻制程以移除虚置材料92，此蚀刻制程选择性地蚀刻虚置材料92的材料，而实质上保留蚀刻停止层94、第一外延源极/漏极层90及间隔物36的一部分不受到蚀刻。可使用合适的蚀刻剂。在一些实施例中，当虚置材料92由AlOx形成时，一种或多种蚀刻制程可包括稀氢氟酸及/或硫酸-过氧化氢混合物作为蚀刻剂。在一些实施例中，当虚置材料92由锗形成时，一种或多种蚀刻制程可包括盐酸或硫酸-过氧化氢混合物作为蚀刻剂。
图28A到图28B示出形成硅化物106于开口中，其中位于此开口中的虚置材料92已被移除。在一些实施例中，可使用原子层沉积、化学气相沉积或其他类似的方法形成硅化物106。可使用甲硅烷的共伴流以形成硅化物106。硅化物106可沿着蚀刻停止层94、第一外延源极/漏极层90及间隔物36的一部分而延伸并且与其接触。举例而言，在一些实施例中，硅化物106可接触第一外延源极/漏极层90的顶表面及侧壁。在一些实施例中，可以沉积硅化物106。硅化物106可包括低电阻率的硅化物材料。在一些实施例中，硅化物106可由硅化钛、硅化镍、硅化钴或其类似物形成。
之后，在硅化物106中形成开口，后续将在此开口中形成接触件。在一些实施例中，使用合适的光微影技术或蚀刻技术形成开口。开口至少部分地延伸到取代虚置材料92的硅化物106的部分中，并且开口的底表面位于比最低层的第二层28的底表面更低至少D4的距离，其中D4大于或等于3nm，例如，在约3nm至约5nm之间。如图28A到图28B所示出，开口的底表面终止于硅化物106中。在其他实施例中，开口的底表面可接触第一外延源极/漏极层90。
之后，在开口中形成阻障层108。阻障层108可包括钛、氮化钛、钽、氮化钽或其类似物。可使用合适的沉积制程形成阻障层108，例如，原子层沉积、化学气相沉积或其他类似的方法。可选地，阻障层108具有约500μΩ·cm至约1000μΩ·cm的电阻率。所产生的结构如图28A到图28B所示出。
图29到图32示出形成各种接触件的实施例，这些接触件被用于提供电性连接到所描述的装置的外延源极/漏极区域。与使用现有方法所形成的接触件相比，根据一些实施例所形成的接触件相对较深地进入到源极/漏极区域(例如，硅化物106及第一外延源极/漏极层90)中。如与图12A、图12B及图12C相关的上文所述，如本文所述而形成的外延源极/漏极区域(例如，外延源极/漏极区域38)可具有相对较短的横向宽度，如此能够减小栅极与漏极之间的电容(CGD)，而导致效能提高。然而，较短的横向宽度也可能会增加外延源极/漏极区域的电阻(RSD)，因而降低装置的效能。在一些实施例中，如图29到图32所示出的接触件可以相对较深地进入到源极/漏极区域(例如，硅化物106及第一外延源极/漏极层90)中，因而增加了接触件与源极/漏极区域之间的接触表面面积。在一些实施例中，与使用现有方法所形成的接触件相比，图29到图32所示出的接触件与源极/漏极区域之间的接触面积可以增加四倍或更多倍。此外，可以选择接触件的材料成分以具有低电阻率。因此，可以减小接触件的电阻RCSD，如此可以导致装置的效能提高。
图29示出接触件110。在图29中，可使用，例如，电镀或沉积制程形成金属112于阻障层108上，以形成接触件110。可选地，金属112包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程，以从层间介电质(ILD1)104的表面移除多余的材料。剩余的阻障层108和金属112形成接触件110。
如图29所示出，每一个接触件110可以具有一个第一区域及一个第二区域，其中第二区域是接触件110的一部分，其延伸穿过硅化物106，并且第一区域是接触件110的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图29中，接触件110的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图29中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件110的宽度超过第二层28的宽度W2(示出于图14C中)。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图29的接触件110可以由30％的硅化物106、20％的阻障层108及50％的金属112构成。如果仅考虑阻障层108及金属112，在第二区域中的接触件110可以由30％的阻障层108及70％的金属112构成。在图17A的X-Z平面中，以及在第一区域中，图29的接触件110可以由20％的阻障层108及80％的金属112构成。
图30示出接触件114。在图30所示出的实施例中，并未形成阻障层108。作为替代，可形成金属116于开口中，其中在此开口中，接触件114是直接形成在硅化物106上。可形成任何合适的金属116。可选地，金属116包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。可通过电镀或通过使用合适的沉积制程以形成金属116。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图30所示出。
如图30所示出，每一个接触件114可以具有一个第一区域及一个第二区域，其中第二区域是接触件114的一部分，其延伸穿过硅化物106，并且第一区域是接触件114的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图30中，接触件114的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图30中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件114的宽度超过第二层28的宽度W2(宽度W2示出于图14C中)。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图30的接触件114可以由30％的硅化物106及70％的金属116构成。如果仅考虑金属116，在第二区域中的接触件114可以由100％的金属116构成。在图17A的X-Z平面中，以及在第一区域中，图30的接触件114可以由100％的金属116构成。
图31示出在图17A到图17C中形成的开口中形成的接触件118。在图31所示出的实施例中，并未形成阻障层108(示出于图29中)。在一些实施例中，沉积硅化物122于开口的部分中，开口的此部分延伸穿过硅化物106。如图31所示出，硅化物122填充位于硅化物106中的开口，并且硅化物122的顶表面与硅化物106的顶表面齐平。硅化物122可以是低电阻率的硅化物材料。在一些实施例中，硅化物122可由硅化钛、硅化镍、硅化钴或其类似物形成。在一些实施例中，硅化物122由不同于硅化物106的材料形成。举例而言，在一些实施例中，硅化物122的电阻率可小于硅化物106的电阻率。可使用原子层沉积、化学气相沉积或其他类似的方法形成硅化物122。在一些实施例中，可使用甲硅烷作为共伴流以形成硅化物122。在其他实施例中，图28A到图28B所描述的开口延伸穿过层间介电质(ILD1)104及蚀刻停止层102，但不延伸穿过硅化物106，并且在这些实施例中并未形成硅化物122。作为替代，接触件118的下部分由硅化物106形成。
之后，在硅化物122(或者，如果并未形成硅化物122，则为硅化物106)上直接形成金属120。可通过电镀或通过使用合适的沉积制程以形成金属120。可选地，金属120包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图31所示出。
如图31所示出，每一个接触件118可以具有一个第一区域及一个第二区域，其中第二区域是接触件118的一部分，其延伸穿过硅化物106，并且第一区域是接触件118的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图31中，接触件118的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图31中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件118的宽度超过第二层28的宽度W2(宽度W2示出于图14C中)。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图31的接触件118可以由100％的硅化物122(或者，如果并未形成硅化物122，则为100％的硅化物106)构成。在图17A的X-Z平面中，以及在第一区域中，图31的接触件118可以由100％的金属120构成。
图32示出在图17A到图17C中形成的开口中形成的接触件124。在图32所示出的实施例中，并未形成阻障层108。在一些实施例中，沉积硅化物126于开口的部分中，开口的此部分延伸穿过硅化物106。如图32所示出，硅化物126填充位于硅化物106中的开口，并且硅化物126的顶表面与硅化物106的顶表面齐平。硅化物126可以是低电阻率的硅化物材料。在一些实施例中，硅化物126的材料成分可与硅化物106的材料成分不同。举例而言，在一些实施例中，硅化物126的电阻率可小于硅化物106的电阻率。在一些实施例中，硅化物126可由硅化钛、硅化镍、硅化钴或其类似物形成。可使用原子层沉积、化学气相沉积或其他类似的方法形成硅化物126。在一些实施例中，可使用甲硅烷作为共伴流以形成硅化物126。在其他实施例中，图28A到图28B所描述的开口延伸穿过层间介电质(ILD1)104及蚀刻停止层102，但不延伸穿过硅化物106，并且在这些实施例中并未形成硅化物126。作为替代，接触件124的下部分由硅化物106形成。
之后，可沿着开口的侧壁并且沿着硅化物126或者，如果并未形成硅化物126，则为硅化物106)的顶表面形成阻障层130。在一些实施例中，可使用合适的沉积制程形成阻障层130，例如，原子层沉积、化学气相沉积或其他类似的方法。阻障层130可包括任何合适的材料。在一实施例中，阻障层130由氮化钛形成。可选地，阻障层130具有约500μΩ·cm至约1000μΩ·cm的电阻率。之后，在阻障层130上形成金属128。可通过电镀或通过使用合适的沉积制程以形成金属128。金属128可包括任何合适的含金属材料。可选地，金属128包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图32所示出。
如图32所示出，每一个接触件124可以具有一个第一区域及一个第二区域，其中第二区域是接触件124的一部分，其延伸穿过硅化物106，并且第一区域是接触件124的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图32中，接触件124的厚度在第二区域中比在第一区域中更大。此外，虽然并未在图32中具体示出，但是在沿着图5A的轴线C-C延伸的方向上，每一个接触件124的宽度超过第二层28的宽度W2(宽度W2示出于图14C中)。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图32的接触件124可以由100％的硅化物126(或者，如果并未形成硅化物126，则为100％的硅化物106)构成。在图17A的X-Z平面中，以及在第一区域中，图32的接触件124可以由80％的金属128及20％的阻障层130构成。
在图29到图32的每一者中，接触件110、114、118及/或124的底表面分别位于最低层的第二层28的底表面下方至少3nm处，例如，位于最低层的第二层28的底表面下方约3nm至约5nm的范围内。当接触件110、114、118及/或124的底表面分别位于最低层的第二层28的底表面下方至少3nm处，能够实现本文所述的源极/漏极接触件电阻RCSD的减小。
其他实施例是可能的。举例而言，图33到图36示出在合并的外延源极/漏极区域140中形成接触件的实施例。图33到图36所示出的剖面是与图5A所示的剖面“C”平行的剖面，但是此剖面沿着鳍片移动到与源极/漏极区域交会的位置。图33到图36所示出的合并的外延源极/漏极区域140可包括在具有如本文所述的超晶格24的半导体装置中，或者包括在不具有超晶格24的其他装置(例如，具有连续鳍片的鳍式场效晶体管装置)中。在图33到图36所示出的实施例中，与现有的接触件相比，接触件相对较深地进入到合并的外延源极/漏极区域140中。因此，位于合并的外延源极/漏极区域140中的接触件的面积增加，并且源极/漏极接触件的电阻(RCSD)减小，如此能够提高装置的效能。
在图33中，使用与图3A及图3B所述相同或相似的制程在基板132中对鳍片134进行图案化。其细节通过引用而并入于此。基板132可与上述基板20相同或相似。可通过任何合适的方法以图案化鳍片134。举例而言，可使用一种或多种光微影制程以图案化鳍片134，光微影制程包括双重图案化(double-patterning)制程或多重图案化(multiple-patterning)制程。一般而言，双重图案化制程或多重图案化制程是结合光微影与自对准制程，而允许创造具有较小节距的图案，例如，其节距小于使用单一直接光微影制程所能够得到的节距。举例而言，在一实施例中，形成牺牲层于基板之上，并使用光微影制程对牺牲层进行图案化。使用自对准制程，而形成间隔物于经过图案化的牺牲层旁。移除牺牲层，之后可使用余留的间隔物或心轴(mandrel)以将鳍片图案化。
形成绝缘材料136于基板132上，其中绝缘材料136将相邻的鳍片134隔开。绝缘材料136可与上述绝缘材料30相同或相似，且其细节通过引用而并入于此。间隔物138形成于绝缘材料136上。间隔物138可与上述间隔物36相同或相似，且其细节通过引用而并入于此。合并的外延源极/漏极区域140形成于鳍片134及间隔物138上。合并的外延源极/漏极区域140可与外延源极/漏极区域38相似，且其细节通过引用而并入于此。然而，如图33所示出，可将两个相邻的外延源极/漏极区合并以形成合并的外延源极/漏极区域140，而以这样的方式形成两个相邻的外延源极/漏极区。虽然图33到图36示出一个合并的外延源极/漏极区域140，但是，在一些鳍式场效晶体管装置中，可形成一对合并的外延源极/漏极区域140于通道区域的相对两侧上，如与图12A到图12C相关的上文所述。在合并的外延源极/漏极区域140上形成底部层间介电质(ILD0)142。底部层间介电质(ILD0)142可与底部层间介电质(ILD0)40及/或底部层间介电质(ILD0)96相同或相似，且其讨论内容通过引用而并入于此。蚀刻停止层144形成在底部层间介电质(ILD0)142上方。蚀刻停止层144可与蚀刻停止层43及/或蚀刻停止层102相同或相似，且其讨论内容通过引用而并入于此。在蚀刻停止层144上形成层间介电质(ILD1)146。层间介电质(ILD1)146可与层间介电质(ILD1)46及/或层间介电质(ILD1)104相同或相似，且其讨论内容通过引用而并入于此。
在形成层间介电质(ILD1)146之后，形成后续将在其中形成接触件148的开口(未示出于图33)。可以使用任何合适的制程以形成开口，例如，图17A到图17C所述的制程，且其讨论内容通过引用而并入于此。开口的底部终止于合并的外延源极/漏极区域140内。
图33示出用于提供到合并的外延源极/漏极区域140电性连接的接触件148。在一些实施例中，形成硅化物152内衬于位在合并的外延源极/漏极区域140中的开口。可以在接触件148将形成于其中的开口中沉积金属层，并且可以进行退火制程，以形成硅化物152。可沉积任何合适的金属层，例如，钛、镍、钴或其类似物。之后，可形成阻障层150。在一些实施例中，可使用合适的沉积制程形成阻障层150，例如，原子层沉积、化学气相沉积或其他类似的方法。阻障层150可包括任何合适的材料。在一实施例中，阻障层150由氮化钛形成。可选地，阻障层150具有约500μΩ·cm至约1000μΩ·cm的电阻率。之后，在阻障层150上形成金属151。可通过电镀或通过使用合适的沉积制程以形成金属151。金属151可包括任何合适的含金属材料。可选地，金属151包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图33所示出。接触件148包括硅化物152、阻障层150及金属151。
如图33所示出，接触件148可以具有一个第一区域及一个第二区域，其中第二区域是接触件148的一部分，其延伸穿过合并的外延源极/漏极区域140，并且第一区域是接触件148的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图33中，接触件148的厚度在第二区域中比在第一区域中更大。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图33的接触件148可以由30％的硅化物152、20％的阻障层150及50％的金属151构成。在图17A的X-Z平面中，以及在第一区域中，图33的接触件148可以由20％的阻障层150及80％的金属151构成。
图34示出用于提供到合并的外延源极/漏极区域140电性连接的接触件154。在一些实施例中，形成硅化物158内衬于位在合并的外延源极/漏极区域140中的开口。可以在接触件154将形成于其中的开口中沉积金属层，并且可以进行退火制程，以形成硅化物158。如果有未反应的金属，可在随后将其移除。可沉积任何合适的金属层，例如，钛、镍、钴或其类似物。之后，直接在硅化物158上形成金属156，而没有任何介于其间的阻障层。可通过电镀或通过使用合适的沉积制程以形成金属156。金属156可包括任何合适的含金属材料。可选地，金属156包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图34所示出。接触件154包括硅化物158及金属156。
如图34所示出，接触件154可以具有一个第一区域及一个第二区域，其中第二区域是接触件154的一部分，其延伸穿过合并的外延源极/漏极区域140，并且第一区域是接触件154的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图34中，接触件154的厚度在第二区域中比在第一区域中更大。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图34的接触件154可以由30％的硅化物158及70％的金属156构成。在图17A的X-Z平面中，以及在第一区域中，图34的接触件154可以由100％的金属156构成。
图35示出用于提供到合并的外延源极/漏极区域140电性连接的接触件160。在一些实施例中，沉积硅化物164于开口的部分中，开口的此部分延伸穿过合并的外延源极/漏极区域140。如图35所示出，硅化物164填充位于合并的外延源极/漏极区域140中的开口，并且硅化物164的顶表面与合并的外延源极/漏极区域140的顶表面齐平。硅化物164可包括低电阻率的硅化物材料。在一些实施例中，硅化物164可由硅化钛、硅化镍、硅化钴或其类似物形成。可使用原子层沉积、化学气相沉积或其他类似的方法形成硅化物164。在一些实施例中，可使用甲硅烷的共伴流以形成硅化物164。之后，在硅化物164上直接形成金属166。可通过电镀或通过使用合适的沉积制程以形成金属166。可选地，金属166包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图35所示出。接触件160包括硅化物164及金属166。
如图35所示出，接触件160可以具有一个第一区域及一个第二区域，其中第二区域是接触件160的一部分，其延伸穿过合并的外延源极/漏极区域140，并且第一区域是接触件160的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图35中，接触件160的厚度在第二区域中比在第一区域中更大。
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图35的接触件160可以由100％的硅化物164构成。在图17A的X-Z平面中，以及在第一区域中，图35的接触件160可以由100％的金属166构成。
图36示出用于提供到合并的外延源极/漏极区域140电性连接的接触件168。在一些实施例中，沉积硅化物172于开口的部分中，开口的此部分延伸穿过合并的外延源极/漏极区域140。如图36所示出，硅化物172填充位于合并的外延源极/漏极区域140中的开口，并且硅化物172的顶表面与合并的外延源极/漏极区域140的顶表面齐平。硅化物172可包括低电阻率的硅化物材料。在一些实施例中，硅化物172可由硅化钛、硅化镍、硅化钴或其类似物形成。可使用原子层沉积、化学气相沉积或其他类似的方法形成硅化物172。在一些实施例中，可使用甲硅烷的共伴流以形成硅化物172。之后，可沿着开口的侧壁并且沿着硅化物172的顶表面形成阻障层174。在一些实施例中，可使用合适的沉积制程形成阻障层174，例如，原子层沉积、化学气相沉积或其他类似的方法。阻障层174可包括任何合适的材料。在一实施例中，阻障层174由氮化钛形成。可选地，阻障层174具有约500μΩ·cm至约1000μΩ·cm的电阻率。之后，在阻障层174上形成金属170。可通过电镀或通过使用合适的沉积制程以形成金属170。金属170可包括任何合适的含金属材料。可选地，金属170包括一种或多种低电阻率的金属，例如，铱、铑、钨、钴、钌或其类似物。之后，可以进行平坦化制程，例如，化学机械研磨制程。所产生的结构如图36所示出。接触件168包括硅化物172、阻障层174及金属170。
如图36所示出，接触件168可以具有一个第一区域及一个第二区域，其中第二区域是接触件168的一部分，其延伸穿过合并的外延源极/漏极区域140，并且第一区域是接触件168的覆盖第二区域的部分。在使用现有方法所形成的接触件中，第一区域的厚度可以大于第二区域的厚度。在图36中，接触件168的厚度在第二区域中比在第一区域中更大。.
三维坐标系X-Y-Z示出于图17A中。在图17A的X-Z平面中，以及在第二区域中，图36的接触件168可以由100％的硅化物172构成。在图17A的X-Z平面中，以及在第一区域中，图36的接触件168可以由80％的金属170及20％的阻障层174构成。
在后续的制程中，可在本文所述的结构上方形成内连线结构，并且可在内连线结构上方形成用于进行外部电性连接的电性连接器。也可包括其他部件及制程。举例而言，可包括测试结构，以辅助3D封装或3DIC设备的验证测试。测试结构可包括，例如，形成在重新分配层中或基板上的测试垫，其允许对3D封装或3DIC进行测试、探针(probe)及/或探针测试卡(probe card)的使用或其他类似的测试方法。可对进行中间结构及最终结构验证测试。另外，本文公开的结构及方法可与整合了良裸晶粒检测(known good die)的中间验证的测试方法结合使用，以提升良率并降低成本。
如本文所述，形成接触件以用于电性连接到半导体装置的源极/漏极区域。与使用现有方法所形成的接触件相比，根据一些实施例形成的接触件相对较深地进入到源极/漏极区域中。如本文所述而形成的一些外延源极/漏极区域可具有相对较短的横向宽度，如此能够减小栅极与漏极之间的电容(CGD)，而导致效能提高。然而，然而，较短的横向宽度也可能会增加外延源极/漏极区域的电阻以及源极/漏极接触件的电阻(RCSD)，因而降低装置的效能。在一些实施例中，如本文所述而形成的接触件可相对较深地进入到源极/漏极区中，而增加了接触件与源极/漏极区之间的表面面积。在一些实施例中，与使用现有方法所形成的接触件相比，接触件与源极/漏极区域之间的表面面积可以增加四倍或更多倍。此外，可以选择接触件的材料成分以具有低电阻率。因此，可以减小接触件的电阻RCSD，如此可以导致装置的效能提高。
根据一些实施例，提供一种半导体装置的形成方法。上述方法包括形成鳍片于基板上，其中上述鳍片的通道区域包括多个导电层。上述方法亦包括外延成长第一源极/漏极区域及第二源极/漏极区域，其中上述鳍片的上述通道区域设置在上述第一源极/漏极区域与上述第二源极/漏极区域之间。上述方法亦包括沉积介电层于上述鳍片的上述通道区域上。上述方法亦包括图案化上述介电层，以形成延伸穿过上述介电层且进入上述第一源极/漏极区中的开口，其中上述开口的底表面设置在上述第一源极/漏极区中并且比上述多个导电层中的底部导电层的底表面更靠近上述基板。上述方法亦包括使用一种或多种导电材料填充上述开口，以形成电性连接器。在一实施例中，使用一种或多种导电材料填充上述开口包括：形成硅化物材料内衬于位在上述第一源极/漏极区域中的上述开口；沉积第一材料，以形成阻障层于上述硅化物材料上并且内衬于上述开口；以及使用含金属材料填充上述开口。在一实施例中，上述第一材料是氮化钛，并且上述第一材料的电阻率是大约500μΩ·cm至大约1000μΩ·cm。在一实施例中，使用一种或多种导电材料填充上述开口包括：形成硅化物材料内衬于位在上述第一源极/漏极区域中的上述开口；以及使用含金属材料填充上述开口，其中上述含金属材料接触上述硅化物材料。在一实施例中，使用一种或多种导电材料填充上述开口包括：在上述开口中沉积硅化物，其中上述硅化物填充上述开口的在上述第一源极/漏极区域中延伸的一部分；并使用含金属材料填充上述开口，其中上述含金属材料与上述硅化物接触。在一实施例中，上述电性连接器的第一部分在上述第一源极/漏极区域中延伸，并且上述电性连接器的第二部分覆盖在上述第一部分上；以及其中上述电性连接器的上述第一部分由100％的上述硅化物构成，且上述电性连接器的上述第二部分由100％的上述含金属材料形成。在一实施例中，使用一种或多种导电材料填充上述开口包括：在上述开口中沉积硅化物，其中上述硅化物填充上述开口的在上述第一源极/漏极区域中延伸的一部分；形成阻障层于上述硅化物上，其中上述阻障层与上述硅化物接触；以及使用含金属材料填充上述开口，其中上述含金属材料与上述阻障层接触。在一实施例中，上述电性连接器的第一部分在上述第一源极/漏极区域中延伸，并且上述电性连接器的第二部分覆盖在上述第一部分上，其中上述电性连接器的上述第一部分由100％的上述硅化物构成，并且，在一平面中，上述电性连接器的上述第二部分由80％的上述含金属材料及20％的上述阻障层构成。在一实施例中，上述开口的底表面比上述多个导电层的上述底部导电层的上述底表面更接近基板至少3nm。
根据一些实施例，提供一种半导体装置的形成方法。上述方法包括：蚀刻鳍片以形成第一开口及第二开口，其中上述鳍片的通道区域设置在上述第一开口与上述第二开口之间；外延成长第一源极/漏极层于上述第一开口中，并且外延成长第二源极/漏极层于上述第二开口中；形成第一虚置材料于上述第一源极/漏极层上，并且形成第二虚置材料于上述第二源极/漏极层上；沉积沿着上述第一虚置材料及上述第二虚置材料的侧壁延伸的第一介电层；沉积第二介电层于上述第一介电层上；图案化上述第二介电层，以形成第三开口及第四开口，上述第三开口暴露上述第一虚置材料，上述第四开口暴露上述第二虚置材料；通过上述第三开口选择性地蚀刻上述第一虚置材料，以形成第一凹口并暴露上述第一源极/漏极层，并且通过上述第四开口选择性地蚀刻上述第二虚置材料，以形成第二凹口并暴露上述第二源极/漏极层；沉积第一硅化物于上述第一凹口中，沉积第二硅化物于上述第二凹口中；以及使用一种或多种导电材料填充上述第三开口的延伸穿过上述第二介电层的部分及上述第四开口的延伸穿过上述第二介电层的部分。在一实施例中，上述第一硅化物包括硅化钛、硅化钴或硅化镍。在一实施例中，使用一种或多种导电材料填充上述第三开口的延伸穿过上述第二介电层的上述部分及上述第四开口的延伸穿过上述第二介电层的上述部分包括：沉积第一材料，以形成第一阻障层内衬于上述第三开口的延伸穿过上述第二介电层的上述部分，且形成第二阻障层内衬于上述第四开口的延伸穿过上述第二介电层的上述部分；使用含金属材料填充上述第三开口的延伸穿过上述第二介电层的上述部分及上述第四开口的延伸穿过上述第二介电层的上述部分，其中上述含金属材料包括铱、铑、钨、钴或钌。在一实施例中，使用一种或多种导电材料填充上述第三开口的延伸穿过上述第二介电层的上述部分及上述第四开口的延伸穿过上述第二介电层的上述部分部分包括：使用第一含金属材料填充上述第三开口的延伸穿过上述第二介电层的上述部分，且使用第二含金属材料填充上述第四开口的延伸穿过上述第二介电层的上述部分，其中上述第一含金属材料与上述第一硅化物接触，上述第二含金属材料与上述第二硅化物接触。在一实施例中，上述方法还包括图案化上述第一硅化物，以将上述第三开口延伸到上述第一硅化物中；图案化上述第二硅化物，以将上述第四开口延伸到上述第二硅化物中；在图案化上述第一硅化物之后，形成第一阻障层内衬于上述第三开口的；在图案化上述第二硅化物之后，形成第二阻障层内衬于上述第四开口；使用第一含金属材料填充上述第三开口；以及使用第二含金属材料填充上述第四开口。在一实施例中，上述方法还包括图案化上述第一硅化物，以将上述第三开口延伸到上述第一硅化物中；图案化上述第二硅化物，以将上述第四开口延伸到上述第二硅化物中；在图案化上述第一硅化物之后，使用第一含金属材料填充上述第三开口，其中上述第一含金属材料与上述第一硅化物接触；以及在图案化上述第二硅化物之后，使用第二含金属材料填充上述第四开口，其中上述第二含金属材料与上述第二硅化物接触。在一实施例中，上述方法还包括形成沿着上述鳍片的侧壁延伸的间隔物，其中上述第一凹口至少部分地由上述间隔物与上述第一源极/漏极层定义。在一实施例中，上述第一虚置材料包括氧化铝。
根据一些实施例，提供一种半导体装置。上述半导体装置包括：多个导电层，设置于基板上，其中上述多个导电层中的每一个导电层通过隔离物与相邻的导电层分开；第一源极/漏极区域及第二源极/漏极区域设置在上述多个导电层的相对两侧上；介电层，覆盖上述第一源极/漏极区域、上述第二源极/漏极区域及上述多个导电层；以及电性接触件，延伸穿过上述介电层并进入上述第一源极/漏极区域，其中上述电性接触件的第一表面是上述电性接触件的最接近上述基板的表面，上述多个导电层的第一表面是上述多个导电层的最接近上述基板的表面，并且上述电性接触件的上述第一表面比上述多个导电层的上述第一表面更接近上述基板。在一实施例中，上述电性接触件的上述第一表面比上述多个导电层的上述第一表面更接近上述基板至少3nm。在一实施例中，上述电性接触件的第一区域延伸穿过上述第一源极/漏极区域，上述电性接触件的第二区域延伸穿过上述介电层，并且在上述第二区域中，上述电性接触件完全由相同的含金属材料形成。
前述内文概述了许多实施例的部件，使本技术领域中技术人员可以从各个方面优选地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明进行各种改变、置换或修改。
虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作任意的变动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一鳍片于一基板上，其中该鳍片的一通道区域包括多个导电层；
外延成长一第一源极/漏极区域及一第二源极/漏极区域，其中该鳍片的该通道区域设置在该第一源极/漏极区域与该第二源极/漏极区域之间；
沉积一介电层于该鳍片的该通道区域上；
图案化该介电层，以形成延伸穿过该介电层且进入该第一源极/漏极区中的开口，其中该开口的一底表面设置在该第一源极/漏极区中并且比该多个导电层中的一底部导电层的一底表面更靠近该基板；
使用一种或多种导电材料填充该开口，以形成一电性连接器。
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