KR20240014336A - 반도체 장치 - Google Patents

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KR20240014336A
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이초은
김경호
문강훈
김기환
전용욱
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하고, 제1 불순물로 도핑된 제1 에피택셜 층; 상기 활성 영역 상에 배치되고, 적어도 상기 제1 층들 사이를 채우고, 상기 제2 층을 덮고, 상기 제1 불순물과 다른 제2 불순물로 도핑되고, 리세스된 상부면을 갖는 제2 에피택셜 층; 및 상기 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층을 포함하되, 상기 제3 에피택셜 층의 적어도 일부는 상기 제1 및 제2 불순물들이 도핑되지 않을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하고, 제1 불순물로 도핑된 제1 에피택셜 층; 상기 활성 영역 상에 배치되고, 적어도 상기 제1 층들 사이를 채우고, 상기 제2 층을 덮고, 상기 제1 불순물과 다른 제2 불순물로 도핑되고, 리세스된 상부면을 갖는 제2 에피택셜 층; 및 상기 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층을 포함하되, 상기 제3 에피택셜 층의 적어도 일부는 상기 제1 및 제2 불순물들이 도핑되지 않을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들, 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되고 상기 제1 층들과 분리되어 배치되는 제2 층을 포함하는 제1 에피택셜 층; 상기 활성 영역 상에 배치되고, 적어도 상기 제1 층들 사이를 채우고, 상기 제2 층을 덮고, 리세스된 상부면을 갖는 제2 에피택셜 층; 상기 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층; 및 상기 제3 에피택셜 층의 하부 및 상기 리세스된 상부면을 따라 배치되는 제4 에피택셜 층을 포함하되, 상기 제2 에피택셜 층의 일부는 상기 활성 영역과 접촉하고, 상기 제3 에피택셜 층은 상기 제4 에피택셜 층에 의해 상기 제1 에피택셜 층과 이격될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하는 제1 에피택셜 층; 상기 활성 영역 상에 배치되고, 적어도 상기 제1 층들 사이를 채우고, 상기 제2 층을 덮고, 리세스된 상부면을 갖는 제2 에피택셜 층; 상기 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층; 및 상기 제2 에피택셜 층 및 상기 제3 에피택셜 층 사이에 배치되고, 실리콘 저마늄(SiGe)을 포함하는 제4 에피택셜 층을 포함하되, 상기 제4 에피택셜 층은 컨포멀 하고, 상기 제4 에피택셜 층의 두께는 1Å 내지 2nm일 수 있다.
소스/드레인 영역에서, 불순물들이 도핑되지 않은 제3 에피택셜 층을 포함하는 구조를 통해, 소스/드레인 영역의 변형을 최소화할 수 있다. 이로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도 및 소스/드레인 영역 내의 저마늄(Ge) 농도의 분포를 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도 및 소스/드레인 영역 내의 저마늄(Ge) 농도의 분포를 도시한다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6a 내지 도 6k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2a는 각각 도 1의 반도체 장치를 절단선 I-I', II-II' III-III'을 따라서 절단한 단면들을 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도 및 소스/드레인 영역 내의 저마늄(Ge) 농도의 분포를 도시한다.
설명의 편의를 위하여, 도 1 내지 도 2b에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역(150), 복수의 채널층들 각각의 하면 상에서 제1 방향(x)을 따른 게이트 구조물의 양측에 배치되는 내부 스페이서층들(130), 활성 영역(105)과 교차하여 연장되는 게이트 구조물(160), 및 소스/드레인 영역(150)에 연결되는 콘택 플러그(180)를 포함할 수 있다. 반도체 장치(100)는, 소자분리층들(110) 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160)은, 스페이서층들(161), 게이트 유전층(162), 게이트 전극층(163) 및 게이트 캡핑층(164)을 포함할 수 있다.
반도체 장치(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극층(163)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널 구조물(140), 소스/드레인 영역(150), 및 게이트 구조물(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 즉, MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다. 상기 트랜지스터는 예를 들어 NMOS 트랜지스터들일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜 층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역(150)이 배치될 수 있다. 활성 영역(105)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들, 예를 들어 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 복수의 채널층들(141, 142, 143)은 최하부 채널층인 제1 채널층(141), 제1 채널층(141)과 인접한 차하부 채널층인 제2 채널층(142), 최상부 채널층인 제3 채널층(143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. 복수의 채널층들(141, 142, 143)의 수직 방향을 따른 폭의 일부는 소스/드레인 영역(150)으로 갈수록 감소될 수 있다. 이로 인해, 소스/드레인 영역(150) 및 복수의 채널층들(141, 142, 143)이 접촉하는 면적이 감소될 수 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 복수의 채널층들(141, 142, 143)은 활성 영역(105) 상에 수직하게 서로 이격되어 배치될 수 있다. 하나의 채널 구조물(140)을 이루는 복수의 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
소스/드레인 영역(150)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역(150)은 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 및 소스/드레인 영역(150)의 하단에서 활성 영역(105) 상에 배치되는 제1 에피택셜 층(151), 제1 에피택셜 층(151) 사이를 채우는 제2 에피택셜 층(152), 및 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층(153)을 포함할 수 있다. 소스/드레인 영역(150)은 복수의 에피택셜층들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 소스/드레인 영역(150)은 실리콘(Si) 및/또는 저마늄(SiGe)을 포함하는 반도체층일 수 있다. 소스/드레인 영역(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역(150)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 저마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 소스/드레인 영역(150)은 y 방향을 따른 단면이 원형, 타원형, 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
제1 에피택셜 층(151)은 제1 내지 제3 채널층들(141, 142, 143)의 측면들 상에 배치되는 제1 층들(151A) 및 활성 영역(105)의 상면 상의 제2 층(151B)을 포함할 수 있다. 제1 층들(151A)은 x 방향을 따라 채널 구조물(140)의 양 측면 상에 배치될 수 있다. 비소(As)로 도핑된 제1 층들(151A)은 이와 같이 채널 구조물(140)의 양 측면에 배치됨으로써, 인(P)으로 도핑된 제2 에피택셜 층(152) 내의 불순물들의 확산에 따라 발생하는 단채널효과(short channel effect)를 효과적으로 억제할 수 있다. 제1 층들(151A)은 z 방향을 따라 상하로 배치되는 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 서로 분리되어 배치될 수 있다. 제1 층들(151A)은 제2 층(151B)과도 이격되어 배치될 수 있다. 또한, 제1 층들(151A)은 내부 스페이서층들(130)과 제1 내지 제3 채널층들(141, 142, 143)이 이루는 실질적으로 공면인 측면으로부터 제2 에피택셜 층(152)을 향하여 돌출되도록 배치될 수 있다. 이에 따라, z 방향을 따라 이격되어 배치되는 제1 층들(151A)의 사이에는 제2 에피택셜 층(152)이 개재될 수 있다. 또한, x 방향을 따라 하나의 소스/드레인 영역(150) 내에서 이격되어 배치되는 제1 층들(151A)의 사이에도 제2 에피택셜 층(152)이 개재될 수 있다. 제1 방향(x)을 따른 제1 층들(151A)의 측면들은 제2 에피택셜 층(152) 및 복수의 채널층들(141, 142, 143)에 의해 둘러 쌓일 수 있다.
제2 층(151B)은 하단에서 활성 영역(105)의 상면의 적어도 일부 상에 배치될 수 있으며, 예를 들어, x 방향을 따른 중앙 영역에 배치될 수 있다. 제2 층(151B)은 제1 층들(151A)보다 두꺼운 최대 두께를 가질 수 있다. 또한, 제2 층(151B)은 상부의 폭이 하부의 폭보다 좁으며 상부로 볼록한 형상을 가질 수 있다. 제2 층(151B)의 상단은 게이트 구조물(160)의 최하면 보다 높은 레벨에 있을 수 있다. 소스/드레인 영역(150)의 하면의 형상은 실시예들에 따라 아래로 볼록한 정도가 다르거나 평탄한 형상 등 다양한 형상을 가질 수 있으며, 이에 따라, 제2 층(151B)의 형상도 실시예들에서 다양하게 변경될 수 있다. 제1 층들(151A) 및 제2 층(151B)은 서로 이격될 수 있다.
제1 에피택셜 층(151)은 제1 내지 제3 채널층들(141, 142, 143) 및 활성 영역(105)으로부터 에피택셜 성장된 층일 수 있다. 제1 에피택셜 층(151)은 Si 에피택셜 층일 수 있다. 예를 들어, 제1 에피택셜 층(151)은 비소(As)와 같은 n-형 불순물들을 포함할 수 있다. 제1 에피택셜 층(151)은 예를 들어, 비소(As)가 도핑된 실리콘(Si) 층일 수 있다. 제1 에피택셜 층(151)은 저마늄(Ge)을 포함하지 않을 수 있다.
제2 에피택셜 층(152)은 인접하는 채널 구조물들(140)의 사이 영역을 완전히 채우도록 배치될 수 있으며, 제1 에피택셜 층(151)이 채널 구조물(140) 또는 활성 영역(105)과 접하지 않는 면을 둘러쌀 수 있다. 제2 에피택셜 층(152)은 상하로 이격되어 배치되는 제1 에피택셜 층(151)의 제1 층들(151A)의 사이를 채우고, 제1 에피택셜 층(151)의 제2 층(151B)을 덮을 수 있다. 제2 에피택셜 층(152)은 리세스된 상부면(152T)을 가질 수 있다. 제2 에피택셜 층(152)은 내부 스페이서층들(130)의 측면과 접촉하고, 제1 에피택셜 층(151) 사이에 개재될 수 있다. 제2 에피택셜 층(152)의 일부는 활성 영역(105)과 접촉할 수 있다.
제2 에피택셜 층(152)은 Si 에피택셜 층일 수 있다. 제2 에피택셜 층(152)은 제1 에피택셜 층(151)과 다른 조성을 가질 수 있다. 예를 들어, 제2 에피택셜 층(152)은 불순물들을 제1 에피택셜 층(151)보다 고농도로 포함하는 영역일 수 있다. 제2 에피택셜 층(152)은 제1 에피택셜 층(151)으로부터 에피택셜 성장된 층일 수 있다. 상기 불순물들은 제1 에피택셜 층(151)에 포함된 불순물들과 동일하거나 다를 수 있다. 예를 들어, 제2 에피택셜 층(152)은 인(P)을 포함하는 SiP층일 수 있다. 예시적인 실시예에서, 제1 에피택셜 층(151)은 As이 도핑된 Si 에피택셜 층이고, 제2 에피택셜 층(152)은 P가 도핑된 Si 에피택셜 층일 수 있다. 즉, 제1 에피택셜 층(151) 및 제2 에피태셜 층(152)은 서로 다른 불순물들을 포함할 수 있다.
제2 에피택셜 층(152)의 형상, 배치 위치 등은 소스/드레인 영역(150)의 제조 공정에서의 리플로우(reflow) 조건 등에 따라 결정될 수 있다. 예를 들어, 제2 에피택셜 층(15)의 형성 후 리플로우 공정의 온도를 상대적으로 높게 할 경우, 제2 에피택셜 층(152)이 리플로우되는 정도가 증가할 수 있으며, 제2 에피택셜 층(152)은 제1 층들(151A) 중 최상부보다 낮은 레벨에 배치될 수 있다.
도 2b에 도시된 것과 같이, 제2 에피택셜 층(152)은 저마늄(Ge)을 포함할 수 있다. 제1 에피택셜 층(151) 및 제3 에피택셜 층(153)은 저마늄(Ge)을 제1 농도(C1)로 실질적으로 포함하지 않을 수 있다. 후술하는 도 6g 공정에 의해 제2 에피택셜 층(152)은 제3 에피택셜 층(153)의 경계 부분에서 저마늄(Ge)을 제2 농도(C2)로 포함할 수 있다. 예를 들어, 제2 에피택셜 층(152)은 저마늄(Ge)을 약 0 at % 초과 내지 약 10 at % 인 범위 내에서 포함할 수 있고, 특히 약 3 at % 내지 약 7 at %의 범위일 수 있다. 예시적인 실시예에서 제2 에피택셜 층(152)은 저마늄(Ge)을 약 5 at % 포함할 수 있다.
제3 에피택셜 층(153)은 Si 에피택셜 층일 수 있다. 제3 에피택셜 층(153)은 제2 에피택셜 층(152) 상에 배치될 수 있다. 제3 에피택셜 층(153)은 후술하는 콘택 플러그(180) 아래에 배치되는 제1 부분(153A) 및 콘택 플러그(180) 측면 상에 배치되는 제2 부분(153B)을 포함할 수 있다. 제1 부분(153A)은 콘택 플러그(180)에 의해 제2 부분(153B)과 이격될 수 있다. 제3 에피택셜 층(153)의 적어도 일부는 불순물들로 도핑되지 않을 수 있다. 예를 들어, 제3 에피택셜 층(153)은 제1 에피택셜 층(151) 및 제2 에피택셜 층(152)과는 달리 불순물들이 도핑되지 않은 실리콘(Si)을 포함할 수 있다. 제3 에피택셜 층(153)은 제1 에피택셜 층(151) 및 제2 에피택셜 층(152)을 덮을 수 있다. 제3 에피택셜 층(153)은 제1 에피택셜 층(151) 중 일부와 접촉할 수 있다. 예를 들어, 제2 에피택셜 층(152)이 리플로우되는 정도가 증가하는 경우, 제3 에피택셜 층(153)은 제1 층들(151A) 중 최상부와 접촉할 수 있다. 제3 에피택셜 층(153)의 최상부는 복수의 채널층들(141, 142, 143) 중 최상부 채널층(143)의 상면보다 높은 레벨에 있을 수 있다. 제3 에피택셜 층(153)의 최하부는 제2 채널층(142)의 하면 보다 낮은 레벨에 있을 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극층(163)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극층(163)은 내부 스페이서층들(130)에 의해 소스/드레인 영역(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극층(163)과 마주하는 측면이 게이트 전극층(163)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
내부 스페이서층들(130)은 스페이서층들(161)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 내부 스페이서층들(130)은 다른 실시예들에도 적용될 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극층(163), 게이트 전극층(163)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극층(163)의 측면들 상의 스페이서층들(161), 및 게이트 전극층(163)의 상면 상의 게이트 캡핑층(164)을 포함할 수 있다. 게이트 구조물(160)은 복수의 채널층들(141, 142, 143)의 상면, 하면, 및 제1 방향(x)을 따른 측면들을 둘러쌀 수 있다. 소스/드레인 영역(150)의 최하부는 게이트 구조물(160)의 최하부 보다 낮은 레벨에 있을 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극층(163)의 사이 및 채널 구조물(140)과 게이트 전극층(163)의 사이에 배치될 수 있으며, 게이트 전극층(163)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극층(163)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극층(163)과 스페이서층들(161)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극층(163)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(163)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극층(163)은 도전성 물질을 포함할 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 전극층(163)은 2개 이상의 다중층으로 구성될 수도 있다. 스페이서층들(161)은 게이트 전극층(163)의 양 측면에 배치될 수 있다. 스페이서층들(161)은 소스/드레인 영역(150)과 게이트 전극층(163)을 절연시킬 수 있다. 스페이서층들(161)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 스페이서층들(161)은 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(164)은 게이트 전극층(163)의 상부에 배치될 수 있다. 게이트 캡핑층(164)은 게이트 전극층(163)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(164)의 측면들은 스페이서층들(161)에 의해 둘러싸일 수 있다. 게이트 캡핑층(164)의 상면은 스페이서층들(161)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 게이트 캡핑층(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역(150), 게이트 구조물(160) 및 소자분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
콘택 플러그(180)는 층간 절연층(190), 제2 에피택셜 층(152), 및 제3 에피택셜 층(153)의 적어도 일부를 관통하여 소스/드레인 영역(150)과 접촉할 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 소스/드레인 영역(150)을 소정 깊이로 리세스하도록 배치될 수 있다. 콘택 플러그(180)는 하단에 위치하는 금속-반도체 화합물층(182), 측벽들을 따라 배치되는 배리어층(184), 및 플러그 도전층(186)을 포함할 수 있다. 금속-반도체 화합물층(182)은 예를 들어, 금속 실리사이드층일 수 있다. 금속-반도체 화합물층(182)은 제2 에피택셜 층(152) 및 제3 에피택셜 층(153) 중 적어도 하나와 접촉할 수 있다. 예를 들어, 금속-반도체 화합물층(182)은 제2 에피택셜 층(152) 및 제3 에피택셜 층(153)과 접촉할 수 있다. 배리어층(184)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 플러그 도전층(186)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 콘택 플러그(180)는 소스/드레인 영역(150) 중 적어도 일부를 관통하도록 배치될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치(100a)를 도시하는 단면도이다.
도 3 내지 도 5에서, 앞선 도 2a와 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다.
도 2a의 실시예와 달리, 금속-반도체 화합물층(182)은 제2 에피택셜 층(152)과는 접촉하지 않고, 제3 에피택셜 층(153)과 접촉할 수 있다. 소스/드레인 영역(150)은 y 방향을 따른 단면이 원형, 타원형, 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 도 3에서와 같이 오각형을 가질 수 있다. 상기 트랜지스터는 예를 들어 PMOS 트랜지스터들일 수 있다.
도 4a는 예시적인 실시예들에 따른 반도체 장치(100b)를 도시하는 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치(100b)의 일부를 도시하는 부분 확대도 및 소스/드레인 영역 내의 저마늄(Ge) 농도의 분포를 도시한다.
도 2a의 실시예와 달리, 도 4a의 반도체 장치(100b)는 제4 에피택셜 층(154)을 더 포함할 수 있다. 제4 에피택셜 층(154)은 제2 에피택셜 층(152) 및 제3 에피택셜 층(153) 사이에 배치될 수 있다. 제4 에피택셜 층(154)은 제3 에피택셜 층(153)의 하부 및 제2 에피택셜 층(152)의 리세스된 상부면(152T)을 따라 배치될 수 있다. 제4 에피택셜 층(154)은 실질적으로 컨포멀 할 수 있다. 제4 에피택셜 층(154)의 두께는 약 1Å 내지 약 2nm 범위일 수 있고, 특히 약 1nm 내지 약 2nm일 수 있다.
제4 에피택셜 층은 SiGe 에피택셜 층일 수 있다. 도 4b에 도시된 것과 같이, 제1 에피택셜 층(151), 제2 에피택셜 층(152), 및 제3 에피택셜 층(153)은 저마늄(Ge)을 제3 농도(C1')로 실질적으로 포함하지 않을 수 있다.
제4 에피택셜 층(154)은 저마늄(Ge)을 제4 농도(C2')로 포함할 수 있다. 예를 들어, 제4 에피택셜 층(154)은 저마늄(Ge)을 약 5 at % 초과 내지 약 20 at % 인 범위 내에서 포함할 수 있고, 특히 약 10 at % 내지 약 15 at %의 범위일 수 있다.
콘택 플러그(180)는 층간 절연층(190), 제2 에피택셜 층(152), 제3 에피택셜 층(153), 및 제4 에피택셜 층(154)의 적어도 일부를 관통할 수 있다. 예를 들어, 금속-반도체 화합물층(182)은 도 4b에 도시된 것과 같이, 제3 에피택셜 층(153)과 접촉할 수 있으나, 이에 한정되는 것은 아니며 제2 에피택셜 층(152), 제3 에피택셜 층(153) 및 제4 에피택셜 층(154)과 접촉할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100c)를 도시하는 단면도이다.
도 2a의 실시예와 달리, 도 4a의 반도체 장치(100c)의 콘택 플러그(180)는 제2 에피택셜 층(152)과 접촉하지 않고 제3 에피택셜 층(153)과 접촉할 수 있다. 즉, 금속-반도체 화합물층(182)은 불순물들이 도핑되지 않은 실리콘(Si)을 포함하는 제3 에피택셜 층(153)과 접촉할 수 있다
도 6a 내지 도 6j는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6j는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6j는 도 1 내지 도 2b의 반도체 장치(100)를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2a에 대응하는 단면들을 도시한다.
도 6a를 참조하면, 활성 영역(105) 상에 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 2a와 같이 게이트 유전층(162) 및 게이트 전극층(163)으로 교체되는 층일 수 있다. 희생층들(120)은 복수의 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 복수의 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 복수의 채널층들(141, 142, 142)은 실리콘(Si)을 포함하고, 희생층들(120)은 실리콘 저마늄(SiGe)을 포함할 수 있다.
희생층들(120) 및 복수의 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 복수의 채널층들(141, 142, 143) 각각은 약 1Å 내지 100nm의 범위의 길이를 가질 수 있다. 희생층(120)과 교대로 적층되는 복수의 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 6b를 참조하면, 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 6c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 스페이서층들(161)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물(140)의 상부에서 게이트 유전층(162) 및 게이트 전극층(163)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
스페이서층들(161)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 스페이서층들(161)은 희생 게이트 구조물들(170) 및 상기 활성 구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 스페이서층들(161)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 6d를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 스페이서층들(161)을 마스크로 이용하여, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 제거할 수 있다. 잔존한 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거되어, 내측으로 오목한 측면들을 가질 수 있다. 다만, 잔존한 희생층들(120)이 x방향을 따른 측면으로부터 제거될 때, 채널 구조물들(140) 말단 중 일부가 제거될 수 있다. 잔존한 복수의 채널층들(141, 142, 143)은 x 방향을 따른 측면이 식각되어, 외측으로 볼록한 측면을 가질 수 있다. 다만, 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 6e를 참조하면, 희생층들(120)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다.
먼저, 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다. 내부 스페이서층들(130)은 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 제거된 영역에 절연 물질을 채우고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 스페이서층들(161)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
도 6f를 참조하면, 희생 게이트 구조물들(170)의 양 측에서, 리세스 영역(RC)에 소스/드레인 영역(150)을 형성하기 위한 제1 에피택셜 층(151)을 형성할 수 있다.
제1 에피택셜 층(151)은 SEG 공정에 의해 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에 형성될 수 있으며, 리세스 영역(RC)의 바닥면에서 활성 영역(105) 상에도 형성될 수 있다. 제1 에피택셜 층(151)은 인-시추 도핑에 의해 불순물들을 포함할 수 있다. 제1 에피택셜 층(151)은 예를 들어, SiAs층일 수 있다. 제1 에피택셜 층(151)의 제1 층들(151A)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에 형성되고, 제2 층(151B)은 리세스 영역(RC)의 바닥면 상에 형성될 수 있다. 제1 층들(151A)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에서 외측으로 볼록한 면을 갖도록 형성될 수 있으나 이에 한정되지는 않는다. 제2 층(151B)은 리세스 영역(RC)의 바닥면에서 활성 영역(105)의 표면 상에 위로 볼록한 면을 갖도록 형성될 수 있으나 이에 한정되지는 않는다. 제1 에피택셜 층(151)은 제1 층들(151A) 및 제2 층(151B)을 포함할 수 있다. 제2 층(151B)의 상단은 희생 게이트 구조물들(170)의 최하면 보다 높은 레벨에 있을 수 있으나, 본 단계에서 제1 에피택셜 층(151)의 성장 속도 및 성장 두께가 제어됨으로써 제조될 수 있으므로, 이에 한정되는 것은 아니다.
도 6g를 참조하면, 제1 에피택셜 층(151) 상에 제2 에피택셜 층(152)을 형성한 후, 제2 에피택셜 층(152)의 일부를 에칭할 수 있다. 다음으로, 제2 에피택셜 층(152)을 리플로우(reflow) 시킬 수 있다.
제2 에피택셜 층(152)은 도핑 원소로서, 인(P)을 포함하는 SiP 에피택셜 층일 수 있다.
다음으로, 저메인(GeH4) 및 염산(HCl)을 이용하여, 제2 에피택셜 층(152)의 일부를 에칭할 수 있다. 이로 인해, 제2 에피택셜 층(152)의 표면에서 저마늄(Ge)이 검출될 수 있다.
다음으로, 리세스 영역(RC) 내에 성장된 제1 에피택셜 층(151) 및 제2 에피택셜 층(152)에 캐리어 가스와 함께 열을 공급할 수 있다. 캐리어 가스는 예를 들어, 수소(H2) 가스일 수 있다. 리세스 영역(RC) 내에 성장된 제1 에피택셜 층(151) 및 제2 에피택셜 층(152)에 캐리어 가스와 함께 열을 공급하면, 각각의 에피택셜 층들의 원자들은 전체 표면 에너지(surface energy)가 낮아지는 방향, 예를 들어 수직 아래 방향(-Z)으로 이동할 수 있다. 이로 인해, 도 6g에 도시된 바와 같이 제2 에피택셜 층(152)의 표면은 완만한 곡면의 형상을 가질 수 있다.
도 6h를 참조하면, 제2 에피택셜 층(152) 상에 제3 에피택셜 층(153)을 형성할 수 있다.
예시적인 실시예에서, 제3 에피택셜 층(153)의 적어도 일부는 불순물들이 도핑되지 않은 실리콘(Si)을 포함할 수 있다.
도 6i를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 스페이서층들(161), 층간 절연층(190), 및 복수의 채널층들(141, 142, 143)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 저마늄(SiGe)을 포함하고, 복수의 채널층들(141, 142, 143)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid) 및/또는 SC1(Standard clean-1) 세정 공정에 이용되는 용액(NH4OH:H2O2:H2O=1:1:5)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 소스/드레인 영역(150)은 최외각에 형성되는 층간 절연층(190) 및 선택 식각비를 갖는 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 6j를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물(160)을 형성할 수 있다.
게이트 유전층(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극층(163)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 매립하도록 형성할 수 있다. 게이트 전극층(163) 및 스페이서층들(161)은 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극층(163) 및 스페이서층들(161)이 제거된 영역에 게이트 캡핑층(164)이 형성될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극층(163), 스페이서층들(161), 및 게이트 캡핑층(164)을 포함하는 게이트 구조물(160)이 형성될 수 있다.
도 6k를 참조하면, 소스/드레인 영역(150)을 노출시키는 콘택 홀들(CH)을 형성할 수 있다. 콘택 홀들(CH)의 하면은 소스/드레인 영역(150) 내로 리세스될 수 있다.
다시, 도 1, 도 2a 및 도 2b를 참조하면, 콘택 홀들(CH) 내에 콘택 플러그(180)를 형성할 수 있다. 콘택 플러그(180)는 하단에 위치하는 금속-반도체 화합물층(182), 측벽들을 따라 배치되는 배리어층(184), 및 플러그 도전층(186)을 포함할 수 있다.
예시적인 실시예에서, 콘택 플러그(180)는 층간 절연층(190)의 적어도 일부를 관통하며 소스/드레인 영역(150)과 접촉하도록 배치될 수 있다. 이 때, 콘택 플러그(180)의 금속-반도체 화합물층(182)은 소스/드레인 영역(150)의 일부와 접촉할 수 있으며, 금속-반도체 화합물층(182)의 하단은 복수의 채널층들(141, 142, 143)의 상단보다 낮은 레벨에 위치할 수 있다. 다만, 콘택 플러그(180)의 형상 및 배치는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
105: 활성 영역 110: 소자분리층
120: 희생층 130: 내부 스페이서층
140: 채널 구조물 141, 142, 143: 채널층
150: 소스/드레인 영역 151: 제1 에피택셜 층
151A: 제1 층 151B: 제2 층
152: 제2 에피택셜 층 153: 제3 에피택셜 층
154: 제4 에피택셜 층 160: 게이트 구조물
161: 스페이서층 162: 게이트 유전층
163: 게이트 전극 164: 게이트 캡핑층
170: 희생 게이트 구조물 180: 콘택 플러그
182: 금속-반도체 화합물층 190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하고, 제1 불순물로 도핑된 제1 에피택셜 층;
    상기 활성 영역 상에 배치되고, 적어도 상기 제1 층들 사이를 채우고, 상기 제2 층을 덮고, 상기 제1 불순물과 다른 제2 불순물로 도핑되고, 리세스된 상부면을 갖는 제2 에피택셜 층; 및
    상기 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층을 포함하되,
    상기 제3 에피택셜 층의 적어도 일부는 상기 제1 및 제2 불순물들이 도핑되지 않은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 층들 및 상기 제2 층은 서로 이격된 반도체 장치.
  3. 제1 항에 있어서,
    상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 게이트 구조물의 양측에 배치되는 내부 스페이서층들을 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 층들은 상기 내부 스페이서층들 및 상기 복수의 채널층들이 이루는 측면으로부터 상기 제2 에피택셜 층을 향해 돌출되도록 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 층의 상단은 상기 게이트 구조물의 최하면 보다 높은 레벨에 있는 반도체 장치.
  6. 제1 항에 있어서,
    상기 소스/드레인 영역에 연결되는 콘택 플러그를 더 포함하고,
    상기 제3 에피택셜 층은 상기 콘택 플러그 아래에 배치되는 제1 부분 및 상기 콘택 플러그 측면 상에 배치되는 제2 부분을 포함하고,
    상기 제1 부분은 상기 콘택 플러그에 의해 상기 제2 부분과 이격되는 반도체 장치.
  7. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들, 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되고 상기 제1 층들과 분리되어 배치되는 제2 층을 포함하는 제1 에피택셜 층;
    상기 활성 영역 상에 배치되고, 적어도 상기 제1 층들 사이를 채우고, 상기 제2 층을 덮고, 리세스된 상부면을 갖는 제2 에피택셜 층;
    상기 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층; 및
    상기 제3 에피택셜 층의 하부 및 상기 리세스된 상부면을 따라 배치되는 제4 에피택셜 층을 포함하되,
    상기 제2 에피택셜 층의 일부는 상기 활성 영역과 접촉하고,
    상기 제3 에피택셜 층은 상기 제4 에피택셜 층에 의해 상기 제1 에피택셜 층과 이격되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제4 에피택셜 층은 컨포멀 하고,
    상기 제4 에피택셜 층의 두께는 1 Å 내지 2nm 인 반도체 장치.
  9. 제7 항에 있어서,
    상기 제3 에피택셜 층의 적어도 일부는 불순물들로 도핑되지 않고,
    상기 제4 에피택셜 층은 실리콘 저마늄(SiGe)을 포함하는 반도체 장치.
  10. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 제1 방향을 따른 상기 복수의 채널층들의 측면들 상에 배치되는 제1 층들 및 상기 소스/드레인 영역의 하단의 상기 활성 영역 상에 배치되는 제2 층을 포함하는 제1 에피택셜 층;
    상기 활성 영역 상에 배치되고, 적어도 상기 제1 층들 사이를 채우고, 상기 제2 층을 덮고, 리세스된 상부면을 갖는 제2 에피택셜 층;
    상기 제2 에피택셜 층 상에 배치되는 제3 에피택셜 층; 및
    상기 제2 에피택셜 층 및 상기 제3 에피택셜 층 사이에 배치되고, 실리콘 저마늄(SiGe)을 포함하는 제4 에피택셜 층을 포함하되,
    상기 제4 에피택셜 층은 컨포멀 하고, 상기 제4 에피택셜 층의 두께는 1Å 내지 2nm인 반도체 장치.

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