CN103579327B - 高电子迁移率晶体管及其形成方法 - Google Patents

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Abstract

本发明公开了高电子迁移率晶体管及其形成方法，其中该高电子迁移率晶体管(HEMT)包括第一III‑V化合物层。第二III‑V化合物层设置在第一III‑V化合物层上并在组成上不同于第一III‑V化合物层。源极部件和漏极部件与第二III‑V化合物层接触。n型掺杂区在第二III‑V化合物层中位于每个源极部件和漏极部件的下方。p型掺杂区在第一III‑V化合物层中位于每个n型掺杂区的下方。栅电极设置在源极部件和漏极部件之间第二III‑V化合物层的一部分的上方。

Description

高电子迁移率晶体管及其形成方法
本申请与共同拥有和共同待批的__提交的标题为“High ElectronMobility Transistor and Method of Forming the Same”的专利序列号__(代理人案号为TSM 12-0554)相关，其内容结合与此作为参考。
技术领域
本发明总的来说涉及半导体结构，更具体地，涉及高电子迁移率晶体管(HEMT)以及用于形成高电子迁移率晶体管的方法。
背景技术
在半导体技术中，III族-V族(或III-V)半导体化合物由于它们的特性而被用于形成各种集成电路器件，诸如高功率场效应晶体管、高频晶体管或高电子迁移率晶体管(HEMT)。HEMT是代替通常用于金属氧化物半导体场效应晶体管(MOSFET)的掺杂区域将结合具有不同带隙的两种材料之间的结(即异质结)作为沟道的场效应晶体管。与MOSFET相比，HEMT具有许多吸引人的性能，包括高电子迁移率以及在高频下传输信号的能力等。
从应用的角度看，HEMT具有许多优点。尽管上文提到了许多令人注意的性能，但在发展基于III-V半导体化合物的器件的过程中存在许多挑战。针对这些III-V半导体化合物的配置和材料的各种技术已经进行了尝试并进一步提高晶体管器件的性能。
发明内容
根据本发明的一个方面，提供了一种高电子迁移率晶体管(HEMT)，包括：第一III-V化合物层；第二III-V化合物层，位于第一III-V化合物层上并在组成上不同于第一III-V化合物层；源极部件和漏极部件，与第二III-V化合物层接触；n型掺杂区，在第二III-V化合物层中位于每个源极部件和漏极部件的下方；p型掺杂区，在第一III-V化合物层中位于每个n型掺杂区的下方；以及栅电极，位于源极部件和漏极部件之间的第二III-V化合物层的一部分的上方。
优选地，n型掺杂区包括IV族元素。
优选地，n型掺杂区包括硅或氧。
优选地，p型掺杂区包括II族元素。
优选地，p型掺杂区包括镁、钙、铍或锌。
优选地，源极部件和漏极部件包括Ti、Co、Ni、W、Pt、Ta、Pd、Mo、Al或TiN。
优选地，该HEMT还包括沿着第一III-V化合物层和第二III-V化合物层的界面位于第一III-V化合物层中的载流子沟道，其中，n型掺杂区与载流子沟道接触。
优选地，n型掺杂区的峰值浓度与第一III-V化合物层和第二III-V化合物层之间的界面相距距离D2，距离D2小于约50nm。
优选地，p型掺杂区的峰值浓度与n型掺杂区的峰值浓度相距距离Y，距离Y在约100nm到约400nm的范围内。
优选地，该HEMT还包括沿着第一III-V化合物层和第二III-V化合物层之间的界面位于第一III-V化合物层中的载流子沟道，其中，载流子沟道包括位于栅电极下方的耗尽区。
根据本发明的另一方面，提供了一种高电子迁移率晶体管(HEMT)，包括：氮化镓(GaN)层，位于衬底上；氮化铝镓(AlGaN)层，位于GaN层上，其中，载流子沟道沿着GaN层和AlGaN层之间的界面位于GaN层中；源极部件和漏极部件，被分隔开并位于AlGaN层上；n型掺杂区，在AlGaN层中位于每个源极部件和漏极部件的下方，其中，n型掺杂区与载流子沟道接触；p型掺杂区，在GaN层中位于每个n型掺杂区的下方；以及栅电极，在源极部件和漏极部件之间位于AlGaN层的一部分的上方。
优选地，载流子沟道包括位于栅电极下方的耗尽区。
优选地，n型掺杂区包括IV族元素。
优选地，n型掺杂区包括Si或O。
优选地，p型掺杂区包括II族元素。
优选地，p型掺杂区包括镁、钙、铍或锌。
优选地，源极部件和漏极部件不包括Au但包括Ti、Co、Ni、W、Pt、Ta、Pd、Mo、Al或TiN。
优选地，p型掺杂区的峰值浓度与第一III-V化合物层和第二III-V化合物层之间的界面相距距离D1，距离D1在约50nm到约350nm的范围内。
根据本发明的再一方面，提供了一种形成高电子迁移率晶体管(HEMT)的方法，包括：在第一III-V化合物层上外延生长第二III-V化合物层；通过第二III-V化合物层在第一III-V化合物层中选择性地注入p型掺杂物；在第二III-V化合物层和第一III-V化合物层中选择性地注入n型掺杂物；对第二III-V化合物层和第一III-V化合物层中注入的p型掺杂物和n型掺杂物进行退火；在第二III-V化合物层上形成源极部件和漏极部件；以及在源极部件和漏极部件之间的第二III-V化合物层上方形成栅电极。
优选地，多种p型掺杂物包括II元素。
附图说明
根据以下详细描述和附图可以理解本发明内容。需要强调的是，根据行业标准惯例，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增大或减小各个部件的尺寸。
图1A是根据本发明一个实施例的具有高电子迁移率晶体管(HEMT)的半导体结构的截面图；
图1B是根据本发明另一实施例的具有HEMT的半导体结构的截面图。
图2A是比较HEMT的源极/漏极和III-V族化合物层的界面的电位图。
图2B是图1A和图1B所示HEMT的源极/漏极和III-V族化合物层的界面的电位图。
图3是根据本发明一个或多个实施例的形成具有HEMT的半导体结构的方法的流程图；以及
图4A至图4J是根据图3方法的一个或多个实施例的处于制造各个阶段的具有HEMT的半导体结构的截面图。
具体实施方式
下面详细讨论说明性实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例仅仅是说明性的而不限制本发明的范围。
通过芯片区之间的划线来在衬底上划分多个半导体芯片区。衬底将经历各种清洗、分层、图案化、蚀刻以及掺杂步骤来形成集成电路。这里的术语“衬底”通常是指其上形成各种层和器件结构的块状衬底。在一些实施例中，衬底包括硅或化合物半导体，例如GaAs、InP、Si/Ge或SiC。这种层的实例包括介电层、掺杂层、多晶硅层或导电层。器件结构的实例包括晶体管、电阻器和/或电容器，它们可通过互连层互连至附加集成电路。
图1A是根据本发明一个或多个实施例的具有高电子迁移率晶体管(HEMT)的半导体结构100A的截面图。半导体结构100A包括衬底102。在本实例中，衬底102包括硅衬底。在一些实施例中，衬底102包括碳化硅(SiC)衬底或蓝宝石衬底。
半导体结构100A还包括形成在两个不同的半导体材料层(例如具有不同带隙的材料层)之间的异质结。在至少一个实施例中，半导体衬底100A包括形成在衬底102上的第一III-V化合物层(或称为沟道层)104以及形成在沟道层104上的第二III-V化合物层(或称为施体供给层)106。沟道层104和施体供给层106是由元素周期表中的III-V族元素所形成的化合物。然而，沟道层104和施体供给层106在组成上彼此不同。沟道层104是非掺杂或非故意掺杂(UID)。在半导体结构100A的实例中，沟道104包括氮化镓(GaN)层(也称为GaN层104)。在本实例中，施体供给层106包括氮化铝镓(AlGaN)层(也称为AlGaN层106)。GaN层104和AlGaN层106直接互相接触。在一些实施例中，沟道层104包括GaAs层或InP层。在一些实施例中，施体供给层106包括AlGaAs层、AlN或AlInP层。
在AlGaN层106和GaN层104之间存在带隙间断。由AlGaN层106中的压电效应产生的电子进入GaN层104，在GaN层104中生成高速移动传导电子的薄层108。该薄层108还被称为二维电子气(2-DEG)，并形成载流子沟道(也被称为载流子沟道108)。载流子沟道108位于GaN层104中靠近AlGaN层106和GaN层104的界面105处。因此，由于GaN层104是非掺杂或非故意掺杂并且电子可自由移动而不碰撞杂质或者大大减少与杂质的碰撞，所以载流子沟道108具有高电子迁移率。
在一些实施例中，GaN层104是非掺杂的。在一些实施例中，GaN层104是非故意掺杂的，诸如由于用于形成GaN层104的前体而轻掺杂有n型掺杂物。在至少一个实例中，GaN层104具有范围在约0.5微米到约10微米之间的厚度。
在一些实施例中，AlGaN层106被故意掺杂。在至少一个实例中，AlGaN层106具有范围在约5纳米(nm)到约50nm之间的厚度。
半导体结构100A还包括设置在AlGaN层106的顶面107上的介电覆盖层110。介电覆盖层110还包括露出AlGaN层106的一部分的多个开口来用于栅电极形成和源极/漏极部件形成。介电覆盖层110包括氧化硅或氮化硅。介电覆盖层110保护下面的AlGaN层106免受以下具有等离子体环境工艺的损坏。
半导体结构100A还包括设置在AlGaN层106上并被配置为电连接至载流子沟道108的源极/漏极部件116。AlGaN层106具有位于源极部件116和漏极部件116之间的基本平坦的顶面。在至少一个实施例中，源极/漏极部件116形成在介电覆盖层110的开口中。源极/漏极部件116至少部分地嵌入AlGaN层106并上覆介电覆盖层110的一部分。在一些实施例中，源极/漏极部件116还嵌入GaN层104的顶部。
每个源极/漏极部件116都包括Ti、Co、Ni、W、Pt、Ta、Pd、Mo、Al或TiN。在至少一个实施例中，源极/漏极部件116不包括Au。在一些实施例中，源极/漏极部件116包括多个金属层。在特定实施例中，源极/漏极部件116包括通过金属层、AlGaN层106以及GaN层104构成的金属间化合物。源极/漏极部件116与位于AlGaN层106和GaN层104的界面105附近的载流子沟道108接触。
半导体结构100A还包括位于AlGaN层106中且在每个源极/漏极部件116之下的n型掺杂区114。n型是指使电子作为半导体材料中的大多数载流子。n型掺杂区114与载流子沟道118接触，并改善源极/漏极部件116和载流子沟道118之间的电连接。n型掺杂区114可包括来自周期表中的IV族的元素(IV族元素)。在特定实施例中，n型掺杂区114包括硅(Si)或氧(O)。n型掺杂区114具有范围在约1E13到1E16 atoms/cm2之间的剂量。
每个n型掺杂区114都具有以高斯分布从顶面107延伸进AlGaN层106和GaN层104的掺杂物浓度。n型掺杂区114掺杂物浓度的峰值浓度与AlGaN层106和GaN层104的界面105相距距离D2。在特定实施例中，距离D2小于约50nm。n型掺杂区114的高斯分布具有从峰值浓度到n型掺杂区114的边界的间隔X2。在间隔X2之内，n型掺杂区114有效地使电子作为半导体材料(AlGaN层106和GaN层104)中的大多数载流子。在特定实施例中，间隔X2小于约100nm。
半导体结构100A还包括位于GaN层104中且在每个n型掺杂区114之下的p型掺杂区112。p型是指使空穴作为半导体材料中的大多数载流子。p型掺杂区112和n型掺杂区114被配置为PN结二极管。p型掺杂区112可以阻止载流子沟道108中的泄漏电流从n型掺杂区114向下流到衬底102。p型掺杂区112可包括来自周期表中的II族的元素(II族元素)。在特定实施例中，p型掺杂区112包括镁(Mg)、钙(Ca)、铍(Be)或锌(Zn)。p型掺杂区112具有范围在约1E13到1E16atoms/cm2之间的剂量。
每个p型掺杂区112都具有以高斯分布从界面105延伸到GaN层104的掺杂物浓度。p型掺杂区112的掺杂物浓度的峰值浓度在n型掺杂区114峰值浓度下面具有距离Y。在特定实施例中，距离Y在约10nm到400nm之间的范围内。在一些实施例中，p型掺杂区112的峰值浓度在AlGaN层106和GaN层104的界面105下面具有距离D1。距离D1在约50nm到约350nm之间。
p型掺杂区112的高斯分布具有从峰值浓度到p型掺杂区112的边界的间隔X1。在间隔X1之内，p型掺杂区112有效地使空穴作为半导体材料(GaN层104)中的大多数载流子。在特定实施例中，间距X1小于约100nm。
半导体结构100A还包括位于GaN层104和AlGaN层106中的隔离区120。隔离区120使结构100A中的HEMT与衬底102中的其它器件隔离。在至少一个实例中，隔离区120包括具有氧或氮的掺杂区。
仍然参照图1，保护层118设置在介电覆盖层110和源极/漏极部件116的顶面上。保护层118还包括与介电覆盖层110中的开口对准的开口。保护层118中的开口和介电覆盖层110中的开口的组合开口露出AlGaN层106的一部分来用于栅电极形成。保护层118覆盖源极/漏极部件116，并保护源极/漏极部件116在隔离区120形成的退火工艺期间不被暴露。
半导体结构100A还包括设置在源极/漏极部件116之间的AlGaN层106上方的组合开口中的栅电极122。栅电极122包括被配置为施加控制载流子沟道108的栅极电压的导电材料层。在各个实例中，导电材料层包括耐火金属或其化合物，例如，钛(Ti)、氮化钛(TiN)、钛钨(TiW)、氮化钛钨(TiWN)、钨(W)或氮化钨(WN)。在至少另一实例中，导电材料层包括镍(Ni)、金(Au)或铜(Cu)。
在半导体结构100A中，载流子沟道108成为常开型。在操作中，施加负栅极电压以截止该HEMT的载流子沟道108。在半导体结构100A中，HEMT还被称作耗尽模式HEMT(也被称为耗尽模式HEMT 100A)。
图1B是根据本发明另一实施例的具有HEMT的半导体结构100B的截面图。半导体结构100B的层堆叠与图1A所示的半导体结构100A类似。然而，半导体结构100B包括位于保护层118和介电覆盖层110的组合开口下方且位于载流子沟道108中的耗尽区124。耗尽区124还位于栅电极122之下。由于耗尽区124，载流子沟道108成为常关型。在操作中，施加正栅极电压以导通HEMT的载流子沟道108。在半导体结构100B中，HEMT还被称作增强模式HEMT(也被称为增强模式HEMT 100B)。
在一些实施例中，增强模式HEMT包括位于AlGaN层106的一部分中且位于栅电极122的一部分下方的含氟区(未示出)。认为含氟区中的氟离子提供强大的固定负电荷并有效地耗尽载流子沟道108的耗尽区124中的电子。
在上述实施例中，栅电极122、源极/漏极部件116以及GaN层104中的载流子沟道108被配置为晶体管。当向栅极堆叠件施加电压时，调整晶体管的器件电流。
图2A是比较HEMT的源极/漏极与III-V族化合物层的界面201的电位图。源极/漏极包括金属层。Ec是导带。Ef为费米能级。Ev是价带。对金属源极/漏极中的电子试图移至界面201处的III-V族化合物层的导带Ec中存在势垒Vbn。此外，对III-V族化合物层的导带Ec中的电子试图移动到界面201处的金属源极/漏极中存在固有势垒Vbi。任何一侧的电子需要获得足够的能量来克服势垒Vbn或Vbi以进入到另一侧。比较HEMT的金属源极/漏极和III-V族化合物层之间的电连接受到限制。
图2B示出了图1A(或图1B)所示半导体结构100A(或100B)的HEMT的金属源极/漏极和III-V族化合物层(AlGaN层106和GaN层104)的界面202的电位图。由于存在提供施体的n型掺杂区114，界面202处的III-V族化合物层的导带Ec发生扭曲。靠近界面202的导带Ec的宽度Xn随着n型掺杂物扩散到III-V族化合物层而变薄。III-V族化合物层和金属源极/漏极部件中特定数量的电子将隧穿界面202处的势垒Vbn或Vbi并移动到另一侧。n型掺杂区114中的n型掺杂物改善了电连接并在图1A和图1B中的金属源极/漏极部件116与III-V族化合物层之间形成欧姆接触。此外，注入的p型掺杂区112和注入的n掺杂区114可在III-V族化合物层中生成氮(N)空位。N空位增加了载流子浓度，使得源极/漏极部件116和III-V族化合物层之间的电性能提高。
图3是根据本发明一个或多个实施例的具有HEMT的半导体结构的形成方法300的流程图。现在参照图3的方法300的流程图，在操作301中，提供第一III-V化合物层。在衬底上形成第一III-V化合物层。接下来，方法300继续操作302，第二III-V化合物层在第一III-V化合物层上外延生长。方法300继续操作303，多种p型掺杂物被注入第一III-V化合物层。方法300继续操作304，多种n型掺杂物被注入第二III-V化合物层和第一III-V化合物层中。方法300继续操作305，对多种p型掺杂物和n型掺杂物进行退火。方法300继续操作306，在第二III-V化合物层上形成源极/漏极部件。方法300继续操作307，在源极部件和漏极部件之间的第二III-V化合物层上方形成栅电极。应该注意，可以在图3的方法300之前、期间或之后提供附加工艺。
图4A至图4J是根据图3方法300的各个实施例的处于各个制造阶段的均具有HEMT的半导体结构100A和100B的截面图。为了更好地理解本发明的发明概念，已经简化了各幅图。
参照图4A，其是在执行方法300中的操作301和302之后半导体结构100A的衬底102的一部分的放大截面图。在一些实施例中，衬底102包括碳化硅(SiC)衬底或蓝宝石衬底。在本实施例中，衬底102包括硅衬底。第一III-V化合物层104(也称为沟道层)形成在衬底102上。在图4A-图4J的实施例中，第一III-V化合物层104是指氮化镓(GaN)层(也称为GaN层104)。在一些实施例中，利用含镓前体和含氮前体通过金属有机汽相外延(MOVPE)来外延生长GaN层104。含镓前体包括三甲基镓(TMG)、三乙基化镓(TEG)或其它适合的化学物。含氮前体包括氨气(NH3)、叔丁胺(TBAm)、苯肼或其它适合的化学物。在图4A至4J的实施例中，GaN层104具有范围在约0.5微米到约10微米之间的厚度。在其它实施例中，第一III-V化合物层104可以包括GaAs层或InP层。
第二III-V化合物层106(也称为施体供应层)生长在第一III-V化合物层104上。在第一III-V化合物层104和第二III-V化合物层106之间限定界面105。2-DEG的载流子沟道108被定位为在第一III-V化合物层104中靠近界面105。在至少一个实施例中，第二III-V化合物层106是指氮化铝镓(AlGaN)层(也称为AlGaN层106)。在图4A-图4J的实施例中，利用含铝前体、含镓前体和含氮前体通过MOVPE在GaN层104上外延生长AlGaN层106。含铝前体包括三甲基铝(TMA)、三乙基铝(TEA)或其它适合的化学物。含镓前体包括TMG、TEG或其它适合的化学物。含氮前体包括氨气(NH3)、叔丁胺(TBAm)、苯肼或其它适合的化学物。在图4A-图4J的实施例中，AlGaN层106具有范围在约5纳米到约50纳米之间的厚度。在其它实施例中，第二III-V化合物层106包括AlGaAs层、AlN层或AlInP层。
返回参照图3，方法300继续操作303。图4B示出了在第一III-V化合物层中选择性地注入多种p型掺杂物之后的制造阶段的半导体结构100A的截面图。在特定实施例中，执行一次p型掺杂物的注入。在一些实施例中，执行多次p型掺杂物的注入。
在图4B中，在AlGaN层106之上形成光刻胶层109。光刻胶层109包括露出AlGaN层106的顶面107的一部分的开口111。多种p型掺杂物113通过开口111和露出的AlGaN层106注入GaN层104中。光刻胶层109阻止p型掺杂物113进入下面未露出的层(AlGaN层106和GaN层104)，并且p型掺杂区112选择性地形成在开口111下方的GaN层104中。p型掺杂物113可包括II族元素。在特定实施例中，p型掺杂物113包括镁(Mg)、钙(Ca)、铍(Be)或锌(Zn)。p型掺杂区112具有范围在约1E13到1E16atoms/cm2之间的剂量。认为p型掺杂物113的注入在AlGaN层106和GaN层104中生成氮(N)空位。N空位增加了载流子浓度，使得提高了HEMT的电性能。
返回参照图3，方法300继续操作304。图4C示出了在第二III-V化合物层和第一III-V化合物层中选择性地注入多种n型掺杂物之后的制造阶段的半导体结构100A的截面图。在特定实施例中，执行一次n型掺杂物的注入。在一些实施例中，执行多次n型掺杂物的注入。
在图4C中，多种n型掺杂物115通过光刻胶层109的开口111注入露出的AlGaN层106和GaN层104。光刻胶层109阻止n型掺杂物115进入下面未露出的层(AlGaN层106和GaN层104)，并且n型掺杂区114选择性地形成在开口111下方的AlGaN层106和GaN层104中。n型掺杂物115可包括IV族元素。在特定实施例中，n型掺杂物115包括硅(Si)或氧(O)。n型掺杂区114具有范围在约1E13到1E16atoms/cm2之间的剂量。在该剂量范围内，n型掺杂物115在随后的操作305的退火工艺中可具有高活化效率。认为n型掺杂物115的注入还在AlGaN层106和GaN层104中生成氮(N)空位。N空位增加了载流子浓度，使得提高了HEMT的电性能。在操作304注入n型掺杂物115之后，去除光刻胶层109。
返回参照图3，方法300继续操作305。图4D示出了在对第二III-V化合物层和第一III-V化合物层中的多种p型掺杂物和n型掺杂物进行退火之后的制造阶段的半导体结构100A的截面图。
在图4D中，在AlGaN层106之上形成覆盖层117。在包括氮的环境中，对p型掺杂区112和n型掺杂区114执行退火工艺。退火工艺的操作温度在约1100℃到约1300℃范围之间，以激活p型掺杂物和n型掺杂物。覆盖层117可防止n型掺杂物和/或p型掺杂物通过AlGaN层106的顶面107扩散出去。覆盖层117包括氧化硅、氮化硅或氮化铝。由于p型掺杂物和n型掺杂物的注入步骤，在AlGaN层106和GaN层104中生成更多的N空位。退火工艺的温度可以在1300℃以下操作以实现最佳载流子浓度。可以防止由1300℃之上的高温退火所引起的器件损坏。在操作305的退火工艺之后去除覆盖层117。
在操作305中的退火工艺之后，n型掺杂区114具有在AlGaN层106和GaN层104中高斯分布的掺杂物浓度。n型掺杂区114的高斯分布的峰值浓度与界面105相距距离D2。在特定实施例中，距离D2小于约50nm。n型掺杂区114的高斯分布具有从峰值浓度到n型掺杂区114的边界的间隔X2。在该间隔X2内，n型掺杂区114有效地使电子作为半导体材料(AlGaN层106和GaN层104)中的大多数载流子。在特定实施例中，间隔X2小于约100nm。
此外，p型掺杂区112具有GaN层104中的高斯分布的掺杂物浓度。p型掺杂区112的高斯分布的峰值浓度在n型掺杂区114的峰值浓度之下具有距离Y。在特定实施例中，距离Y在约100nm到400nm之间的范围内。在一些实施例中，p型掺杂区112的最大浓度在AlGaN层106和GaN层104的界面105之下具有距离D1。距离D1为约50nm到约350nm。
图4E示出了在执行操作305之后在AlGaN层106的顶面107上沉积介电层110之后的制造阶段的半导体结构100A的截面图。介电层110具有范围在约100埃到约之间的厚度。在一些实施例中，介电层110包括氧化硅或氮化硅。在至少一个实例中，介电层110是氮化硅并通过执行低压化学汽相沉积(LPCVD)方法(不需要等离子体而是使用SiH4和NH3气体)来形成。介电层110保护下面的AlGaN层106免受包括等离子体环境的后续工艺的损坏。接下来，通过光刻和蚀刻工艺限定介电层110中的两个通孔121以露出包括n型掺杂区114的AlGaN层106的一部分。
返回参照图3，方法300继续操作306。图4F示出了在AlGaN层106上形成源极/漏极部件116之后的制造阶段的半导体结构100A的截面图。
在图4F中，金属层沉积在介电覆盖层110上方，穿过通孔121并与AlGaN层106的顶面107接触。光刻胶层(未示出)形成在金属层之上并被显影以在通孔121之上形成部件。通过反应离子蚀刻(RIE)工艺去除未被光刻胶层的部件所覆盖的金属层。在蚀刻工艺之后生成金属部件。在形成金属部件之后去除光刻胶层。
然后，可以向金属部件应用热退火工艺，使得金属部件、AlGaN层106和GaN层104反应以形成相应的源极/漏极部件116。源极/漏极部件116具有用于有效电连接至载流子沟道108的金属间化合物。在一个实例中，源极/漏极部件116包括金属，包括Ti、Co、Ni、W、Pt、Ta、Pd、Mo、Al或TiN。在所示实施例中，源极/漏极部件116不包括Au。在源极/漏极部件116中不使用Au，也可在硅衬底上集成电路的生产线中实施方法300，因为消除了在硅制造工艺中使用Au的污染问题。
在一些实施例中，源极/漏极部件116至少部分地嵌入AlGaN层106并且位于介电覆盖层110的一部分上方。在特定实施例中，源极/漏极部件116还延伸到GaN层104顶部中。
图4G是在每个源极/漏极部件116和介电覆盖层110上沉积保护层118之后的半导体结构100A的截面图。在一些实施例中，保护层118包括介电材料，诸如氧化硅或氮化硅。在至少一个实例中，保护层118是氮化硅并通过等离子体增强化学汽相沉积(PECVD)方法形成。保护层118具有范围在约100纳米到约700纳米之间的厚度。
在保护层118的形成之后，在GaN层104和AlGaN层106中形成隔离区120。隔离区120将半导体结构100A中的HEMT与衬底102中其它器件隔离开。在至少一个实例中，通过对保护层118和介电层110利用氧或氮的物质的注入工艺形成隔离层120。保护层118覆盖源极/漏极部件116，并防止在用于隔离区120形成的注入工艺之后的退火工艺期间露出源极/漏极部件116。
返回参照图3，方法300继续操作307，在源极部件和漏极部件之间的第二III-V化合物层的上方形成栅电极。在图4H和图4I中示出了操作307。
图4H示出了在保护层118和介电层110中形成组合开口123之后的半导体结构100A。图案化掩模层(未示出)形成在保护层118的顶面上，并执行蚀刻工艺以去除保护层118和介电层110的一部分。组合开口123露出AlGaN层106的顶面107的一部分。AlGaN层106的露出部分在源极/漏极部件116之间具有基本平坦的顶面。组合开口123配置为用于稍后栅电极形成的位置。
在图4I中，栅电极层沉积在保护层118之上并过填充组合开口123。对栅电极层执行光刻和蚀刻工艺以在源极/漏极部件116之间限定栅电极122。在各个实例中，栅电极层包括耐火金属或其化合物，例如，钛(Ti)、氮化钛(TiN)、钛钨(TiW)、氮化钛钨(TiWN)、钨(W)或氮化钨(WN)。通过使用耐火金属或化合物，可以在硅衬底上集成电路的生产线中实施方法300。消除了由硅制造工艺的不适合材料而产生的污染问题。在至少另一实例中，栅电极层包括镍(Ni)、金(Au)或铜(Cu)。
图4J是根据图3方法300的各个实施例的具有另一HEMT的半导体结构100B的截面图。半导体结构100B的层堆叠以及制造方法与半导体结构100A的类似。然而，半导体结构100B中的HEMT是增强模式HEMT(也被称为增强模式HEMT 100B)。增强模式HEMT 100B在载流子沟道108中包括耗尽区124。
在另一个实施例中，在AlGaN层106的一部分中形成含氟区(未示出)以耗尽载流子沟道108的耗尽区124中的电子。在一些实例中，执行包括掺杂物F或BF2的注入工艺以通过组合开口123形成含氟区。注入工艺的能源功率为约5Kev到约20Kev。掺杂物的剂量在约1E12ion/cm2到约1E15ion/cm2范围内。在形成含氟区之后形成栅电极122。由于耗尽区122，载流子沟道108变为常关型。
本发明的一个方面描述了高电子迁移率晶体管(HEMT)。HEMT包括第一III-V化合物层。第二III-V化合物层设置在第一III-V化合物层上并且在组成上不同于第一III-V化合物层。源极部件和漏极部件与第二III-V化合物层接触。n型掺杂区在第二III-V化合物层中位于每个源极部件和漏极部件下方。p型掺杂区在第一III-V化合物层中位于每个n型掺杂区下方。栅电极设置在源极部件和漏极部件之间的第二III-V化合物层的一部分之上。
本发明的另一方面描述了高电子迁移率晶体管(HEMT)。HEMT包括设置在衬底上的氮化镓(GaN)层。氮化铝镓(AlGaN)层设置在GaN层上。载流子沟道位于沿着GaN层和AlGaN层之间的界面位于GaN层中。源极部件和漏极部件被分隔开并设置在AlGaN层上。n型掺杂区在AlGaN层中位于每个源极部件和漏极部件的下方。n型掺杂区与载流子沟道接触。p型掺杂区在GaN层中位于每个n型掺杂区的下方。栅电极位于源极部件和漏极部件之间的AlGaN层的一部分之上。
本发明还描述了形成高电子迁移率晶体管(HEMT)方法的方面。该方法包括在第一III-V化合物层上外延生长第二III-V化合物层。p型掺杂物通过第二III-V化合物层被选择性地注入第一III-V化合物层中。n型掺杂物被选择性地注入第二III-V化合物层和第一III-V化合物层。对第二III-V化合物层和第一III-V化合物层中注入的p型掺杂物和n型掺杂物进行退火。在第二III-V化合物层上形成源极部件和漏极部件。在源极部件和漏极部件上方的第二III-V化合物层之上形成栅电极。
尽管已经详细描述了实施例及其优点，但应该理解，可以进行各种改变、替换和更改而不背离所附权利要求限定的本发明的精神和范围。本领域技术人员应该理解，根据本发明利用与本文所描述的对应的实施例执行基本相同的功能或实现基本相同结果的工艺、机械装置、制造、物质组成、工具、方法、或步骤。因此，所附权利要求旨在包括这种工艺、机械装置、制造、物质组成、工具、方法、或步骤范围内。

Claims (20)

1.一种高电子迁移率晶体管(HEMT)，包括：
第一III-V化合物层；
第二III-V化合物层，位于所述第一III-V化合物层上并在组成上不同于所述第一III-V化合物层；
源极部件和漏极部件，与所述第二III-V化合物层接触；
n型掺杂区，在所述第二III-V化合物层中位于每个源极部件和漏极部件的下方；
p型掺杂区，在所述第一III-V化合物层中位于每个n型掺杂区的下方；以及
栅电极，位于所述源极部件和所述漏极部件之间的所述第二III-V化合物层的一部分的上方。
2.根据权利要求1所述的高电子迁移率晶体管，其中，所述n型掺杂区包括Ⅳ族元素。
3.根据权利要求1所述的高电子迁移率晶体管，其中，所述n型掺杂区包括硅或氧。
4.根据权利要求1所述的高电子迁移率晶体管，其中，所述p型掺杂区包括Ⅱ族元素。
5.根据权利要求1所述的高电子迁移率晶体管，其中，所述p型掺杂区包括镁、钙、铍或锌。
6.根据权利要求1所述的高电子迁移率晶体管，其中，所述源极部件和所述漏极部件包括Ti、Co、Ni、W、Pt、Ta、Pd、Mo、Al或TiN。
7.根据权利要求1所述的高电子迁移率晶体管，还包括沿着所述第一III-V化合物层和所述第二III-V化合物层的界面位于所述第一III-V化合物层中的载流子沟道，其中，所述n型掺杂区与所述载流子沟道接触。
8.根据权利要求1所述的高电子迁移率晶体管，其中，所述n型掺杂区的峰值浓度与所述第一III-V化合物层和所述第二III-V化合物层之间的界面相距距离D2，所述距离D2小于50nm。
9.根据权利要求8所述的高电子迁移率晶体管，其中，所述p型掺杂区的峰值浓度与所述n型掺杂区的峰值浓度相距距离Y，所述距离Y在100nm到400nm的范围内。
10.根据权利要求1所述的高电子迁移率晶体管，还包括沿着所述第一III-V化合物层和所述第二III-V化合物层之间的界面位于所述第一III-V化合物层中的载流子沟道，其中，所述载流子沟道包括位于所述栅电极下方的耗尽区。
11.一种高电子迁移率晶体管(HEMT)，包括：
氮化镓(GaN)层，位于衬底上；
氮化铝镓(AlGaN)层，位于所述氮化镓层上，其中，载流子沟道沿着所述氮化镓层和所述氮化铝镓层之间的界面位于所述氮化镓层中；
源极部件和漏极部件，被分隔开并位于所述氮化铝镓层上；
n型掺杂区，在所述氮化铝镓层中位于每个源极部件和漏极部件的下方，其中，所述n型掺杂区与所述载流子沟道接触；
p型掺杂区，在所述氮化镓层中位于每个n型掺杂区的下方；以及
栅电极，在所述源极部件和所述漏极部件之间位于所述氮化铝镓层的一部分的上方。
12.根据权利要求11所述的高电子迁移率晶体管，其中，所述载流子沟道包括位于所述栅电极下方的耗尽区。
13.根据权利要求11所述的高电子迁移率晶体管，其中，所述n型掺杂区包括Ⅳ族元素。
14.根据权利要求11所述的高电子迁移率晶体管，其中，所述n型掺杂区包括Si或O。
15.根据权利要求11所述的高电子迁移率晶体管，其中，所述p型掺杂区包括Ⅱ族元素。
16.根据权利要求11所述的高电子迁移率晶体管，其中，所述p型掺杂区包括镁、钙、铍或锌。
17.根据权利要求11所述的高电子迁移率晶体管，其中，所述源极部件和所述漏极部件不包括Au但包括Ti、Co、Ni、W、Pt、Ta、Pd、Mo、Al或TiN。
18.根据权利要求11所述的高电子迁移率晶体管，其中，所述p型掺杂区的峰值浓度与所述第一III-V化合物层和所述第二III-V化合物层之间的界面相距距离D1，所述距离D1在50nm到350nm的范围内。
19.一种形成高电子迁移率晶体管(HEMT)的方法，所述方法包括：
在第一III-V化合物层上外延生长第二III-V化合物层；
通过所述第二III-V化合物层在所述第一III-V化合物层中选择性地注入p型掺杂物；
在所述第二III-V化合物层和所述第一III-V化合物层中选择性地注入n型掺杂物；
对所述第二III-V化合物层和所述第一III-V化合物层中注入的所述p型掺杂物和n型掺杂物进行退火；
在所述第二III-V化合物层上形成源极部件和漏极部件；以及
在所述源极部件和所述漏极部件之间的所述第二III-V化合物层上方形成栅电极，
其中，所述n型掺杂物位于每个所述源极部件和所述漏极部件之下，所述p型掺杂物位于每个所述n型掺杂物之下。
20.根据权利要求19所述的方法，其中，多种p型掺杂物包括Ⅱ族元素。
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