KR102435523B1 - 발광 소자 및 이의 제조 방법 - Google Patents

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Abstract

발광 소자의 제조 방법이 개시된다. 상기 제조 방법에서, 기판 상에 제1 도펀트를 포함하는 n형 반도체층을 형성하고, 상기 n형 반도체층 상에 활성층을 형성하며, 상기 활성층 상에 제2 도펀트를 포함하는 p형 반도체층을 형성한다. 상기 제1 도펀트 또는 상기 제2 도펀트는 이온 주입 공정에 의해 상기 n형 반도체층 또는 상기 p형 반도체층 내에 주입된다.

Description

발광 소자 및 이의 제조 방법{Light emitting device and method of manufacturing the same}
본 발명의 기술적 사상은 발광 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 복수의 III-V족 반도체층을 포함하는 발광 소자 및 이의 제조 방법에 관한 것이다.
발광 다이오드(light emitting diode)는 종래의 광원에 비해 긴 수명 및 낮은 소비 전력에 의해 조명 장치, 표시 장치의 백라이트 등 다양한 제품에서 사용되고 있다. 일반적으로 발광 다이오드는 복수의 III-V족 반도체층을 포함하며, 상기 복수의 III-V족 반도체층 내에서 전자와 정공의 재결합에 의해 빛이 방출된다. 그러나, 상기 복수의 III-V족 반도체층이 높은 결정 품질을 갖도록 형성하기 어렵고, 이에 따라 상기 발광 다이오드의 발광 효율이 저하되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 높은 발광 효율을 갖는 발광 소자를 제공하는 데에 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 높은 발광 효율을 갖는 발광 소자의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 소자의 제조 방법은, 기판 상에 제1 도펀트를 포함하는 n형 반도체층을 형성하는 단계; 상기 n형 반도체층 상에 활성층을 형성하는 단계; 및 상기 활성층 상에 제2 도펀트를 포함하는 p형 반도체층을 형성하는 단계를 포함하며, 상기 제1 도펀트 또는 상기 제2 도펀트는 이온 주입 공정에 의해 상기 n형 반도체층 또는 상기 p형 반도체층 내에 주입된다.
예시적인 실시예들에 있어서, 상기 n형 반도체층을 형성하는 단계는, 상기 기판 상에 상기 제1 도펀트가 포함되지 않은 제1 언도프 반도체층을 형성하는 단계; 상기 제1 언도프 반도체층 상에 상기 제1 도펀트를 이온 주입하는 단계; 및 상기 제1 언도프 반도체층을 열어닐링하는 단계;를 포함할 수 있다. 상기 n형 반도체층 내의 상기 제1 도펀트의 농도가 상기 기판의 상면에 수직한 제1 방향을 따라 가우시안 분포를 가질 수 있다. 상기 n형 반도체층 내의 상기 제1 도펀트는, 상기 기판의 상면에 수직한 제1 방향을 따른 제1 수직 위치에서 제1 피크 농도를 가지며, 상기 제1 피크 농도는 1×1018 atoms/cm3보다 클 수 있다. 상기 제1 언도프 반도체층을 열어닐링하는 단계는 수소 분위기에서 1000℃ 내지 1200℃의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층을 형성하는 단계는, 상기 기판 상에 상기 제2 도펀트가 포함되지 않은 제2 언도프 반도체층을 형성하는 단계; 상기 제2 언도프 반도체층 상에 상기 제2 도펀트를 이온 주입하는 단계; 및 상기 제2 언도프 반도체층을 열어닐링하는 단계;를 포함할 수 있다. 상기 p형 반도체층 내의 상기 제2 도펀트의 농도가 상기 기판의 상면에 수직한 제1 방향을 따라 가우시안 분포를 가질 수 있다. 상기 p형 반도체층 내의 상기 제2 도펀트는, 상기 기판의 상면에 수직한 제1 방향을 따른 제2 수직 위치에서 제2 피크 농도를 가지며, 상기 제2 피크 농도는 1×1020 atoms/cm3보다 클 수 있다. 상기 제2 언도프 반도체층을 열어닐링하는 단계는 질소 분위기에서 800℃ 내지 1100℃의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층을 형성하는 단계는, 상기 기판 상에 상기 제2 도펀트가 포함되지 않은 제2 언도프 반도체층을 형성하는 단계; 상기 제2 언도프 반도체층 상에 상기 제2 도펀트를 제1 이온 주입하는 단계; 상기 제2 언도프 반도체층 상에 상기 제2 도펀트를 제2 이온 주입하는 단계; 및 상기 제2 언도프 반도체층을 열어닐링하는 단계;를 포함할 수 있다. 상기 제2 언도프 반도체층 내에서 상기 기판의 상면에 수직한 제1 방향을 따른 제2 수직 위치에서 상기 제2 도펀트가 제2 피크 농도를 갖도록 상기 제1 이온 주입하는 단계의 이온 주입 에너지가 조절되며, 상기 제2 언도프 반도체층 내에서 상기 제1 방향을 따른 제3 수직 위치에서 상기 제2 도펀트가 제3 피크 농도를 갖도록 상기 제2 이온 주입하는 단계의 이온 주입 에너지가 조절될 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층 상에 제3 도펀트를 포함하는 p형 콘택층을 형성하는 단계를 더 포함하며, 상기 p형 콘택층을 형성하는 단계는, 상기 p형 반도체층 상에 상기 제3 도펀트가 포함되지 않은 제3 언도프 반도체층을 형성하는 단계; 상기 제3 언도프 반도체층 상에 상기 제3 도펀트를 이온 주입하는 단계; 및 상기 제3 언도프 반도체층을 열어닐링하는 단계;를 포함할 수 있다. 상기 p형 콘택층 내의 상기 제3 도펀트는 상기 기판의 상면에 수직한 제1 방향을 따른 제4 수직 위치에서 제4 피크 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층을 형성하는 단계는, 상기 기판 상에 제2 도펀트를 제1 농도로 포함하는 예비 p형 반도체층을 형성하는 단계; 상기 예비 p형 반도체층 상에 상기 제2 도펀트를 이온 주입하는 단계; 및 상기 예비 p형 반도체층을 열어닐링하는 단계;를 포함할 수 있다. 상기 예비 p형 반도체층을 형성하는 단계에서, 상기 제2 도펀트가 상기 예비 p형 반도체층 내에 인시츄 도핑될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 소자는, 기판; 상기 기판 상에 형성되며, 제1 도펀트를 포함하는 n형 반도체층; 상기 n형 반도체층 상에 형성된 활성층; 및 상기 활성층 상에 형성되며, 제2 도펀트를 포함하는 p형 반도체층을 포함하며, 상기 p형 반도체층은 1×1017 atoms/cm3 내지 1×1018 atoms/cm3의 Mg-H 착물(complex) 농도를 갖는다.
예시적인 실시예들에 있어서, 상기 n형 반도체층에 포함된 상기 제1 도펀트는 상기 기판의 상면에 수직한 제1 방향을 따른 제1 수직 위치에서 제1 피크 농도를 갖거나, 또는 상기 p형 반도체층에 포함된 상기 제2 도펀트는 상기 제1 방향을 따른 제2 수직 위치에서 제2 피크 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 n형 반도체층에 포함된 상기 제1 도펀트는 상기 제1 수직 위치에서 상기 제1 피크 농도를 갖고, 상기 제1 수직 위치로부터 상기 제1 방향을 따라 멀어질수록 상기 제1 피크 농도보다 작은 농도를 가지거나, 상기 p형 반도체층에 포함된 상기 제2 도펀트는 상기 제2 수직 위치에서 상기 제2 피크 농도를 갖고, 상기 제2 수직 위치로부터 상기 제1 방향을 따라 멀어질수록 상기 제1 피크 농도보다 작은 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도펀트의 상기 제1 피크 농도는 1×1018 atoms/cm3보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도펀트의 상기 제2 피크 농도는 1×1020 atoms/cm3보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 n형 반도체층 내의 상기 제1 도펀트는 상기 제1 방향을 따라 상기 제1 수직 위치에서 상기 제1 피크 농도를 가지고, 상기 p형 반도체층 내의 상기 제2 도펀트는 상기 제1 방향을 따라 상기 제2 수직 위치에서 상기 제2 피크 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층에 포함된 상기 제2 도펀트는, 상기 제1 방향을 따라 상기 제2 수직 위치에서 상기 제2 피크 농도를 가지며 상기 제2 수직 위치와 다른 제3 수직 위치에서 제3 피크 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층 상에 형성되며, 제3 도펀트를 포함하는 p형 콘택층을 더 포함하며, 상기 p형 반도체층 내의 상기 제3 도펀트는 상기 제1 방향을 따른 제4 수직 위치에서 제4 피크 농도를 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 소자는, 기판; 상기 기판 상에 형성되며, 제1 도펀트를 포함하는 n형 반도체층; 상기 n형 반도체층 상에 형성된 활성층; 및 상기 활성층 상에 형성되며, 제2 도펀트를 포함하는 p형 반도체층을 포함하며, 상기 p형 반도체층 내의 상기 제2 도펀트의 피크 농도가 1×1020 atoms/cm3보다 크다.
예시적인 실시예들에 있어서, 상기 p형 반도체층은 내에 포함된 상기 제2 도펀트는 상기 기판의 상면에 수직한 제1 방향을 따른 제1 수직 위치에서 상기 제1 피크 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 수직 위치는 상기 기판에 대하여 상기 p형 반도체층의 상면보다 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층 내의 상기 제2 도펀트의 농도가 상기 제1 방향을 따라 가우시안 분포를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 p형 반도체층은 1×1017 atoms/cm3 내지 1×1018 atoms/cm3의 Mg-H 착물(complex) 농도를 가질 수 있다.
본 발명의 기술적 사상에 따르면, 언도프 반도체층 내에 이온 주입 공정에 의해 p형 도펀트 또는 n형 도펀트를 주입하고, 이후 열어닐링 공정에 의해 p형 반도체층 또는 n형 반도체층을 형성할 수 있다. 상기 p형 반도체층 또는 n형 반도체층은 높은 도펀트 함량을 가지면서도 결정 품질이 우수할 수 있고, 이를 포함하는 발광 소자는 높은 발광 효율을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 예시적인 실시예들에 따른 n형 반도체층 내에 도핑된 제1 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다.
도 4는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 5a 내지 도 5e는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 예시적인 실시예들에 따른 p형 반도체층 내에 도핑된 제2 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다.
도 7은 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 예시적인 실시예들에 따른 p형 반도체층 내에 도핑된 제2 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다.
도 12는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 13a 내지 도 13e는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14는 예시적인 실시예들에 따른 p형 콘택층 내에 도핑된 제3 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다.
도 15는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 16a 내지 도 16c는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17은 예시적인 실시예들에 따른 발광 소자를 나타내는 단면도이다.
도 18a는 예시적인 실시예들에 따른 발광 소자를 나타내는 평면도이며, 도 18b는 도 18a의 I-I'선에 따른 단면도이다.
도 19는 예시적인 실시예들에 따른 발광 소자를 나타내는 단면도이다.
도 20은 예시적인 실시예들에 따른 발광 소자 패키지를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 발광 소자 및 표시 장치는 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다.
도 1은 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 발광 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1 및 도 2a를 참조하면, 단계 S12에서, 기판(111) 상에 제1 언도프 반도체층(undoped semiconductor layer)(114U)을 형성할 수 있다.
기판(111)은 절연성 기판, 도전성 기판, 또는 반도체 기판일 수 있다. 예를 들어, 기판(110)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등일 수 있다. 그러나, 기판(111)의 종류가 이에 한정되는 것은 아니다.
도 2a에 예시적으로 도시된 것과 같이, 기판(111) 상에는 버퍼층(112)이 형성될 수 있다. 버퍼층(112)은 기판(111)과 제1 언도프 반도체층(114U)과의 사이의 격자상수 차이에 의한 전위(dislocation) 등과 같은 결정 결함(crystal defect)의 발생을 억제하는 중간층으로 작용할 수 있다. 또는 버퍼층(112)은 후속 공정에서 기판(111) 상에 형성될 반도체층들과 기판(111) 사이의 격자상수 차이에 의한 응력 발생, 또는 이에 의한 상기 반도체층들의 균열 발생을 억제하는 중간층으로 작용할 수 있다.
예시적인 실시예들에 있어서, 버퍼층(112)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)을 포함하는 III-V족 반도체 물질을 포함할 수 있다. 예를 들어, 버퍼층(112)은 GaN, AlN, AlGaN, 또는 InGaN으로 구성될 수 있다. 이 외에도, 버퍼층(112)은 ZrB2, HfB2, ZrN, HfN, 또는 TiN으로 구성될 수 있다. 필요에 따라, 버퍼층(112)은 전술한 물질들로 구성되는 복수의 층들을 포함하거나, 조성을 점진적으로 변화시킨 그레이드 층(graded layer)을 포함할 수도 있다.
버퍼층(112)을 형성하기 위한 예시적인 공정에서, 기판(111) 상에 약 400℃ 내지 800℃의 온도에서 유기금속 화학 기상 증착법(metalorganic chemical vapor deposition, MOCVD)에 의해 GaN으로 구성된 버퍼층(112)을 형성할 수 있다.
버퍼층(112)을 형성하기 위한 다른 예시적인 공정에서, 기판(111) 상에 약 400℃ 내지 800℃의 온도에서 MOCVD 공정에 의해 비정질 GaN으로 구성된 제1 버퍼층(도시 생략)을 형성하고, 이후 상기 제1 버퍼층을 다결정질 구조로 변화시키도록 열처리를 수행하며, 상기 제1 버퍼층 상에 약 800℃ 내지 1100℃의 온도에서 GaN으로 구성된 제2 버퍼층(도시 생략)을 형성할 수 있다. 이러한 경우에, 버퍼층(112)은 기판(111) 상에 순차적으로 적층된 상기 제1 버퍼층 및 상기 제2 버퍼층을 포함할 수 있다.
버퍼층(112)을 형성하기 위한 또 다른 예시적인 공정에서, 기판(111) 상에 약 400℃ 내지 1300℃의 온도에서 MOCVD 공정에 의해 AlN으로 구성된 제1 버퍼층(도시 생략)을 형성하고, 상기 제1 버퍼층 상에 AlxGa1 - xN (0≤x≤1)으로 구성된 제2 버퍼층(도시 생략)을 형성하며, 상기 제2 버퍼층 상에 AlyGa1 - yN (0≤y≤1)으로 구성된 제3 버퍼층(도시 생략)을 형성할 수 있다. 이러한 경우에, 버퍼층(112)은 기판(111) 상에 순차적으로 적층된 상기 제1 내지 제3 버퍼층을 포함할 수 있다.
버퍼층(112) 상에는 제1 언도프 반도체층(114U)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 언도프 반도체층(114U)은 버퍼층(112) 상에 순차적으로 적층된 제1 반도체층(114a) 및 제2 반도체층(114b)을 포함할 수 있다. 제1 반도체층(114a)과 제2 반도체층(114b)은 불순물이 도핑되지 않은 III-V족 반도체 물질로 구성될 수 있다. 상기 III-V족 반도체 물질은 GaN, InN, AlxGa1 - xN (0≤x≤1), InxGa1 - xN (0≤x≤1), AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), AlxInyAs1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaP, InP, AlxGa1 -xP (0≤x≤1), InxGa1-xP (0≤x≤1), InxAl1 -xP (0≤x≤1), GaxAs1 -xP (0≤x≤1), AlxGayIn1 -x- yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaxInyAs1 -x- yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaAs, InAs, AlxGa1 - xAs (0≤x≤1), AlxIn1 - xAs (0≤x≤1), InxGa1 - xAs (0≤x≤1), AlxGayIn1 -x-yAs (0≤x≤1, 0≤y≤1, 0≤x+y≤1), InSb 등을 포함할 수 있다. 그러나, 제1 반도체층(114a)과 제2 반도체층(114b)의 물질이 전술한 바에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 반도체층(114a) 및 제2 반도체층(114b)은 약 800℃ 내지 1100℃의 온도에서 MOCVD 공정, 유기금속 기상 에피택시(metalorgarnic vapor phase epitaxy, MOVPE) 공정, 수소화물 기상 에피택시(hydride vapor phase epitaxy, HVPE) 공정, 또는 분자선 에피택시(Molecular Beam Epitaxy, MBE) 공정에 의해 형성될 수 있다.
예를 들어, 반응 챔버 내에 기판(111)을 위치시키고, 약 800℃ 내지 1100℃의 온도에서 III족 물질 함유 전구체와 V족 물질 함유 전구체를 포함하는 반응 가스를 공급하여 기판(111) 상면에서 GaN 물질층을 성장시킴으로써 제1 반도체층(114a) 또는 제2 반도체층(114b)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 전구체는 트리메틸 갈륨(trimethylgallium, TMG), 트리에틸갈륨(triethylgallium, TEG), 트리메틸 알루미늄(trimethylaluminium, TMA), 트리에틸 알루미늄(triethylaluminium, TEA), 트리메틸 인듐(trimethylindium, TMI), 트리에틸 인듐(triethylindium, TEI), 에틸디메틸인듐(ethyldimethylindium, EDMIn), 암모니아(NH3), 디메틸히드라진(dimethylhydrazine, DMHy) 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 반도체층(114a) 및 제2 반도체층(114b)은 각각 1 ㎛ 내지 5 ㎛의 두께로 형성될 수 있다. 전술한 바와 같이, 제1 반도체층(114a) 및 제2 반도체층(114b)은 불순물이 도핑되지 않은 III-V족 반도체 물질로 구성될 수 있고, 제1 반도체층(114a) 및 제2 반도체층(114b)이 형성된 기판(111)의 휨이 발생하지 않을 수 있다. 이러한 기판(111)의 휨 발생 방지와 관련된 특성은 이후 도 2e 및 도 3을 참조로 상세히 설명하도록 한다.
도 1 및 도 2b를 참조하면, 단계 S14에서, 제1 언도프 반도체층(114U) 내에 제1 도펀트를 이온 주입할 수 있다.
예시적인 실시예들에 있어서, 제1 언도프 반도체층(114U) 상면 상에 제1 도펀트를 주입하기 위한 제1 이온 주입 공정(P110)을 수행할 수 있다. 상기 제1 도펀트는 제1 언도프 반도체층(114U) 내부에 주입되어 활성층(115)(도 2e 참조)에 전자를 제공하기 위한 소스로 작용할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도펀트는 실리콘(Si) 또는 저머늄(Ge) 등의 n형 도펀트를 포함할 수 있다. 그러나, 제1 도펀트의 종류가 이에 한정되는 것은 아니다.
제1 이온 주입 공정(P110)에 의해 제1 도펀트가 제1 언도프 반도체층(114U) 내부에 주입됨에 따라, 제1 언도프 반도체층(114U) 내부의 상기 제1 도펀트 농도는 기판(111)의 상면에 수직한 제1 방향(도 2b의 Z 방향)을 따라 가우시안 분포(Gaussian distribution)를 가질 수 있다. 여기서 가우시안 분포(또는 정규 분포)는, 상기 제1 방향을 따른 제1 수직 위치(VP-1)(도 3 참조)에서 제1 피크 농도(CP-1)(도 3 참조)를 갖는 단일 피크를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도펀트는 예를 들어 약 1×1018 atoms/cm3 보다 큰 상기 제1 피크 농도(CP-1)를 가질 수 있다. 예를 들어, 상기 제1 도펀트는 약 5×1018 atoms/cm3 보다 큰 상기 제1 피크 농도(CP-1)를 가질 수 있거나, 약 1×1019 atoms/cm3 보다 큰 상기 제1 피크 농도(CP-1)를 가질 수 있다. 그러나, 본 발명의 기술적 사상에 따른 제1 도펀트의 상기 제1 피크 농도(CP-1)가 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 언도프 반도체층(114U) 내부에서 상기 제1 수직 위치(VP-1)는 제1 이온 주입 공정(P110)의 이온 주입 에너지 및/또는 이온 주입 각도에 따라 가변적일 수 있다. 예를 들어, 제1 이온 주입 공정(P110)의 이온 주입 에너지를 조절함에 의해, 상기 제1 수직 위치(VP-1)는 제1 반도체층(114a) 내부에 위치할 수 있고, 또는 상기 제1 수직 위치(VP-1)는 제2 반도체층(114b) 내부에 위치할 수도 있다. 예를 들어, 제1 이온 주입 공정(P110)의 이온 주입 각도를 조절하여, 상기 제1 수직 위치(VP-1)가 제2 반도체층(114b)의 상면에 가깝게 배치될 수도 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1 및 도 2c를 참조하면, 단계 S16에서, 제1 언도프 반도체층(114U)(도 2b 참조)을 열어닐링하여 n형 반도체층(114N)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 언도프 반도체층(114U) 내에 상기 제1 도펀트가 주입된 기판(111) 상에 제1 열어닐링 공정(P120)을 수행할 수 있다. 제1 열어닐링 공정(P120)에 의해, 제1 언도프 반도체층(114U) 내에 주입된 제1 도펀트가 제1 언도프 반도체층(114U) 내에서 치환형 위치들(substitutional sites)로 재배치될 수 있기 위한 충분한 에너지가 제공될 수 있다. 또한, 제1 열어닐링 공정(P120)에 의해 제1 이온 주입 공정(P110) 동안에 제1 언도프 반도체층(114U) 표면 및 내부에 가해진 데미지가 치유(cure)될 수 있다.
예시적인 실시예들에 있어서, 제1 열어닐링 공정(P120)은 약 1000℃ 내지 약 1200℃의 온도에서 수소 분위기 하에서 수행될 수 있다. 그러나, 제1 열어닐링 공정(P120)의 온도 및 분위기가 이에 한정되는 것은 아니다.
도 1 및 도 2d를 참조하면, 단계 S20에서, n형 반도체층(114N) 상에 활성층(115)을 형성할 수 있다.
예시적인 실시예들에 있어서, 활성층(115)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 예시적인 실시예들에서, 상기 양자우물층은 InxGa1 - xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 양자우물층과 양자장벽층의 두께는 각각 1 nm 내지 50 nm 범위일 수 있다. 상기 활성층(115)은 다중 양자우물 구조에 한정되지 않고, 단일 양자우물 구조일 수 있다.
예시적인 실시예들에 있어서, 활성층(115)은 약 700℃ 내지 1100℃의 온도에서 MOCVD 공정, MOVPE 공정, HVPE 공정, 또는 MBE 공정에 의해 형성될 수 있다.
이후, 단계 S30에서, 활성층(115) 상에 p형 반도체층(116P)을 형성한다.
예시적인 실시예들에 있어서, p형 반도체층(116P)은 제2 도펀트가 도핑된 III-V족 반도체 물질로 구성될 수 있다. 상기 III-V족 반도체 물질은 GaN, InN, AlxGa1-xN (0≤x≤1), InxGa1 - xN (0≤x≤1), AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), AlxInyAs1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaP, InP, AlxGa1 -xP (0≤x≤1), InxGa1 -xP (0≤x≤1), InxAl1 -xP (0≤x≤1), GaxAs1 -xP (0≤x≤1), AlxGayIn1 -x- yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaxInyAs1 -x- yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaAs, InAs, AlxGa1 - xAs (0≤x≤1), AlxIn1 - xAs (0≤x≤1), InxGa1 - xAs (0≤x≤1), AlxGayIn1 -x-yAs (0≤x≤1, 0≤y≤1, 0≤x+y≤1), InSb 등을 포함할 수 있다. 그러나, p형 반도체층(116P)의 물질이 전술한 바에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 상기 제2 도펀트는 마그네슘(Mg), 베릴륨(Be), 아연(Zn), 카드뮴(Cd), 바륨(Ba) 또는 칼슘(Ca) 등의 p형 도펀트를 포함할 수 있다. 그러나, 상기 제2 도펀트의 종류가 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, p형 반도체층(116P)은 약 800℃ 내지 1100℃의 온도에서 MOCVD 공정, MOVPE 공정, HVPE 공정, 또는 MBE 공정에 의해 형성될 수 있다. 상기 p형 반도체층(116P)의 형성 공정에서 상기 제2 도펀트가 인시츄 도핑될 수 있다. 예를 들어, 반응 챔버 내에 기판을 위치시킨 후, 갈륨(Ga)을 포함하는 소스 가스, 질소(N)을 포함하는 소스 가스 및 마그네슘(Mg)을 포함하는 소스 가스를 주입시켜 상기 기판 상에 Mg가 일부 도핑된 GaN층을 성장시킬 수 있다. 상기 Mg를 포함하는 소스 가스는, MgCp2 또는 (MeCp)2Mg일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 2d에 예시적으로 도시된 것과 같이, p형 반도체층(116P)은 활성층(115) 상에 순차적으로 형성된 제3 반도체층(116a) 및 제4 반도체층(116b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 반도체층(116a)은 전자 차단층(EBL)일 수 있고, 제4 반도체층(116b)은 상기 제2 도펀트가 저농도로 도핑된 p형 반도체층일 수 있다.
예시적인 실시예들에 있어서, 제3 반도체층(116a)은 5 nm 내지 100 nm의 두께 범위를 갖는 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N이 적층된 구조이거나, AlyGa(1-y)N으로 구성된 단일층일 수 있다. 다른 예시적인 실시예들에 있어서, 제3 반도체층(116a)은 AlyGa(1-y)N 층 및 GaN 층이 교대로 반복 배치된 초격자 구조를 가질 수도 있다. 제3 반도체층(116a)의 에너지 밴드갭(Eg)은 활성층(115)으로부터 멀어질수록 감소할 수 있다. 제3 반도체층(116a)은 활성층(115)으로부터 전자의 이탈을 막아주는 배리어 역할을 할 수 있고, 이에 따라 발광 소자의 캐리어 주입 효율을 향상시킬 수 있다.
그러나, p형 반도체층(116P)의 구조가 전술한 바에 한정되는 것은 아니며, 도 2d에 도시된 것과는 달리 p형 반도체층(116P)은 단층 구조를 가질 수도 있다.
이후, p형 반도체층(116P) 상에 p형 콘택층(116c)을 형성할 수 있다. p형 콘택층(116c)은 상기 제2 도펀트가 고농도로 도핑된 p형 반도체층일 수 있다.
예시적인 실시예들에 있어서, p형 콘택층(116c)은 약 800℃ 내지 1100℃의 온도에서 MOCVD 공정, MOVPE 공정, HVPE 공정, 또는 MBE 공정에 의해 형성될 수 있다. 상기 p형 콘택층(116c)의 형성 공정에서 상기 제2 도펀트가 인시츄 도핑될 수 있다.
도 2e를 참조하면, n형 반도체층(114N), 활성층(115), p형 반도체층(116P) 및 p형 콘택층(116c)을 포함하는 반도체층 스택에, n형 반도체층(114N)의 표면이 노출되도록 메사 에칭을 수행할 수 있다. 이후, p형 콘택층(116c) 상에 오믹 콘택층(118)을 형성하고, n형 반도체층(114N)의 노출 표면 및 오믹 콘택층(118) 상에 각각 제1 전극(119a) 및 제2 전극(119b)을 형성하여 발광 소자(100)를 완성할 수 있다.
제1 전극(119a)은 이에 한정되지 않지만, Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 제1 전극(119a) 상에 패드 전극층을 더 포함할 수 있다. 상기 패드 전극층은 Au, Ni, Sn 등의 물질 중 적어도 하나를 포함하는 층일 수 있다.
오믹 콘택층(118)은 칩 구조에 따라 다양하게 구현될 수 있다. 예를 들어 플립칩 구조인 경우에, 오믹 콘택층(118)은 Ag, Au, Al 등과 같은 금속, ITO, ZIO, GIO등과 같은 투명 도전성 산화물을 포함할 수 있다. 이와 반대로 배치되는 구조인 경우에, 오믹 콘택층(118)은 투광성 전극으로 이루어질 수 있다. 상기 투광성 전극은 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 오믹 콘택층(118)은 그래핀(graphene)을 포함할 수도 있다. 제2 전극(119b)은 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다.
일반적으로, n형 반도체층(114N)을 형성하기 위하여, MOCVD 공정을 이용하여 n형 도펀트가 소정의 농도로 인시츄 도핑된 III-V족 반도체층을 성장시키는 방식이 사용된다. 예를 들어, 반응 챔버 내에 기판을 위치시킨 후, 갈륨(Ga)을 포함하는 소스 가스, 질소(N)을 포함하는 소스 가스 및 실리콘(Si)을 포함하는 소스 가스를 주입시켜 상기 기판 상에 Si이 일부 도핑된 GaN층을 성장시킬 수 있다.
상기 GaN 층의 결정 격자 내에서 치환형 위치들에 Si이 도핑될 때, 상기 GaN 층 내에 전자가 제공될 수 있다. 그러나, 상기 n형 반도체층 내에서 제공되는 전자의 농도를 증가시키기 위하여 Si의 인시츄 도핑 함량을 증가시키는 경우에, 관통 전위(threading dislocation)가 발생하는 등 상기 n형 반도체층의 결정 품질이 저하될 수 있다. 이에 따라, 발광 소자의 광효율이 감소되고, 누설 전류가 발생할 수 있다.
또한, 상기 n형 반도체층 내에서 제공되는 전자의 농도를 증가시키기 위하여 Si의 인시츄 도핑 함량을 증가시키는 경우에, 기판의 휨이 발생할 수 있다. 따라서, 기판 전체 영역 상에서 불균일한 온도 분포, 및/또는 상부에 형성되는 활성층의 불균일한 조성 분포 및 불균일한 결정 품질 분포가 발생할 수 있다.
그러나, 전술한 발광 소자(100)의 제조 방법에 따르면, 제1 언도프 반도체층(114U) 상에 제1 이온 주입 공정(P110)에 의해 제1 도펀트를 주입시키고, 상기 제1 도펀트를 치환형 위치들로 재배치하도록 제1 열어닐링 공정(P120)이 수행됨에 따라 n형 반도체층(114N)이 형성된다. 따라서, 제1 도펀트를 인시츄 도핑시키는 일반적인 n형 반도체층의 제조 방법에서 발생할 수 있는 상기 n형 반도체층의 결정 품질 저하가 방지될 수 있다. 또한, 제1 도펀트를 인시츄 도핑시키는 일반적인 n형 반도체층의 제조 방법에서 발생할 수 있는 기판의 휨 현상이 방지될 수 있으므로, 상기 기판(111)의 전체 영역 상에서 균일한 조성 및 결정 품질의 활성층(115)이 형성될 수 있다. 따라서, n형 반도체층(114N)은 높은 도펀트 함량을 가지면서도 결정 품질이 우수할 수 있고, 이를 포함하는 발광 소자(100)는 높은 발광 효율을 가질 수 있다.
이하에서는, 도 1 내지 도 2e를 참조로 설명한 발광 소자(100)의 제1 도펀트 농도 프로파일을 도 3을 참조로 설명하도록 한다.
도 3은 예시적인 실시예들에 따른 n형 반도체층 내에 도핑된 제1 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다. 도 3에는, 도 1 내지 도 2e를 참조로 설명한 제조 방법에 따라 형성된 실시예(31)에서, n형 반도체층(114N) 내에 포함된 제1 도펀트의 농도 프로파일을 Z 방향을 따른 수직 위치에 따라 개략적으로 도시하였다. 또한 비교의 목적을 위하여, 도 3에는 일반적인 인시츄 도핑 방식에 따라 형성된 비교예(32)에서, n형 반도체층 내에 포함된 제1 도펀트의 농도 프로파일을 점선으로 도시하였다.
실시예(31)에 따르면, n형 반도체층(114N) 내에 포함된 제1 도펀트 농도 프로파일은 가우시안 분포를 가질 수 있다. 도 3에 도시된 것과 같이, 실시예(31)에 따른 제1 도펀트 농도 프로파일은 제1 수직 위치(VP-1)에서 제1 피크 농도(CP-1)를 갖는 단일 피크를 가질 수 있다.
제1 피크 농도(CP-1)는 약 1×1018 atoms/cm3 보다 클 수 있고, 예를 들어, 약 5×1018 atoms/cm3 보다 크거나 약 1×1019 atoms/cm3 보다 클 수 있다. 도 3에는 제1 피크 농도(CP-1)가 약 1×1019 atoms/cm3 보다 큰 경우가 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 수직 위치(VP-1)는 n형 반도체층(114N) 내부에서 가변적인 값을 가질 수 있다. 예를 들어, 도 3에 예시적으로 도시된 것과 같이, 제1 수직 위치(VP-1)는 제2 반도체층(114b)의 내부에서, 제2 반도체층(114b)과 제1 반도체층(114a) 사이의 계면에 가까이 배치될 수 있다. 이와는 달리, 제1 수직 위치(VP-1)는 제2 반도체층(114b)의 내부에서, 제2 반도체층(114b)과 활성층(115) 사이의 계면에 가까이 배치될 수 있다. 이와는 달리, 제1 수직 위치(VP-1)는 제1 반도체층(114a)의 내부에 배치될 수도 있다.
비교예(32)에 따르면, n형 반도체층 내에 포함된 제1 도펀트 농도 프로파일은 전체적으로 평탄한 분포를 가질 수 있다. 비교예(32)에 따른 제1 도펀트 농도 프로파일은 제1 평탄 농도(CF-1)를 가질 수 있고, 제1 평탄 농도(CF-1)는 약 1×1019 atoms/cm3 보다 작을 수 있고, 예를 들어 약 5×1018 atoms/cm3 보다 작을 수 있다.
앞서 설명한 것과 같이, 상기 n형 반도체층 내에서 제공되는 전자의 농도를 증가시키기 위하여 제1 도펀트의 도핑 함량을 증가시키는 것이 요구된다. 그러나, 제1 도펀트, 예를 들어 실리콘(Si)의 인시츄 도핑 함량을 증가시키는 경우에, 도핑 함량이 증가할수록 상기 인시츄 도핑 공정에서 기판의 상면에 수직한 방향으로 기판이 휘는 정도가 증가한다. 만약 기판의 휨 현상이 심할수록(즉, 기판의 곡률반경이 작아질수록) 상기 공정 동안에 상기 기판의 온도 편차가 심해질 수 있다. 특히, 상기 n형 반도체층 상부에 형성되는 활성층은 인듐을 포함하는 III-V족 반도체 물질로 구성되며, 인듐은 특히 고온에 취약한 특성을 가질 수 있다. 따라서, 상기 기판의 온도 편차에 의해, 상기 활성층 내에 포함되는 인듐의 조성 또는 상기 활성층의 결정 품질들의 편차가 심해질 수 있다. 이러한 활성층의 조성 및 결정 품질 편차는 발광 소자의 광효율을 현저히 감소시킬 수 있다. 따라서, 상기 인시츄 도핑 공정에서 도핑되는 제1 도펀트의 도핑 함량은 제1 평탄 농도(CF-1)로 제한될 수 있고, 비교예(32)에 따르면, n형 반도체층은 그 수직 위치 전체에 걸쳐서 상대적으로 낮은 함량의 제1 도펀트를 포함할 수 있다.
그러나, 도 1 내지 도 2e를 참조로 설명한 제조 방법에 따르면, 제1 언도프 반도체층(114U)을 형성한 이후에 제1 이온 주입 공정(P110) 및 후속의 제1 열어닐링 공정(P120)에 의해 n형 반도체층(114N)을 형성한다. 따라서, 실시예(31)에 따르면, 제1 이온 주입 공정(P110)에서 주입되는 제1 도펀트는 상대적으로 높은 제1 피크 농도(CP-1)를 가질 수 있다. 예를 들어, 제1 피크 농도(CP-1)는 약 5×1018 atoms/cm3 보다 크고, 약 1×1019 atoms/cm3 보다 클 수 있고, 이러한 제1 피크 농도(CP-1)의 값은 비교예(32)에 따른 제1 평탄 농도(CF-1)보다는 현저히 높을 수 있다. 따라서, n형 반도체층(114N) 내에 도핑되는 제1 도펀트의 함량을 현저히 증가시킬 수 있어, 발광 소자의 발광 효율이 향상될 수 있다. 또한, 인시츄 도핑 공정에서 발생할 수 있는 기판의 휨 또는 이에 의한 활성층의 결정 품질들의 편차 발생이 방지될 수 있다.
또한, 제1 피크 농도(CP-1)를 갖는 제1 수직 위치(VP-1)는 발광 소자의 종류 및 구조, n형 반도체층(114N)의 적층 구조, n형 반도체층(114N)으로부터 활성층(115)으로의 캐리어의 요구되는 주입 효율 등에 따라 달라질 수 있다. 따라서, 높은 발광 효율을 갖는 발광 소자를 구현하기 위한 유연성이 제고될 수 있다.
결론적으로, 도 1 내지 도 2e를 참조로 설명한 제조 방법에 따라 제조된 발광 소자(100)에서, n형 반도체층(114N)은 높은 제1 도펀트 함량을 가지면서도 결정 품질이 우수할 수 있고, 이를 포함하는 발광 소자(100)는 높은 발광 효율을 가질 수 있다.
도 4는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 5a 내지 도 5e는 예시적인 실시예들에 따른 발광 소자(100A)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5e에서, 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4 및 도 5a를 참조하면, 단계 S10A에서, 기판(111) 상에 n형 반도체층(114NA)을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(111) 상에 버퍼층(112)이 형성되고, 버퍼층(112) 상에 n형 반도체층(114NA)이 형성될 수 있다. 버퍼층(112)은 도 2a를 참조로 설명한 버퍼층(112)과 유사한 특징을 가질 수 있다.
예시적인 실시예들에 있어서, n형 반도체층(114NA)은 제1 도펀트가 도핑된 III-V족 반도체 물질로 구성될 수 있다. 상기 III-V족 반도체 물질은 도 2a를 참조로 설명한 상기 III-V족 반도체 물질과 유사한 특징을 가질 수 있다. 상기 제1 도펀트는 실리콘(Si) 또는 저머늄(Ge)일 수 있다.
예시적인 실시예들에 있어서, n형 반도체층(114NA)은 약 1000℃ 내지 1200℃의 온도에서 MOCVD 공정, MOVPE 공정, HVPE 공정, 또는 MBE 공정에 의해 형성될 수 있다. 상기 n형 반도체층(114NA)의 형성 공정에서 상기 제1 도펀트가 인시츄 도핑될 수 있다. 예를 들어, 반응 챔버 내에 기판을 위치시킨 후, 갈륨(Ga)을 포함하는 소스 가스, 질소(N)을 포함하는 소스 가스 및 실리콘(Si)을 포함하는 소스 가스를 주입시켜 상기 기판 상에 Si이 일부 도핑된 GaN층을 성장시킬 수 있다. 상기 Si을 포함하는 소스 가스는, 모노실레인(SiH4) 또는 다이실레인(Si2H6)일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 4 및 도 5b를 참조하면, 단계 S20A에서, n형 반도체층(114NA) 상에 활성층(115)을 형성할 수 있다. 활성층(115)은 도 2d를 참조로 설명한 활성층(115)과 유사한 특징을 가질 수 있다.
이후, 단계 S32A에서, 활성층(115) 상에 제2 언도프 반도체층(116U)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 언도프 반도체층(116U)은 활성층(115) 상에 순차적으로 적층된 제3 및 제4 반도체층(116a, 116b)을 포함할 수 있다. 제3 및 제4 반도체층(116a, 116b)은 불순물이 도핑되지 않은 III-V족 반도체 물질로 구성될 수 있다. 상기 III-V족 반도체 물질은 GaN, InN, AlxGa1 - xN (0≤x≤1), InxGa1 - xN (0≤x≤1), AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), AlxInyAs1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaP, InP, AlxGa1 -xP (0≤x≤1), InxGa1 -xP (0≤x≤1), InxAl1 -xP (0≤x≤1), GaxAs1 -xP (0≤x≤1), AlxGayIn1 -x- yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaxInyAs1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1), GaAs, InAs, AlxGa1 - xAs (0≤x≤1), AlxIn1-xAs (0≤x≤1), InxGa1 - xAs (0≤x≤1), AlxGayIn1 -x- yAs (0≤x≤1, 0≤y≤1, 0≤x+y≤1), InSb 등을 포함할 수 있다. 그러나, 제3 및 제4 반도체층(116a, 116b)의 물질이 전술한 바에 한정되는 것은 아니다.
도 4 및 도 5c를 참조하면, 단계 S34A에서, 제2 언도프 반도체층(116U) 내에 제2 도펀트를 이온 주입할 수 있다.
예시적인 실시예들에 있어서, 제2 언도프 반도체층(116U) 상면 상에 제2 도펀트를 주입하기 위한 제2 이온 주입 공정(P130)을 수행할 수 있다. 상기 제2 도펀트는 제2 언도프 반도체층(116U) 내부에 주입되어 활성층(115)에 정공(hole)을 제공하기 위한 소스로 작용할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도펀트는 마그네슘(Mg), 베릴륨(Be), 아연(Zn), 카드뮴(Cd), 바륨(Ba) 또는 칼슘(Ca) 등의 p형 도펀트를 포함할 수 있다. 그러나, 상기 제2 도펀트의 종류가 이에 한정되는 것은 아니다.
제2 이온 주입 공정(P130)에 의해 상기 제2 도펀트가 제2 언도프 반도체층(116U) 내부에 주입됨에 따라, 제2 언도프 반도체층(116U) 내부의 상기 제2 도펀트 농도는 기판(111)의 상면에 수직한 제1 방향(도 5c의 Z 방향)을 따라 가우시안 분포를 가질 수 있다. 여기서 가우시안 분포(또는 정규 분포)는, 상기 제1 방향을 따른 제2 수직 위치(VP-2)(도 6 참조)에서 제2 피크 농도(CP-2)(도 6 참조)를 갖는 단일 피크를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도펀트는 예를 들어 약 1×1019 atoms/cm3 보다 큰 상기 제2 피크 농도(CP-2)를 가질 수 있다. 예를 들어, 상기 제2 도펀트는 약 5×1019 atoms/cm3 보다 큰 상기 제2 피크 농도(CP-2)를 가질 수 있거나, 약 1×1020 atoms/cm3 보다 큰 상기 제2 피크 농도(CP-2)를 가질 수 있다. 그러나, 본 발명의 기술적 사상에 따른 제2 도펀트의 상기 제2 피크 농도(CP-2)가 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제2 언도프 반도체층(116U) 내부에서 상기 제2 수직 위치(VP-2)는 제2 이온 주입 공정(P130)의 이온 주입 에너지 및/또는 이온 주입 각도에 따라 가변적일 수 있다. 예를 들어, 제2 이온 주입 공정(P130)의 이온 주입 에너지를 조절함에 의해, 상기 제2 수직 위치(VP-2)는 제4 반도체층(116b) 내부에서 제4 반도체층(116b)과 제3 반도체층(116a) 사이의 계면에 가깝게 위치할 수 있다. 이와는 달리, 상기 제2 수직 위치(VP-2)는 제4 반도체층(116b) 상면에 가깝게 위치할 수도 있다. 예를 들어, 제2 이온 주입 공정(P130)의 이온 주입 각도를 조절하여, 상기 제2 수직 위치(VP-2)가 제4 반도체층(116b)의 상면에 가깝게 배치될 수도 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 4 및 도 5d를 참조하면, 단계 S36A에서, 제2 언도프 반도체층(116U)(도 5c 참조)을 열어닐링하여 p형 반도체층(116PA)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도펀트가 주입된 제2 언도프 반도체층(116U)에 제2 열어닐링 공정(P140)을 수행할 수 있다. 제2 열어닐링 공정(P140)에 의해, 제2 언도프 반도체층(116U) 내에 주입된 제2 도펀트가 제2 언도프 반도체층(116U) 내에서 치환형 위치들로 재배치될 수 있기 위한 충분한 에너지가 제공될 수 있다. 또한, 제2 열어닐링 공정(P140)에 의해, 제2 이온 주입 공정(P130) 동안에 제2 언도프 반도체층(116U) 표면 및 내부에 가해진 데미지가 치유(cure)될 수 있다.
예시적인 실시예들에 있어서, 제2 열어닐링 공정(P140)은 약 800℃ 내지 약 1100℃의 온도에서 질소 분위기 하에서 수행될 수 있다. 제2 열어닐링 공정(P140) 온도가 너무 낮은 경우, 상기 제2 도펀트가 제2 언도프 반도체층(116U) 결정 격자 내에서 치환형 위치들로 재배치되지 못할 수 있다. 제2 열어닐링 공정(P140) 온도가 너무 높은 경우, 그 하부의 활성층(115)에 고온으로 인한 손상이 가해질 수 있거나, 상기 제2 도펀트가 그 하부의 활성층(115) 내로 확산될 수 있다. 따라서, 활성층(115)의 발광 효율이 감소될 수 있다. 그러나, 제2 열어닐링 공정(P140)의 온도 및 분위기가 이에 한정되는 것은 아니다.
도 5d에 예시적으로 도시된 것과 같이, p형 반도체층(116PA)은 활성층(115) 상에 순차적으로 적층된 제3 반도체층(116a) 및 제4 반도체층(116b)을 포함하며, 제3 반도체층(116a) 및 제4 반도체층(116b)은 상기 제2 도펀트가 도핑된 III-V족 반도체 물질로 구성될 수 있다. 예시적인 실시예들에 있어서, 제3 반도체층(116a)은 전자 차단층(EBL)일 수 있다. 제4 반도체층(116b)은 상기 제2 도펀트가 도핑된 p형 반도체층일 수 있고, p형 반도체층(116PA) 내에서 상기 제2 도펀트의 농도 프로파일은 기판(111) 상면에 수직한 제1 방향(도 5d의 Z 방향)을 따라 가우시안 분포를 가질 수 있다.
예시적인 실시예들에 있어서, p형 반도체층(116PA)은 내부에 비교적 낮은 농도의 Mg-H 착물(complex)을 함유할 수 있다. 예를 들어, p형 반도체층(116PA) 내에 주입된 상기 제2 도펀트가 Mg를 포함할 때, p형 반도체층(116PA)은 약 1×1017 atoms/cm3 내지 약 5×1018 atoms/cm3의 Mg-H 착물 농도를 가질 수 있다. 일부 실시예들에 있어서, p형 반도체층(116PA)은 약 1×1017 atoms/cm3 내지 약 1×1018 atoms/cm3의 Mg-H 착물 농도를 가질 수 있다. 일반적으로, p형 반도체층(116PA)을 형성하기 위한 공정에서 Mg 도펀트를 인시츄 도핑하는 방식을 사용하는 경우, 질소(N)의 전구체인 암모니아(NH3) 가스의 열분해에 의해 생성되는 수소 원자가 Mg와 결합하여 Mg-H 착물을 형성할 수 있다. p형 반도체층(116PA) 내에 이러한 Mg-H 착물이 높은 농도로 존재하는 경우(예를 들어, 약 1×1019 atoms/cm3 내지 약 5×1020 atoms/cm3의 농도로) 정공 활성도(또는 정공 생성 효율)가 저하될 수 있고, 이에 따라 발광 소자의 발광 효율이 저하되는 문제가 있다. 그러나, 예시적인 실시예들에 따르면, p형 반도체층(116PA)이 비교적 낮은 농도의 Mg-H 착물을 함유함에 따라, p형 반도체층(116PA)의 정공 활성도가 향상될 수 있다.
이후, 도 5e를 참조하면, p형 반도체층(116PA) 상에 p형 콘택층(116c)을 형성할 수 있다. p형 콘택층(116c)은 상기 제2 도펀트가 도핑된 III-V족 반도체 물질로 구성될 수 있다. 예시적인 실시예들에 있어서, p형 콘택층(116c)은 약 800℃ 내지 1100℃의 온도에서 MOCVD 공정, MOVPE 공정, HVPE 공정, 또는 MBE 공정에 의해 형성될 수 있다. 상기 p형 콘택층(116c)의 형성 공정에서 상기 제2 도펀트가 인시츄 도핑될 수 있다.
p형 콘택층(116c)은 p형 반도체층(116PA)과 외부 전극 사이의 우수한 전기적 콘택을 위하여 제공되는 중간층일 수 있고, p형 콘택층(116c)은 상대적으로 높은 제2 도펀트 농도를 가질 수 있다. 예를 들어, p형 콘택층(116c)의 상기 제2 도펀트의 농도는 예를 들어 약 1×1020 atoms/cm3 보다 클 수 있다. 그러나, p형 콘택층(116c)의 상기 제2 도펀트의 농도가 이에 한정되는 것은 아니다.
이후, n형 반도체층(114NA), 활성층(115), p형 반도체층(116PA) 및 p형 콘택층(116c)을 포함하는 반도체층 스택에, n형 반도체층(114NA)의 표면이 노출되도록 메사 에칭을 수행할 수 있다. 이후, p형 콘택층(116c) 상에 오믹 콘택층(118)을 형성하고, n형 반도체층(114N)의 노출 표면 및 오믹 콘택층(118) 상에 각각 제1 전극(119a) 및 제2 전극(119b)을 형성하여 발광 소자(100A)를 완성할 수 있다.
일반적으로, p형 반도체층(116PA)을 형성하기 위하여, MOCVD 공정을 이용하여 p형 도펀트가 소정의 농도로 인시츄 도핑된 III-V족 반도체층을 성장시키는 방식이 사용된다. 예를 들어, 반응 챔버 내에 기판을 위치시킨 후, 갈륨(Ga)을 포함하는 소스 가스, 질소(N)을 포함하는 소스 가스 및 마그네슘(Mg)을 포함하는 소스 가스를 주입시켜 상기 기판 상에 Mg이 일부 도핑된 GaN층을 성장시킬 수 있다.
상기 GaN 층의 결정 격자 내에서 치환형 위치들에 Mg이 도핑될 때, 상기 GaN 층 내에 정공이 제공될 수 있다. 그러나, 상기 GaN 층 내에 도핑된 Mg 도펀트들 대부분은 치환형 위치들을 차지하지 못하고 침입형 위치들(interstitial sites)에 배치되며, 예를 들어 Mg 도펀트들 중 최대 수 %의 Mg 도펀트들만이 치환형 위치에 배치된다. 즉, Mg 도펀트는 정공 활성도(degree of hole activation)가 매우 낮다. 이러한 Mg 도펀트의 낮은 정공 활성도를 보상하기 위하여 Mg의 인시츄 도핑 함량을 증가시키는 경우에, 치환형 위치에 배치되지 못한 여분의 Mg 원자들이 모여(agglomerate) Mg 그레인(grain) 또는 Mg 힐록(hillock)을 형성할 수 있고, 이러한 Mg 그레인 또는 Mg 힐록이 GaN층 내에서 국부적인 결함 영역으로 작용할 수 있다. 즉, Mg의 인시츄 도핑 함량이 증가될 때 상기 p형 반도체층의 결정 품질이 저하될 수 있고, 이에 따라 발광 소자의 발광 효율이 저하될 수 있다.
또한, p형 반도체층을 형성하기 위한 공정에서 Mg 도펀트를 인시츄 도핑하는 방식에 따르면, 질소(N)의 전구체인 암모니아(NH3) 가스의 열분해에 의해 생성되는 수소 원자가 Mg와 결합하여 Mg-H 착물을 형성할 수 있다. 상기 GaN 층 내에 이러한 Mg-H 착물이 존재하는 경우 정공 활성도(또는 정공 생성 효율)가 저하될 수 있고, 이에 따라 발광 소자의 발광 효율이 저하될 수 있다.
그러나, 전술한 발광 소자(100A)의 제조 방법에 따르면, 제2 언도프 반도체층(116U) 상에 제2 이온 주입 공정(P130)에 의해 제2 도펀트를 주입시키고, 상기 제2 도펀트를 치환형 위치들로 재배치하도록 제2 열어닐링 공정(P140)이 수행됨에 따라 p형 반도체층(114PA)이 형성된다. 따라서, 제2 도펀트를 인시츄 도핑시키는 일반적인 p형 반도체층의 제조 방법에서 발생할 수 있는 Mg 힐록의 발생 등과 같은 상기 p형 반도체층의 결정 품질 저하가 방지될 수 있다. 또한, 제2 도펀트를 인시츄 도핑시키는 일반적인 p형 반도체층의 제조 방법에서 발생할 수 있는 Mg-H 착물 형성이 방지될 수 있으므로, p형 반도체층(114PA)의 정공 활성도가 향상될 수 있다. 따라서, p형 반도체층(114PA)은 높은 도펀트 함량을 가지면서도 결정 품질이 우수할 수 있고, 이를 포함하는 발광 소자(100A)는 높은 발광 효율을 가질 수 있다.
이하에서는, 도 4 내지 도 5e를 참조로 설명한 발광 소자(100A)의 제2 도펀트 농도 프로파일을 도 6을 참조로 설명하도록 한다.
도 6은 예시적인 실시예들에 따른 p형 반도체층 내에 도핑된 제2 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다. 도 6에는, 도 4 내지 도 5e를 참조로 설명한 제조 방법에 따라 형성된 실시예(33)에서, p형 반도체층(116PA) 내에 포함된 제2 도펀트의 농도 프로파일을 Z 방향을 따른 수직 위치에 따라 개략적으로 도시하였다. 또한 비교의 목적을 위하여, 도 6에는 일반적인 인시츄 도핑 방식에 따라 형성된 비교예(34)에서, p형 반도체층 내에 포함된 제2 도펀트의 농도 프로파일을 점선으로 도시하였다. 또한 도 6에는 비교를 위하여 알루미늄(Al) 원자 및 인듐(In) 원자의 농도 프로파일들을 함께 도시하였다.
실시예(33)에 따르면, p형 반도체층(116PA) 내에 포함된 제2 도펀트 농도 프로파일은 가우시안 분포를 가질 수 있다. 도 6에 도시된 것과 같이, 실시예(33)에 따른 제2 도펀트 농도 프로파일은 제2 수직 위치(VP-2)에서 제2 피크 농도(CP-2)를 갖는 단일 피크를 가질 수 있다.
제2 피크 농도(CP-2)는 약 1×1019 atoms/cm3 보다 클 수 있고, 예를 들어, 약 5×1019 atoms/cm3 보다 크거나 약 1×1020 atoms/cm3 보다 클 수 있다. 도 6에는 제2 피크 농도(CP-2)가 약 2×1020 atoms/cm3 보다 큰 경우가 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제2 수직 위치(VP-2)는 p형 반도체층(116PA) 내부에서 가변적인 값을 가질 수 있다. 예를 들어, 도 6에 예시적으로 도시된 것과 같이, 제2 수직 위치(VP-2)는 제4 반도체층(116b) 내부에서 제4 반도체층(116b)과 제3 반도체층(116a) 사이의 계면에 가깝게 위치할 수 있다. 이와는 달리, 제2 수직 위치(VP-2)는 제4 반도체층(116b) 내부에서 제4 반도체층(116b)과 p형 콘택층(116c) 사이의 계면에 가깝게 위치할 수 있다.
비교예(34)에 따르면, p형 반도체층, 특히 제4 반도체층(116b) 내에 포함된 제2 도펀트 농도 프로파일은 전체적으로 평탄한 분포를 가질 수 있다. 비교예(34)에 따른 제2 도펀트 농도 프로파일은 제2 평탄 농도(CF-2)를 가질 수 있고, 제2 평탄 농도(CF-2)는 약 1×1017 atoms/cm3 보다 크고 1×1020 atoms/cm3 보다 작을 수 있고, 예를 들어 약 1×1018 atoms/cm3 보다 크고 약 5×1019 atoms/cm3 보다 작을 수 있다.
도 6에 예시적으로 도시된 것과 같이, 실시예(33)에 따른 제2 도펀트의 제2 피크 농도(CP-2)는 비교예(34)에 따른 제2 도펀트의 제2 평탄 농도(CF-2)에 비하여 현저히 높은 값을 가질 수 있다.
이는 전술한 것과도 같이, 비교예(34)에 따라 Mg 도펀트의 인시츄 도핑 함량을 증가시키는 경우에 p형 반도체층 내에 국부적인 결정 결함(예를 들어 Mg 힐록)이 형성되며, 따라서, 상기 인시츄 도핑 공정에서 도핑되는 제2 도펀트의 도핑 함량은 제2 평탄 농도(CF-2)로 제한되기 때문일 수 있다. 따라서, 비교예(34)에 따르면, p형 반도체층은 그 수직 위치 전체에 걸쳐서 상대적으로 낮은 함량의 제2 도펀트를 포함할 수 있다.
그러나, 도 4 내지 도 5e를 참조로 설명한 제조 방법에 따르면, 제2 언도프 반도체층(116U)을 형성한 이후에 제2 이온 주입 공정(P130) 및 후속의 제2 열어닐링 공정(P140)에 의해 p형 반도체층(116PA)을 형성한다. 따라서, 실시예(33)에 따르면, 제2 이온 주입 공정(P130)에서 주입되는 제2 도펀트는 상대적으로 높은 제2 피크 농도(CP-2)를 가질 수 있고, 이러한 제2 피크 농도(CP-2)의 값은 비교예(34)에 따른 제2 평탄 농도(CF-2)보다는 현저히 높을 수 있다. 따라서, p형 반도체층(116PA) 내에 도핑되는 제2 도펀트의 함량을 현저히 증가시킬 수 있어, 발광 소자(100A)의 발광 효율이 향상될 수 있다.
또한, 제2 피크 농도(CP-2)를 갖는 제2 수직 위치(VP-2)는 발광 소자의 종류 및 구조, p형 반도체층(116PA)의 적층 구조, p형 반도체층(116PA)으로부터 활성층(115)으로의 캐리어의 요구되는 주입 효율 등에 따라 달라질 수 있다. 따라서, 높은 발광 효율을 갖는 발광 소자를 구현하기 위한 유연성이 제고될 수 있다.
결론적으로, 도 4 내지 도 5e를 참조로 설명한 제조 방법에 따라 제조된 발광 소자(100A)에서, p형 반도체층(116PA)은 높은 제2 도펀트 함량을 가지면서도 결정 품질이 우수할 수 있고, 이를 포함하는 발광 소자(100A)는 높은 발광 효율을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 발광 소자(100B)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8g에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7 및 도 8a를 참조하면, 단계 S12에서, 기판(111) 상에 제1 언도프 반도체층(114U)을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(111) 상에 버퍼층(112)을 형성하고, 버퍼층(112) 상에 제1 언도프 반도체층(114U)을 형성할 수 있다. 버퍼층(112) 및 제1 언도프 반도체층 (114U)은 도 2a를 참조로 설명한 버퍼층(112) 및 제1 언도프 반도체층 (114U)과 유사한 특징을 가질 수 있다.
도 7 및 도 8b를 참조하면, 단계 S14에서, 제1 언도프 반도체층(114U) 내에 제1 도펀트를 이온 주입할 수 있다.
예시적인 실시예들에 있어서, 제1 언도프 반도체층(114U) 상면 상에 제1 도펀트를 주입하기 위한 제1 이온 주입 공정(P110)을 수행할 수 있다. 상기 제1 도펀트 및 상기 제1 이온 주입 공정(P110)은 도 2b를 참조로 설명한 상기 제1 도펀트 및 상기 제1 이온 주입 공정(P110)과 유사한 특징을 가질 수 있다.
도 7 및 도 8c를 참조하면, 단계 S16에서, 제1 언도프 반도체층(114U)(도 8b 참조)을 열어닐링하여 n형 반도체층(114N)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도펀트가 주입된 제1 언도프 반도체층(114U) 상에 제1 열어닐링 공정(P120)을 수행할 수 있다. 상기 제1 열어닐링 공정(P120)은 도 2c를 참조로 설명한 상기 제1 열어닐링 공정(P120)과 유사한 특징을 가질 수 있다.
도 7 및 도 8d를 참조하면, 단계 S20에서, n형 반도체층(114N) 상에 활성층(115)을 형성할 수 있다. 활성층(115)은 도 2d를 참조로 설명한 활성층(115)과 유사한 특징을 가질 수 있다.
이후, 단계 S32A에서, 활성층(115) 상에 제2 언도프 반도체층(116U)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 언도프 반도체층(116U)은 활성층(115) 상에 순차적으로 적층된 제3 및 제4 반도체층(116a, 116b)을 포함할 수 있다. 제2 언도프 반도체층(116U)은 도 5c를 참조로 설명한 제2 언도프 반도체층(116U)과 유사한 특징을 가질 수 있다.
도 7 및 도 8e를 참조하면, 단계 S34A에서, 제2 언도프 반도체층(116U) 내에 제2 도펀트를 이온 주입할 수 있다.
예시적인 실시예들에 있어서, 제2 언도프 반도체층(116U) 상면 상에 제2 도펀트를 주입하기 위한 제2 이온 주입 공정(P130)을 수행할 수 있다. 상기 제2 도펀트 및 상기 제2 이온 주입 공정(P130)은 도 5c를 참조로 설명한 상기 제2 도펀트 및 상기 제2 이온 주입 공정(P130)과 유사한 특징을 가질 수 있다.
도 7 및 도 8f를 참조하면, 단계 S36A에서, 제2 언도프 반도체층(116U)(도 8e 참조)을 열어닐링하여 p형 반도체층(116PA)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도펀트가 주입된 제2 언도프 반도체층(116U) 상에 제2 열어닐링 공정(P140)을 수행할 수 있다. 상기 제2 열어닐링 공정(P140)은 도 5d를 참조로 설명한 상기 제2 열어닐링 공정(P140)과 유사한 특징을 가질 수 있다.
이후, 도 8g를 참조하면, p형 반도체층(116PA) 상에 p형 콘택층(116c)을 형성할 수 있다. p형 콘택층(116c)은 도 5e를 참조로 설명한 p형 콘택층(116c)과 유사한 특징을 가질 수 있다.
이후, n형 반도체층(114N), 활성층(115), p형 반도체층(116PA) 및 p형 콘택층(116c)을 포함하는 반도체층 스택에, n형 반도체층(114N)의 표면이 노출되도록 메사 에칭을 수행할 수 있다. 이후, p형 콘택층(116c) 상에 오믹 콘택층(118)을 형성하고, n형 반도체층(114N)의 노출 표면 및 오믹 콘택층(118) 상에 각각 제1 전극(119a) 및 제2 전극(119b)을 형성하여 발광 소자(100B)를 완성할 수 있다.
전술한 발광 소자(100B)의 제조 방법에 따르면, 제1 언도프 반도체층(114U)을 형성한 이후에 제1 이온 주입 공정(P110) 및 후속의 제1 열어닐링 공정(P120)에 의해 n형 반도체층(114N)을 형성한다. 또한 제2 언도프 반도체층(116U)을 형성한 이후에 제2 이온 주입 공정(P130) 및 후속의 제2 열어닐링 공정(P140)에 의해 p형 반도체층(114PA)을 형성한다. 따라서, n형 반도체층(114N) 및 p형 반도체층(114PA)은 높은 도펀트 함량을 가지면서도 결정 품질이 우수할 수 있고, 이를 포함하는 발광 소자(100B)는 높은 발광 효율을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 발광 소자(100C)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10c에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9 및 도 10a를 참조하면, 단계 S10A에서, 기판(111) 상에 n형 반도체층(114NA)을 형성할 수 있다. n형 반도체층(114NA)은 제1 도펀트가 도핑된 III-V족 반도체 물질로 구성될 수 있고, n형 반도체층(114NA)의 형성 공정에서 상기 제1 도펀트가 인시츄 도핑될 수 있다. n형 반도체층(114NA)의 형성 공정은 도 5a를 참조로 설명한 n형 반도체층(114NA)의 형성 공정과 유사한 특징을 가질 수 있다.
이후, 단계 S20A에서, n형 반도체층(114NA) 상에 활성층(115)을 형성할 수 있다. 활성층(115)은 도 2d를 참조로 설명한 활성층(115)과 유사한 특징을 가질 수 있다.
이후, 단계 S32A에서, 활성층(115) 상에 제2 언도프 반도체층(116U)을 형성할 수 있다. 제2 언도프 반도체층(116U)은 불순물이 도핑되지 않은 III-V족 반도체 물질로 구성될 수 있고, 제2 언도프 반도체층(116U)의 형성 공정은 도 5b를 참조로 설명한 제2 언도프 반도체층(116U)의 형성 공정과 유사한 특징을 가질 수 있다.
이후, 단계 S34C1에서, 제2 언도프 반도체층(116U) 내에 제2 도펀트를 제1 이온 주입할 수 있다. 예시적인 실시예들에 있어서, 제2 언도프 반도체층(116U) 상면 상에 제2 도펀트를 주입하기 위한 제3 이온 주입 공정(P130C1)을 수행할 수 있다.
제3 이온 주입 공정(P130C1)에 의해 상기 제2 도펀트가 제2 언도프 반도체층(116U) 내부에 주입됨에 따라, 제2 언도프 반도체층(116U) 내부의 상기 제2 도펀트 농도는 기판(111)의 상면에 수직한 제1 방향(도 10b의 Z 방향)을 따라 가우시안 분포를 가질 수 있다. 여기서 가우시안 분포(또는 정규 분포)는, 상기 제1 방향을 따른 제3 수직 위치(VP-3)(도 11 참조)에서 제3 피크 농도(CP-3)(도 11 참조)를 가질 수 있다.
도 9 및 도 10b를 참조하면, 단계 S34C2에서, 제2 언도프 반도체층(116U) 내에 제2 도펀트를 제2 이온 주입할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 이온 주입 공정(130C1)에 의해 상기 제2 도펀트가 주입된 제2 언도프 반도체층(116U) 상면 상에 제2 도펀트를 주입하기 위한 제4 이온 주입 공정(P130C2)을 수행할 수 있다.
예시적인 실시예들에 있어서, 제4 이온 주입 공정(P130C2)의 이온 주입 에너지 및/또는 이온 주입 각도는 제3 이온 주입 공정(P130C1)의 이온 주입 에너지 및/또는 이온 주입 각도와는 서로 다를 수 있다. 예를 들어, 제4 이온 주입 공정(P130C2)에 의해 제2 언도프 반도체층(116U) 내에 주입된 제2 도펀트는 기판(111)의 상면에 수직한 제1 방향(도 10b의 Z 방향)을 따라 제4 수직 위치(VP-4)(도 11 참조)에서 제4 피크 농도(CP-4)(도 11 참조)를 가질 수 있다.
예시적인 실시예들에 있어서, 제3 피크 농도(CP-3)와 제4 피크 농도(CP-4)는 다르거나, 같을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제2 언도프 반도체층(116U) 내에 주입된 상기 제2 도펀트의 제3 피크 농도(CP-3) 및 제4 피크 농도(CP-4) 중 적어도 하나는 예를 들어 약 1×1019 atoms/cm3 보다 클 수 있다. 예를 들어, 상기 제2 도펀트의 제3 피크 농도(CP-3) 및 제4 피크 농도(CP-4) 중 적어도 하나는 약 5×1019 atoms/cm3 보다 크거나, 약 1×1020 atoms/cm3 보다 클 수 있다. 그러나, 본 발명의 기술적 사상에 따른 제2 도펀트의 상기 제3 피크 농도(CP-3) 및 제4 피크 농도(CP-4)가 이에 한정되는 것은 아니다.
또한, 도 11에 도시된 것과 같이, 제3 수직 위치(VP-3)와 활성층(115) 사이의 거리가 제4 수직 위치(VP-4)와 활성층(115) 사이의 거리보다 작을 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 도시된 것과는 달리 제3 수직 위치(VP-3)와 활성층(115) 사이의 거리가 제4 수직 위치(VP-4)와 활성층(115) 사이의 거리보다 클 수도 있다.
도 9 및 도 10c를 참조하면, 단계 S36A에서, 제2 언도프 반도체층(116U)(도 10b 참조)을 열어닐링하여 p형 반도체층(116PC)을 형성할 수 있다. p형 반도체층(116PC)을 형성하기 위한 상기 열어닐링 공정은 도 5d를 참조로 설명한 제2 열어닐링 공정(P140)과 유사한 특징을 가질 수 있다.
이후 도 5e를 참조로 설명한 공정을 수행하여 발광 소자(100C)를 완성할 수 있다.
한편, 도 9 내지 도 10c에서는 p형 반도체층(116PC)을 형성하기 위하여 2 회의 이온 주입 공정을 수행하는 방법을 예시적으로 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, p형 반도체층(116PC)을 형성하기 위하여 3회 이상의 이온 주입 공정을 수행할 수 있다. 각각의 이온 주입 공정에서 p형 반도체층(116PC) 내에 주입되는 제2 도펀트의 각각의 피크 농도들은 서로 다를 수도 있고, 서로 같을 수도 있다. 또한, 각각의 이온 주입 공정에서 p형 반도체층(116PC) 내에 주입되는 제2 도펀트의 각각의 피크 농도들에 대응되는 각각의 수직 위치들은 서로 다를 수도 있다.
이하에서는, 도 9 내지 도 10c를 참조로 설명한 발광 소자(100C)의 제2 도펀트 농도 프로파일을 도 11을 참조로 설명하도록 한다.
도 11은 예시적인 실시예들에 따른 p형 반도체층 내에 도핑된 제2 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다. 도 11에는, 도 9 내지 도 10e를 참조로 설명한 제조 방법에 따라 형성된 실시예(35)에서, p형 반도체층(116PC) 내에 포함된 제2 도펀트의 농도 프로파일을 Z 방향을 따른 수직 위치에 따라 개략적으로 도시하였다. 또한 비교의 목적을 위하여, 도 11에는 일반적인 인시츄 도핑 방식에 따라 형성된 비교예(34)에서, p형 반도체층 내에 포함된 제2 도펀트의 농도 프로파일을 점선으로 도시하고, 알루미늄(Al) 원자 및 인듐(In) 원자의 농도 프로파일들을 함께 도시하였다.
실시예(35)에 따르면, p형 반도체층(116PC) 내에 포함된 제2 도펀트 농도 프로파일은 이중 피크를 갖는 가우시안 분포를 가질 수 있다. 도 11에 도시된 것과 같이, 실시예(35)에 따른 제2 도펀트 농도 프로파일은 제3 수직 위치(VP-3)에서 제3 피크 농도(CP-3)를 갖고, 제4 수직 위치(VP-4)에서 제4 피크 농도(CP-4)를 갖는 이중 피크를 가질 수 있다.
도 11에 도시된 것과 같이, 실시예(35)에 따른 제3 피크 농도(CP-3)와 제4 피크 농도(CP-4)가 비교예(36)의 제3 평탄 농도(CF-3)보다 현저히 클 수 있다. 또한, 실시예(35)에 따른 제2 도펀트 농도 프로파일이 p형 반도체층(116PC) 내에서 두 개의 피크 농도(CP-3, CP-4)를 가짐에 따라, 제2 도펀트 농도 프로파일이 하나의 피크 농도를 가지는 경우와 비교하더라도 p형 반도체층(116PC)의 전체 수직 위치에 걸쳐 제2 도펀트의 농도 평균값이 더 높아질 수 있다. 따라서, p형 반도체층(116PC) 내에 도핑되는 제2 도펀트의 함량을 현저히 증가시킬 수 있어, 발광 소자(100C)의 발광 효율이 향상될 수 있다.
도 12는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 13a 내지 도 13e는 예시적인 실시예들에 따른 발광 소자(100D)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13e에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12 및 도 13a를 참조하면, 단계 S10A에서, 기판(111) 상에 제1 도펀트를 포함하는 n형 반도체층(114NA)을 형성할 수 있다. 단계 S20A에서, n형 반도체층(114NA) 상에 활성층(115)을 형성할 수 있다. 단계 S32A에서, 활성층(115) 상에 제2 언도프 반도체층(116U)을 형성할 수 있다. 단계 S34A에서, 제2 언도프 반도체층(116U) 내에 제2 도펀트를 제1 이온 주입할 수 있다.
단계 S10A 내지 단계 S34A에 대한 상세한 내용은 도 5a 내지 도 5d를 참조할 수 있다.
도 12 및 도 13b를 참조하면, 단계 S42에서, 제2 도펀트가 주입된 제2 언도프 반도체층(116U) 상에 제3 언도프 반도체층(116c_U)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 언도프 반도체층(116c_U)은 불순물이 도핑되지 않은 III-V족 반도체 물질로 구성될 수 있고, 제3 언도프 반도체층(116c_U)의 형성 공정은 도 5b를 참조로 설명한 제2 언도프 반도체층(116U)의 형성 공정과 유사한 특징을 가질 수 있다.
도 12 및 도 13c를 참조하면, 단계 S44에서, 제3 언도프 반도체층(116c_U) 내에 제3 도펀트를 제2 이온 주입할 수 있다.
예시적인 실시예들에 있어서, 제3 언도프 반도체층(116c_U) 상면 상에 제2 도펀트를 주입하기 위한 제5 이온 주입 공정(P150)을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 도펀트는 마그네슘(Mg), 베릴륨(Be), 아연(Zn), 카드뮴(Cd), 바륨(Ba) 또는 칼슘(Ca) 등의 p형 도펀트를 포함할 수 있다. 그러나, 상기 제3 도펀트의 종류가 이에 한정되는 것은 아니다. 상기 제3 도펀트는 상기 제2 도펀트와 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제5 이온 주입 공정(P150)에 의해 상기 제3 도펀트가 제3 언도프 반도체층(116c_U) 내부에 주입됨에 따라, 제3 언도프 반도체층(116c_U) 내부의 상기 제3 도펀트 농도는 기판(111)의 상면에 수직한 제1 방향(도 13c의 Z 방향)을 따라 가우시안 분포를 가질 수 있다. 여기서 가우시안 분포(또는 정규 분포)는, 상기 제1 방향을 따른 제5 수직 위치(VP-5)(도 14 참조)에서 제5 피크 농도(CP-5)(도 14 참조)를 갖는 단일 피크를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 도펀트는 예를 들어 약 5×1019 atoms/cm3 보다 큰 상기 제5 피크 농도(CP-5)를 가질 수 있다. 예를 들어, 상기 제3 도펀트는 약 1×1020 atoms/cm3 보다 큰 상기 제5 피크 농도(CP-5)를 가질 수 있거나, 약 2×1020 atoms/cm3 보다 큰 상기 제5 피크 농도(CP-5)를 가질 수 있다. 그러나, 본 발명의 기술적 사상에 따른 제3 도펀트의 상기 제5 피크 농도(CP-5)가 이에 한정되는 것은 아니다.
도 12 및 도 13d를 참조하면, 단계 S50에서, 제2 언도프 반도체층(116U)(도 13c 참조) 및 제3 언도프 반도체층(116c_U)(도 13c 참조)을 열어닐링하여 p형 반도체층(116PD) 및 p형 콘택층(116cD)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도펀트가 주입된 제2 언도프 반도체층(116U) 및 상기 제3 도펀트가 주입된 제3 언도프 반도체층(116c_U)에 제3 열어닐링 공정(P160)을 수행할 수 있다.
이후 도 5e를 참조로 설명한 공정을 수행하여 도 13e에 도시된 것과 같은 발광 소자(100D)를 완성할 수 있다.
이하에서는, 도 12 내지 도 13e를 참조로 설명한 발광 소자(100D)의 제3 도펀트 농도 프로파일을 도 14를 참조로 설명하도록 한다.
도 14는 예시적인 실시예들에 따른 p형 콘택층 내에 도핑된 제3 도펀트의 농도 프로파일을 나타내는 개략적인 그래프이다. 도 14에는, 도 12 내지 도 13e를 참조로 설명한 제조 방법에 따라 형성된 실시예(37)에서, p형 콘택층(116cD) 내에 포함된 제3 도펀트의 농도 프로파일과 p형 반도체층(116PD) 내에 포함된 제2 도펀트의 농도 프로파일을 Z 방향을 따른 수직 위치에 따라 개략적으로 도시하였다. 또한 비교의 목적을 위하여, 도 14에는 일반적인 인시츄 도핑 방식에 따라 형성된 비교예(38)에서, p형 콘택층 내에 포함된 제3 도펀트의 농도 프로파일과 p형 반도체층 내에 포함된 제2 도펀트의 농도 프로파일을 점선으로 도시하고, 알루미늄(Al) 원자 및 인듐(In) 원자의 농도 프로파일들을 함께 도시하였다.
실시예(37)에 따르면, p형 콘택층(116cD) 내에 포함된 제3 도펀트 농도 프로파일은 가우시안 분포를 가질 수 있고, 상기 제3 도펀트 농도 프로파일은 제5 수직 위치(VP-5)에서 제5 피크 농도(CP-5)를 갖는 단일 피크를 가질 수 있다. p형 콘택층(116cD) 내에 상대적으로 높은 농도의 제3 도펀트가 포함됨에 따라 p형 콘택층(116cD)의 비저항이 감소될 수 있고, p형 반도체층(116PD)과 외부의 전극(또는 제2 전극(119b))과의 사이에 충분히 낮은 콘택 저항을 갖는 p형 콘택층(116cD)이 제공될 수 있다.
도 15는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 나타내는 플로우 차트이다.
도 16a 내지 도 16c는 예시적인 실시예들에 따른 발광 소자(100E)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16c에서, 도 1 내지 도 15에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 15 및 도 16a를 참조하면, 단계 S10A에서, 기판(111) 상에 제1 도펀트를 포함하는 n형 반도체층(114NA)을 형성할 수 있다. 단계 S20A에서, n형 반도체층(114NA) 상에 활성층(115)을 형성할 수 있다.
이후, 단계 S32E에서, 활성층(115) 상에 제2 도펀트를 포함하는 예비 p형 반도체층(116Pa)을 형성할 수 있다. 예시적인 실시예들에 있어서, 예비 p형 반도체층(116Pa)은 약 800℃ 내지 1100℃의 온도에서 MOCVD 공정, MOVPE 공정, HVPE 공정, 또는 MBE 공정에 의해 형성될 수 있고, 상기 예비 p형 반도체층(116Pa)의 형성 공정에서 상기 제2 도펀트가 인시츄 도핑될 수 있다. 예비 p형 반도체층(116Pa)은 상기 제2 도펀트가 저농도로 도핑된 p형 반도체층일 수 있다.
도 15 및 도 16b를 참조하면, 단계 S34E에서, 예비 p형 반도체층(116Pa) 내에 상기 제2 도펀트를 이온 주입할 수 있다.
예시적인 실시예들에 있어서, 예비 p형 반도체층(116Pa) 상면 상에 제2 도펀트를 주입하기 위한 제2 이온 주입 공정(P130)을 수행할 수 있다. 상기 제2 도펀트 및 상기 제2 이온 주입 공정(P130)은 도 5c를 참조로 설명한 상기 제2 도펀트 및 상기 제2 이온 주입 공정(P130)과 유사한 특징을 가질 수 있다.
도 15 및 도 16c를 참조하면, 단계 S36E에서, 예비 p형 반도체층(116Pa)(도 16b 참조)을 열어닐링하여 p형 반도체층(116PE)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도펀트가 주입된 예비 p형 반도체층(116Pa) 상에 제2 열어닐링 공정(P140)을 수행할 수 있다. 상기 제2 열어닐링 공정(P140)은 도 5d를 참조로 설명한 상기 제2 열어닐링 공정(P140)과 유사한 특징을 가질 수 있다.
이후, 도 5e를 참조로 설명한 공정을 수행하여 발광 소자(100E)를 완성할 수 있다.
예시적인 실시예들에 따른 발광 소자(100E)에 따르면, 제2 도펀트가 인시츄 도핑된 예비 p형 반도체층(116Pa) 내에 제2 도펀트가 이온 주입될 수 있다. 따라서, p형 반도체층(116PE) 내에 도핑되는 제2 도펀트의 함량을 현저히 증가시킬 수 있어, 발광 소자(100E)의 발광 효율이 향상될 수 있다.
도 17은 예시적인 실시예들에 따른 발광 소자(200)를 나타내는 단면도이다.
도 17을 참조하면, 발광 소자(200)는 기판(201)과, 기판(201) 상에 순차적으로 배치된 제1 도전형 반도체층(204), 활성층(205) 및 제2 도전형 반도체층(206)을 포함한다. 기판(201)과 제1 도전형 반도체층(204) 사이에 버퍼층(202)이 더 배치될 수 있다.
제1 도전형 반도체층(204)은 도 1 내지 도 16을 참조로 설명한 n형 반도체층(116N, 116NA)로 대체될 수 있고, 제2 도전형 반도체층(206)은 도 1 내지 도 16을 참조로 설명한 p형 반도체층(116P, 116PA, 116PC, 116PD, 116PE)로 대체될 수 있다.
제1 도전형 반도체층(204)의 상에는 V-피트 생성층(220)이 형성될 수 있다. V-피트 생성층(220)은 제1 도전형 반도체층(204)에 인접할 수 있다. V-피트 생성층(220)은 GaN, 또는 불순물이 도핑된 GaN 층일 수 있다.
V-피트 생성층(220)은, 예를 들면, 약 1×108 cm-2 내지 약 5×109 cm-2의 V-피트 밀도를 가질 수 있다. V-피트 생성층(220)은 약 200 nm 내지 약 800 nm의 두께를 가질 수 있고, V-피트(221)의 입구의 폭(D)은 약 200 nm 내지 약 800 nm일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. V-피트 생성층(220)에 생성된 V-피트(221)는 대략 10도 내지 90도 정도의 꼭지각(θ), 예를 들어 20도 내지 80도를 가질 수 있다. 다시 말해, V-피트(221)를 그 꼭지점을 지나는 수직 평면으로 잘랐을 때 상기 수직 평면과 만나는 두 경사면이 이루는 각이 대략 10도 내지 90도일 수 있다.
V-피트(221)는 기판면과 평행한 성장면((0001면))과 기판면에 대해 경사진 성장면((1-101)면, (11-22)면 또는 다른 경사 결정면)이 함께 존재할 수 있다. 이러한 V-피트(221)는, 발광 구조물을 관통하는 관통 전위의 주위에 형성되어, 관통 전위로 전류가 집중되는 현상을 방지할 수 있다.
V-피트 생성층(220) 상에는 막질 개선층(230)이 배치될 수 있다. 막질 개선층(230)은 MxGa1 - xN의 조성을 가질 수 있다. 여기서, M은 Al 또는 In일 수 있으며, 0.01≤x≤0.3을 만족할 수 있다. 예를 들어, 0.02≤x≤0.08의 범위를 만족할 수 있다. 선택적으로 막질 개선층(230)은 GaN 층과 MxGa1 - xN층(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)이 교대로 적층된 다층 구조를 가질 수 있다. 선택적으로, 막질 개선층(230)은 GaN와 MxGa1 - xN(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)의 초격자층일 수 있다. 막질 개선층(230)의 두께는 약 20 nm 내지 약 100 nm일 수 있다.
제1 도전형 반도체층(204)의 상부에 상기 활성층(205)과 인접하여 초격자층(240)이 배치될 수 있다. 초격자층(240)은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N층(여기서, 0≤x<1, 0≤y<1, 0≤x+y<1)이 반복해서 적층되는 구조를 가질 수 있고, 초격자층(240) 내에 절연 물질층이 부분적으로 형성될 수 있다. 초격자층(240)은 전류의 확산을 촉진하여 넓은 면적에서 균일한 발광이 일어나도록 할 수 있다.
제1 도전형 반도체층(204)에 제1 전극(209a)이 배치될 수 있고, 제2 도전형 반도체층(206) 상에 오믹 콘택층(218)과 제2 전극(219b)이 순차적으로 배치될 수 있다.
도 18a는 예시적인 실시예들에 따른 발광 소자(300)를 나타내는 평면도이며, 도 18b는 도 18a의 I-I' 선에 따른 단면도이다.
도 18a 및 도 18b를 참조하면, 발광 소자(300)은 조명용으로 고출력을 위한 대면적 구조일 수 있다. 발광 소자(300)는 전류 분산의 효율 및 방열 효율을 높이기 위한 구조이다.
발광 소자(300)는 발광 적층체(S)와, 제1 전극(320), 절연층(330), 제2 전극(308) 및 기판(310)을 포함한다. 발광 적층체(S)는 순차적으로 적층된 제1 도전형 반도체층(304), 활성층(305), 제2 도전형 반도체층(306)을 포함할 수 있다. 제1 도전형 반도체층(304)은 도 1 내지 도 16을 참조로 설명한 n형 반도체층(116N, 116NA)로 대체될 수 있고, 제2 도전형 반도체층(306)은 도 1 내지 도 16을 참조로 설명한 p형 반도체층(116P, 116PA, 116PC, 116PD, 116PE)로 대체될 수 있다.
제1 전극(320)은 제1 도전형 반도체층(304)에 전기적으로 접속하기 위하여 제2 도전형 반도체층(306) 및 활성층(305)과는 전기적으로 절연되어 제1 도전형 반도체층(304)의 적어도 일부 영역까지 연장된 하나 이상의 콘택홀(380)을 포함할 수 있다. 콘택홀(380)은 제1 전극(320)의 계면에서부터 제2 전극(308), 제2 도전형 반도체층(306) 및 활성층(305)을 통과하여 제1 도전형 반도체층(304) 내부까지 연장될 수 있다.
제1 전극(320) 상에는 상기 제2 전극(308)을 상기 도전성 기판(310) 및 제1 도전형 반도체층(304)을 제외한 다른 영역과는 전기적으로 절연시키기 위한 절연층(330)이 배치될 수 있다. 도 18b에 도시된 바와 같이, 절연층(330)은 상기 제1 전극(320)과 제2 전극(308)의 사이뿐만 아니라 콘택홀(380)의 측면에도 형성된다. 이로써, 콘택홀(380)의 측면에 노출되는 상기 제2 전극(308), 제2 도전형 반도체층(306) 및 활성층(305)을 제1 전극(320)으로부터 절연시킬 수 있다. 절연층(330)은 SiO2, SiOxNy, SixNy과 같은 절연 물질을 증착시켜 형성될 수 있다.
콘택홀(380)에 의해 제1 도전형 반도체층(304)의 콘택 영역(C)이 노출되며, 제1 전극(320)의 일부 영역은 상기 콘택홀(380)을 통해 상기 콘택 영역(C)에 접하도록 형성될 수 있다. 이로써, 제1 전극(320)은 제1 도전형 반도체층(304)에 접속될 수 있다.
콘택홀(380)은 접촉 저항이 낮아지도록 개수, 형상, 피치, 제1 및 제2 도전형 반도체층(304, 306)과의 접촉 직경(또는 접촉 면적) 등이 적절히 조절될 수 있으며(도 18a 참조), 행과 열을 따라 다양한 형태로 배열됨으로써 전류 흐름이 개선될 수 있다. 컨택 영역(C) 면적은 발광 적층체(S)의 평면 면적의 0.1% 내지 20%의 범위가 되도록 도전성 비아의 개수 및 접촉 면적이 조절될 수 있다.
제1 전극(308)은 도 18b에서 도시된 바와 같이 질화물 적층체(S) 외부로 연장되어 노출된 전극 형성 영역(E)을 제공한다. 전극 형성 영역(E)은 외부 전원을 제1 전극(308)에 연결하기 위한 전극 패드부(319)를 구비할 수 있다. 이러한 전극 형성 영역(E)은 1개로 예시되어 있으나, 필요에 따라 복수개로 구비할 수 있다. 전극 형성 영역(E)은 도 18a에 도시된 바와 같이 발광면적을 최대화하기 위해서 발광 소자(300)의 일측 모서리에 형성할 수 있다.
전극 패드부(319) 주위에는 에칭스톱용 절연층(340)에 배치될 수 있다. 에칭스톱용 절연층(340)은 발광적층체(S) 형성 후 그리고 제2 전극(308) 형성 전에 전극 형성 영역(E)에 형성될 수 있으며, 전극 형성 영역(E)를 위한 에칭 공정시에 에칭스톱으로 작용할 수 있다.
도 19는 예시적인 실시예들에 따른 발광 소자(400)를 나타내는 단면도이다.
도 19를 참조하면, 발광 소자(400)는 기판(401) 상에 형성된 반도체 적층체(410)을 포함하고, 반도체 적층체(410)는 제1 도전형 반도체층(414), 활성층(415) 및 제2 도전형 반도체층(416)을 포함할 수 있다. 제1 도전형 반도체층(414)은 도 1 내지 도 16을 참조로 설명한 n형 반도체층(116N, 116NA)로 대체될 수 있고, 제2 도전형 반도체층(416)은 도 1 내지 도 16을 참조로 설명한 p형 반도체층(116P, 116PA, 116PC, 116PD, 116PE)로 대체될 수 있다.
제1 전극(422)은 제2 도전형 반도체층(416) 및 활성층(415)을 관통하여 제1 도전형 반도체층(414)과 접속된 도전성 비아와 같은 연결 전극부(422a) 및 연결 전극부(422a)에 연결된 제1 전극 패드(422b)를 포함할 수 있다. 연결 전극부(422a)는 절연층(421)에 의하여 둘러싸여 활성층(414) 및 제2 도전형 반도체층(416)과 전기적으로 분리될 수 있다. 연결 전극부(422a)는 반도체 적층체(S)이 식각된 영역에 배치될 수 있다. 연결 전극부(422a)는 접촉 저항이 낮아지도록 개수, 형상, 피치 또는 제1 도전형 반도체층(414)과의 접촉 면적 등을 적절히 설계할 수 있다. 또한, 연결 전극부(422a)는 반도체 적층체(410) 상에 행과 열을 이루도록 배열됨으로써 전류 흐름을 개선시킬 수 있다.
제2 전극(424)은 제2 도전형 반도체층(416) 상의 오믹 콘택층(424a) 및 제2 전극 패드(424b)를 포함할 수 있다.
제1 및 제2 전극(422, 424)은 절연층(421)에 의하여 서로 전기적으로 분리될 수 있다. 절연층(421)은 전기적으로 절연 특성을 갖는 물질을 포함할 수 있으며, 예를 들어, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물을 포함할 수 있다. 필요에 따라, 광투과성 물질 내에 광 반사성 필러를 분산시켜 광반사 구조를 형성할 수 있다. 이와 달리, 절연층(421)은 서로 다른 굴절률을 갖는 복수의 절연막들이 교대로 적층된 다층 반사구조일 수 있다. 예를 들어 이러한 다층 반사구조는 제1 굴절률을 갖는 제1 절연막과 제2 굴절률을 갖는 제2 절연막이 교대로 적층된 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다.
도 20은 예시적인 실시예들에 따른 발광 소자 패키지(500)를 나타내는 단면도이다.
도 20을 참조하면, 발광 소자 패키지(500)는 도 1 내지 도 3을 참조로 설명한 발광 소자(100), 실장 기판(510) 및 봉지체(503)를 포함할 수 있다. 발광 소자(100)는 도 4 내지 도 16을 참조로 설명한 발광 소자(100A, 100B, 100C, 100D, 100E)로 대체될 수 있다. 발광 소자(100)는 실장 기판(510)에 실장되어 와이어(W)를 통하여 실장 기판(510)과 전기적으로 연결될 수 있다. 실장 기판(510)은 기판 본체(511), 상부 전극(513), 하부 전극(514), 및 상부 전극(513)과 하부 전극(514)을 연결하는 관통 전극(512)을 포함할 수 있다. 실장 기판(510)의 본체는 수지 또는 세라믹 또는 금속일 수 있으며, 상부 또는 하부 전극(513, 614)은 Au, Cu, Ag, Al와 같은 금속 물질을 포함할 수 있다. 예를 들어, 실장 기판(510)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(510)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(503)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(503) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 111: 기판
112: 버퍼층 114U: 제1 언도프 반도체층
114N: n형 반도체층 115: 활성층
116P: p형 반도체층 116U: 제2 언도프 반도체층
118: 오믹 콘택층 119a: 제1 전극
119b: 제2 전극

Claims (20)

  1. 기판 상에 제1 도펀트를 포함하는 n형 반도체층을 형성하는 단계;
    상기 n형 반도체층 상에 활성층을 형성하는 단계; 및
    상기 활성층 상에 제2 도펀트를 포함하는 p형 반도체층을 형성하는 단계를 포함하며,
    상기 n형 반도체층을 형성하는 단계는,
    상기 기판 상에 상기 제1 도펀트가 포함되지 않은 제1 언도프 반도체층을 형성하는 단계;
    상기 제1 언도프 반도체층 상에 상기 제1 도펀트를 이온 주입하는 단계; 및
    상기 제1 언도프 반도체층을 열어닐링하는 단계;를 포함하는 것을 특징으로 하는 발광 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 n형 반도체층 내의 상기 제1 도펀트의 농도가 상기 기판의 상면에 수직한 제1 방향을 따라 가우시안 분포를 갖는 것을 특징으로 하는 발광 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 n형 반도체층 내의 상기 제1 도펀트는, 상기 기판의 상면에 수직한 제1 방향을 따른 제1 수직 위치에서 제1 피크 농도를 가지며, 상기 제1 피크 농도는 1×1018 atoms/cm3보다 큰 것을 특징으로 하는 발광 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 언도프 반도체층을 열어닐링하는 단계는 수소 분위기에서 1000℃ 내지 1200℃의 온도에서 수행되는 것을 특징으로 하는 발광 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 p형 반도체층을 형성하는 단계는,
    상기 기판 상에 상기 제2 도펀트가 포함되지 않은 제2 언도프 반도체층을 형성하는 단계;
    상기 제2 언도프 반도체층 상에 상기 제2 도펀트를 이온 주입하는 단계; 및
    상기 제2 언도프 반도체층을 열어닐링하는 단계;를 포함하는 것을 특징으로 하는 발광 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 p형 반도체층 내의 상기 제2 도펀트의 농도가 상기 기판의 상면에 수직한 제1 방향을 따라 가우시안 분포를 갖는 것을 특징으로 하는 발광 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 p형 반도체층 내의 상기 제2 도펀트는, 상기 기판의 상면에 수직한 제1 방향을 따른 제2 수직 위치에서 제2 피크 농도를 가지며, 상기 제2 피크 농도는 1×1020 atoms/cm3보다 크고,
    상기 제2 언도프 반도체층을 열어닐링하는 단계는 질소 분위기에서 800℃ 내지 1100℃의 온도에서 수행되는 것을 특징으로 하는 발광 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 p형 반도체층을 형성하는 단계는,
    상기 기판 상에 상기 제2 도펀트가 포함되지 않은 제2 언도프 반도체층을 형성하는 단계;
    상기 제2 언도프 반도체층 상에 상기 제2 도펀트를 제1 이온 주입하는 단계;
    상기 제2 언도프 반도체층 상에 상기 제2 도펀트를 제2 이온 주입하는 단계; 및
    상기 제2 언도프 반도체층을 열어닐링하는 단계;를 포함하고,
    상기 제2 언도프 반도체층 내에서 상기 기판의 상면에 수직한 제1 방향을 따른 제2 수직 위치에서 상기 제2 도펀트가 제2 피크 농도를 갖도록 상기 제1 이온 주입하는 단계의 이온 주입 에너지가 조절되며,
    상기 제2 언도프 반도체층 내에서 상기 제1 방향을 따른 제3 수직 위치에서 상기 제2 도펀트가 제3 피크 농도를 갖도록 상기 제2 이온 주입하는 단계의 이온 주입 에너지가 조절되는 것을 특징으로 하는 발광 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 p형 반도체층 상에 제3 도펀트를 포함하는 p형 콘택층을 형성하는 단계를 더 포함하며,
    상기 p형 콘택층을 형성하는 단계는,
    상기 p형 반도체층 상에 상기 제3 도펀트가 포함되지 않은 제3 언도프 반도체층을 형성하는 단계;
    상기 제3 언도프 반도체층 상에 상기 제3 도펀트를 이온 주입하는 단계; 및
    상기 제3 언도프 반도체층을 열어닐링하는 단계;를 포함하고,
    상기 p형 콘택층 내의 상기 제3 도펀트는 상기 기판의 상면에 수직한 제1 방향을 따른 제4 수직 위치에서 제4 피크 농도를 갖는 것을 특징으로 하는 발광 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 p형 반도체층을 형성하는 단계는,
    상기 기판 상에 제2 도펀트를 제1 농도로 포함하는 예비 p형 반도체층을 형성하는 단계;
    상기 예비 p형 반도체층 상에 상기 제2 도펀트를 이온 주입하는 단계; 및
    상기 예비 p형 반도체층을 열어닐링하는 단계;를 포함하고,
    상기 예비 p형 반도체층을 형성하는 단계에서, 상기 제2 도펀트가 상기 예비 p형 반도체층 내에 인시츄 도핑되는 것을 특징으로 하는 발광 소자의 제조 방법.
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