TWI710133B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包括一基板與一緩衝層，緩衝層設置於基板之上。半導體裝置也包括一通道層，通道層設置於緩衝層之上。半導體裝置更包括一阻障層，阻障層設置於通道層之上。半導體裝置包括一源極、一汲極與一閘極，源極、汲極與閘極設置於阻障層之上，且源極與汲極分別位於閘極的兩側。半導體裝置也包括一第一摻雜區，第一摻雜區自阻障層的頂表面向下延伸並位於源極與汲極的外側。半導體裝置更包括一第二摻雜區，第二摻雜區自阻障層的頂表面向下延伸並位於閘極的下方。

Description

半導體裝置及其製造方法
本揭露實施例係有關於一種半導體裝置，且特別有關於一種用於高電子遷移率電晶體(high electron mobility transistors, HEMT)元件的半導體裝置。
在半導體工業中，氮化鎵(gallium nitride, GaN)由於具有許多優秀的材料特性，例如：高抗熱性、寬能隙(band-gap)、高電子飽和速率等，因而常被用來形成各種積體電路元件，例如：高電子遷移率電晶體(HEMT)元件。高電子遷移率電晶體可以具有高崩潰電壓、高電子遷移率與低輸入電容等優點，因而適合用於高功率元件上。
現有的高電子遷移率電晶體雖大致符合需求，但並非在每個方面皆令人滿意，仍需進一步改良，以提升效能並具有更廣泛的應用。
本揭露實施例包括一種半導體裝置。半導體裝置包括一基板與一緩衝層，緩衝層設置於基板之上。半導體裝置也包括一通道層，通道層設置於緩衝層之上。半導體裝置更包括一阻障層，阻障層設置於通道層之上。半導體裝置包括一源極、一汲極與一閘極，源極、汲極與閘極設置於阻障層之上，且源極與汲極分別位於閘極的兩側。半導體裝置也包括一第一摻雜區，第一摻雜區自阻障層的頂表面向下延伸並位於源極與汲極的外側。半導體裝置更包括一第二摻雜區，第二摻雜區自阻障層的頂表面向下延伸並位於閘極的下方。
本揭露實施例包括一種半導體裝置的製造方法。半導體裝置的製造方法包括在一基板上方形成一緩衝層。半導體裝置的製造方法也包括在緩衝層上方形成一通道層。半導體裝置的製造方法更包括在通道層上方形成一阻障層。半導體裝置的製造方法包括在阻障層上方形成一圖案化隔絕層。圖案化隔絕層對應於一源極預定區及一汲極預定區設置。圖案化隔絕層具有一孔洞，孔洞對應於一閘極預定區設置，且閘極預定區的下方定義一通道區。半導體裝置的製造方法也包括在圖案化隔絕層上方形成一遮罩層，遮罩層定義至少一隔絕區。半導體裝置的製造方法更包括執行一第一植入製程與一第二植入製程，以在隔絕區形成一第一摻雜區並在通道區形成一第二摻雜區。半導體裝置的製造方法包括將圖案化隔絕層與遮罩層移除。半導體裝置的製造方法更包括在阻障層上方形成形成一源極、汲極及閘極。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在… 下方」、「下方」、「較低的」、「在… 上方」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
在說明書中，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，或10%之內，或5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
以下根據本發明的一些實施例，提出一種半導體裝置，且特別適用於高電子遷移率電晶體(HEMT)元件，但本揭露並非以此為限。高電子遷移率電晶體元件一般可分為增強型(enhancement mode, E-mode)高電子遷移率電晶體元件與空乏型(depletion mode, D-mode)高電子遷移率電晶體元件。
在製作增強型(E-mode)高電子遷移率電晶體元件時，常需要透過複雜、難以控制的磊晶(epitaxy)製程或高難度的蝕刻製程來完成。本揭露實施例透過設置特定摻雜區於半導體裝置中，進一步地說，由相對較穩定的空乏型(D-mode)高電子遷移率電晶體元件製程藉由設置特定摻雜區來製作增強型(E-mode)高電子遷移率電晶體元件，除了可降低製程複雜度，同時更有效節省成本。
第1圖至第4圖是根據本揭露的一些實施例，說明形成第4圖所示之半導體裝置100在各個不同製程階段的部分剖面示意圖。要注意的是，為了更清楚顯示本揭露實施例的特徵，第1圖至第4圖中可能省略部分元件。
參照第1圖，提供基板10。在一些實施例中，基板10可為整塊的(bulk)半導體基板或包含由不同材料形成的複合基板，並且可以將基板10摻雜(例如使用p型或n型摻質)或不摻雜。在一些實施例中，基板10可包含半導體基板、玻璃基板或陶瓷基板，例如矽基板、矽鍺基板、碳化矽、氮化鋁基板、藍寶石(Sapphire)基板、前述之組合或類似的材料，但本揭露實施例並非以此為限。在一些實施例中，基板10可包含絕緣體上覆半導體(semiconductor-on-insulator, SOI)基板，其係經由在絕緣層上設置半導體材料所形成。
如第1圖所示，可在基板10上方形成緩衝層14，以緩解基板10與緩衝層14之上的膜層之間的晶格差異，提升結晶品質。在一些實施例中，緩衝層14的材料可包含III-V族化合物半導體材料，例如III族氮化物。舉例來說，緩衝層14的材料可包含氮化鎵(GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(aluminium indium nitride, AlInN)、類似的材料或前述之組合，但本揭露實施例並非以此為限。在一些實施例中，緩衝層14可透過沉積製程所形成，例如化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、分子束磊晶(molecular beam epitaxy, MBE)、液相磊晶(liquid phase epitaxy, LPE)、類似的製程或前述之組合，但本揭露實施例並非以此為限。在一些實施例中，緩衝層14可包含摻雜的碳。
如第1圖所示，在形成緩衝層14之前，可在基板10上方形成生長層12，亦即，生長層12可介於基板10與緩衝層14之間。生長層12可進一步緩解緩衝層14和基板10之間的晶格差異，提升結晶品質。在一些實施例中，生長層12的材料可包括氮化鋁(AlN)、氧化鋁(Al 2O 3)、氮化鋁鎵(AlGaN)、碳化矽(SiC)、鋁(Al)、其他適合之材料或前述之組合所形成，但本揭露實施例並非以此為限。生長層12可以是單層或多層結構。在一些實施例中，生長層12可由磊晶成長製程形成，例如金屬有機化學氣相沉積(metal organic chemical vapor deposition, MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy, HVPE)、分子束磊晶法(MBE)、其他適合之方法或前述之組合所形成，但本揭露實施例並非以此為限。
如第1圖所示，可在緩衝層14上方形成通道層16。在一些實施例中，通道層16的材料可包含一或多種III-V族化合物半導體材料，例如III族氮化物。在一些實施例中，通道層16的材料可包括氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鎵(indium gallium nitride, InGaN)、氮化銦鎵鋁(indium gallium aluminium nitride, InGaAlN)、類似的材料或前述之組合，但本揭露實施例並非以此為限。在一些實施例中，通道層16可具有摻雜物，例如n型摻雜物或p型摻雜物。通道層16可由沉積製程所形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、其他適合之方法或前述之組合所形成。舉例來說，通道層16可使用含鎵的前驅物以及含氮的前驅物，藉由金屬有機化學氣相沉積(MOCVD)磊晶長成。含鎵的前驅物可包括三甲基鎵(trimethylgallium, TMG)、三乙基鎵(triethylgallium, TEG)、或其他合適的化學品；含氮的前驅物包括氨(ammonia, NH3)、叔丁胺(tertiarybutylamine, TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。然而，本揭露實施例並非以此為限。
如第1圖所示，可在通道層16上方形成阻障層18。在一些實施例中，阻障層18的材料可包含一或多種III-V族化合物半導體，例如，III族氮化物。在一些實施例中，阻障層18的材料可包括氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化銦鎵鋁(InGaAlN)、類似的材料或前述之組合，但本揭露實施例並非以此為限。在一些實施例中，阻障層18可具有摻雜物，例如n型摻雜物或p型摻雜物。阻障層18可由沉積製程所形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、其他適合之方法或前述之組合所形成。舉例來說，阻障層18可使用含鋁的前驅物、含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(MOCVD)磊晶長成。含鋁的前驅物包含三甲基鋁(trimethylaluminum, TMA)、三乙基鋁(triethylaluminum, TEA)、或其他合適的化學品；含鎵的前驅物包含三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包含氨(NH 3)、叔丁胺(TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。然而，本揭露實施例並非以此為限。
透過通道層16與阻障層18之間不同能帶所引發之自發性極化及壓電極化效應，形成二維電子氣(two-dimensional electron gas, 2DEG)於通道層16與阻障層18之間的異質界面上，如第1圖中所繪之虛線所示。本揭露實施例之半導體裝置100可利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(HEMT)元件。
在一些實施例中，如第1圖所示，可在阻障層18上方形成摻雜的化合物半導體層20。在一些實施例中，化合物半導體層20的材料可包括以p型摻雜、以n型摻雜或無摻雜的氮化鎵(GaN)，但本揭露實施例並非以此為限。化合物半導體層20可例如透過磊晶成長製程在阻障層18上沉積摻雜的化合物半導體材料所形成，但本揭露實施例並非以此為限。
在一些實施例中，如第1圖所示，可在化合物半導體層20上方形成保護層22。在一些實施例中，保護層22的材料可包含絕緣材料或介電材料，例如氧化矽(SiO 2)、氮化矽(SiN)、氮氧化矽(SiON)、氧化鋁(Al 2O 3)、氮化鋁(AlN)、氧化鎂(MgO)、氮化鎂(Mg 3N 2)、氧化鋅(ZnO)、氧化鈦(TiO 2)、其他合適的材料或前述之組合，但本揭露實施例並非以此為限。在一些實施例中，保護層22的材料為氮化物，例如氮化矽或氮化鋁。在一些實施例中，保護層22可透過化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)或其他合適的方法所形成。化學氣相沉積例如包括電漿輔助化學氣相沉積(plasma enhanced CVD, PECVD)、原子層沉積(ALD)，物理氣相沉積例如包括濺鍍(sputtering)，但本揭露實施例並非以此為限。
如第2圖所示，可在阻障層18(保護層22)上方形成隔絕層24。在一些實施例中，隔絕層24的材料可包含介電材料，例如氧化矽(SiO 2)、氮化矽(SiN)、氮氧化矽(SiON)、氧化鋁(Al 2O 3)、氮化鋁(AlN)、氧化鎂(MgO)、氮化鎂(Mg 3N 2)、氧化鋅(ZnO)、氧化鈦(TiO 2)、其他合適的材料或前述之組合。在一些實施例中，隔絕層24的厚度T1可介於50至150nm，但本揭露實施例並非以此為限。
具體而言，隔絕層24為一圖案化隔絕層24，其可對應於源極預定區26及汲極預定區28設置，且隔絕層24具有孔洞24O，孔洞24O可對應於閘極預定區29設置。在此，源極預定區26是指後續形成源極36(見第4圖)的區域，汲極預定區28是指後續形成汲極38(見第4圖)的區域，而閘極預定區29是指後續形成閘極40(見第4圖)的區域。亦即，隔絕層24可設置於保護層22的一部分上方，並裸露出保護層22的其他部分。在一些實施例中，閘極預定區29的下方可定義一通道區24R(見第3圖)。
在一些實施例中，可透過沉積製程、光微影製程、其他適當之製程或前述之組合形成圖案化隔絕層24，但本揭露實施例並非以此為限。舉例來說，光微影製程可包含光阻塗佈(例如，旋轉塗佈(spin-on coating))、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking, PEB)、顯影(developing)、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的製程或前述之組合，但本揭露實施例並非以此為限。
如第3圖所示，可在保護層22與隔絕層24上方形成遮罩層30。舉例而言，遮罩層30可包含光阻，例如正型光阻(positive photoresist)或負型光阻(negative photoresist)。在一些實施例中，遮罩層30可為單層或多層結構。可透過例如沉積製程、光微影製程、其他適當之製程或前述之組合形成遮罩層30，但本揭露實施例並非以此為限。在一些實施例中，沉積製程包含旋轉塗佈、化學氣相沉積(CVD)、原子層沉積(ALD)、類似的製程或前述之組合，光微影製程如前所述，在此不多加贅述。
具體而言，遮罩層30可覆蓋隔絕層24之頂表面與側表面，並填滿孔洞24O，且仍裸露出保護層22的一部分。在一些實施例中，遮罩層30所裸露出保護層22的部分的下方可定義至少一隔絕區30R。在一些實施例中，遮罩層30的厚度T2可介於900至 1200nm，但本揭露實施例並非以此為限。
接著，執行第一植入製程與第二植入製程，以形成兩種不同的摻雜區(即第一摻雜區32與第二摻雜區34)。具體而言，可透過第一植入製程將中性原子或中性分子垂直植入隔絕區30R，並透過第二植入製程將中性原子或中性分子垂直植入隔絕區30R與通道區24R，以在隔絕區30R形成第一摻雜區32，並在通道區24R形成第二摻雜區34。亦即，第一摻雜區32與第二摻雜區34中的摻雜質為中性原子或中性分子。在一些實施例中，中性原子或中性分子為氮(N)、氮氣(N 2)或氬(Ar)，但本揭露實施例並非以此為限。在植入中性原子或中性分子後，可使第一摻雜區32與第二摻雜區34非晶化及缺陷中心，使其具有較高的阻值，使得形成的半導體元件100可具有較低的漏電流。
在一些實施例中，第一摻雜區32的深度D1可介於300至500nm，而第二摻雜區34的深度D2可介於40至120nm，但本揭露實施例並非以此為限。亦即，第一摻雜區32的深度D1大於第二摻雜區34的深度D2。如第3圖所示，第一摻雜區32的底表面32B可位於通道層16中，第二摻雜區34的底表面34B可位於通道層16中並接近二維電子氣(2DEG)，但本揭露實施例並非以此為限。
在一些實施例中，第一植入製程可以三次不同的能量大小(例如，40keV、120keV及140keV)，將濃度為3E14/cm 3的中性原子或中性分子植入隔絕區30R，但本揭露實施例並非以此為限。此時，由於第一植入製程的三次植入能量不足以穿越遮罩層30，因此中性原子或中性分子可植入上方裸露的隔絕區30R，而不會植入被遮罩層30所覆蓋的區域。
接著，在一些實施例中，第二植入製程的能量大小(例如，200keV)可以大於第一植入製程的能量大小，將濃度為1E12/cm 3的中性原子或中性分子植入隔絕區30R與通道區24R，以在隔絕區30R形成第一摻雜區32及在通道區24R形成第二摻雜區34，但本揭露實施例並非以此為限。在此，由於第二植入製程的能量大小足以穿越遮罩層30但仍無法穿越隔絕層24與遮罩層30同時覆蓋的區域，因此，中性原子或中性分子可植入上方裸露的隔絕區30R以及僅被遮罩層30覆蓋的通道區24R，但仍不會植入被隔絕層24與遮罩層30同時覆蓋的區域。
亦即，在一些實施例中，第一植入製程的植入能量小於第二植入製程的植入能量，舉例來說，第一植入製程的植入能量可介於30至160keV，而第二植入製程的植入能量可介於180至300keV；在一些實施例中，第一植入製程的植入濃度大於第二植入製程的植入濃度，舉例來說，第一植入製程的植入濃度可介於1至5E14/cm 3，而第二植入製程的植入濃度可介於1至5E12/cm 3，亦即，第一摻雜區32的平均摻雜濃度可大於第二摻雜區34的平均摻雜濃度，但本揭露實施例並非以此為限。
如第4圖所示，可將隔絕層24與遮罩層30移除，並在阻障層18上方形成形成源極36、汲極38及閘極40，以形成半導體裝置100。具體而言，源極36、汲極38可形成於化合物半導體層20之上，閘極40可形成於保護層22之上，且源極36與汲極38分別位於閘極40的兩側。在一些實施例中，部分源極36與部分汲極38可向下延伸至阻障層18，亦即，源極36的底表面36B與汲極38的底表面38B可位於阻障層18中，但本揭露實施例並非以此為限。在一些實施例中，源極36與汲極38可向下延伸至半導體裝置100的其他層中，可視實際需求改變。
在一些實施例中，源極36的材料可包括導電材料，例如金屬、金屬矽化物、其他合適的材料或前述材料之組合。金屬可包括金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合、前述之合金或前述之多層。然而，本揭露實施例並非以此為限。在一些實施例中，汲極38及閘極40的材料可與源極36的材料相同或相似，在此不多加贅述。
可透過沉積製程、光微影製程或其他合適的製程形成源極36與汲極38。在一些實施例中，沉積製程可包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)(例如，濺鍍)、其他合適的製程或前述之組合，光微影製程可包含光阻塗佈(例如旋轉塗佈)、軟烘烤、光罩對準、曝光、曝光後烘烤(PEB)、顯影、清洗、乾燥(例如硬烘烤)、其他合適的製程或前述之組合，但本揭露實施例並非以此為限。
在一些實施例中，形成源極36與汲極38的步驟可包括蝕刻製程。在一些實施例中，蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程或前述之組合，但本揭露實施例並非以此為限。舉例來說，乾式蝕刻製程可包含反應性離子蝕刻(reactive ion etch, RIE)、感應耦合式電漿(inductively-coupled plasma, ICP)蝕刻、中子束蝕刻(neutral beam etch, NBE)、電子迴旋共振式(electron cyclotron resonance, ERC)蝕刻、類似的蝕刻製程或前述之組合，但本揭露實施例並非以此為限。舉例來說，濕式蝕刻製程可以使用例如氫氟酸(hydrofluoric acid, HF)、氫氧化銨(ammonium hydroxide, NH 4OH)或任何合適的蝕刻劑。
類似地，可透過沉積製程、光微影製程、蝕刻製程或其他合適的製程形成閘極40，但本揭露實施例並非以此為限。沉積製程、光微影製程、蝕刻製程的例子如前所述，在此不多加贅述。
在一些實施例中，第一摻雜區32與第二摻雜區34可自阻障層18的頂表面(在如第4圖所示之實施例中自保護層22的頂表面)向下延伸，第一摻雜區32可位於源極36與汲極38的外側，而第二摻雜區34可位於閘極40的下方，但本揭露實施例並非以此為限。
承上述說明，本揭露實施例之半導體裝置包括第一植入製程與第二植入製程，第二植入製程可於閘極下方形成第二摻雜區，第二摻雜區可改變半導體裝置的能帶分布，使臨界電壓(threshold voltage)Vt提高，以達成半導體裝置的常關(normally-off)狀態。
再者，第一植入製程的植入能量小於第二植入製程的植入能量，且第一植入製程的植入濃度大於第二植入製程的植入濃度，因此，第二植入製程不會影響隔絕區的隔絕能力。相較於一般的高電子遷移率電晶體(HEMT)元件，透過本揭露實施例之半導體裝置形成增強型(E-mode)高電子遷移率電晶體元件時，不需要透過複雜、難以控制的磊晶製程或高難度的蝕刻製程即可完成，可降低製程複雜度，同時有效節省成本。
以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露。
整份本說明書對特徵、優點或類似語言的引用並非意味可以利用本揭露實現的所有特徵和優點應該是或者在本揭露的任何單個實施例中。相對地，涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本揭露的至少一個實施例中。因而，在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。
再者，在一個或多個實施例中，可以任何合適的方式組合本揭露的所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下，在某些實施例中可辨識附加的特徵和優點，這些特徵和優點可能不存在於本揭露的所有實施例中。
100:半導體裝置
10:基板
12:生長層
14:緩衝層
16:通道層
18:阻障層
20:化合物半導體層
22:保護層
24:隔絕層
24O:孔洞
24R:通道區
26:源極預定區
28:汲極預定區
29:閘極預定區
30:遮罩層
30R:隔絕區
32:第一摻雜區
32B:底表面
34:第二摻雜區
34B:底表面
36:源極
36B:源極底表面
38:汲極
38B:汲極底表面
40:閘極
D1、D2:深度
T1、T2:厚度
以下將配合所附圖式詳述本揭露實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露實施例的技術特徵。 第1圖至第4圖是根據本揭露的一些實施例，說明形成第4圖所示之半導體裝置在各個不同製程階段的部分剖面示意圖。
100:半導體裝置
10:基板
12:生長層
14:緩衝層
16:通道層
18:阻障層
20:化合物半導體層
22:保護層
32:第一摻雜區
34:第二摻雜區
36:源極
36B:源極底表面
38:汲極
38B:汲極底表面
40:閘極

Claims (9)

  1. 一種半導體裝置，包括：一基板；一緩衝層，設置於該基板之上；一通道層，設置於該緩衝層之上；一阻障層，設置於該通道層之上；一源極、一汲極與一閘極，設置於該阻障層之上，且該源極與該汲極分別位於該閘極的兩側；一第一摻雜區，自該阻障層的頂表面向下延伸並位於該源極與該汲極的外側；以及一第二摻雜區，自該阻障層的頂表面向下延伸並位於該閘極的下方，其中該第一摻雜區與該第二摻雜區中的摻雜質為中性原子或中性分子。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區的深度大於該第二摻雜區的深度。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區的底表面與該第二摻雜區的底表面位於通道層中。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區的平均摻雜濃度大於該第二摻雜區的平均摻雜濃度。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括：一生長層，設置於該基板與該緩衝層之間；一化合物半導體層，設置於該阻障層之上；及一保護層，設置於該化合物半導體層之上； 其中該源極、該汲極及該閘極設置於該保護層之上。
  6. 一種半導體裝置的製造方法，包括：在一基板上方形成一緩衝層；在該緩衝層上方形成一通道層；在該通道層上方形成一阻障層；在該阻障層上方形成一圖案化隔絕層，該圖案化隔絕層對應於一源極預定區及一汲極預定區設置，該圖案化隔絕層具有一孔洞，該孔洞對應於一閘極預定區設置，且該閘極預定區的下方定義一通道區；在該圖案化隔絕層上方形成一遮罩層，該遮罩層定義至少一隔絕區；執行一第一植入製程與一第二植入製程，以在該隔絕區形成一第一摻雜區並在該通道區形成一第二摻雜區；將該圖案化隔絕層與該遮罩層移除；以及在該阻障層上方形成形成一源極、一汲極及一閘極。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該第一植入製程的植入能量小於該第二植入製程的植入能量。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中第一植入製程的植入濃度大於該第二植入製程的植入濃度。
  9. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該遮罩層的厚度介於900至1200nm。
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