CN105304702B - 碳化硅半导体器件 - Google Patents

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Abstract

本发明涉及碳化硅半导体器件。提供了一种可用于在负载短路时抑制元件损坏的碳化硅半导体器件。MOSFET包括碳化硅层、栅极绝缘膜、栅电极、源电极和漏电极。碳化硅层包括漂移区、体区和源极区。MOSFET被配置成使得在碳化硅层的厚度方向和体区中载流子的迁移方向上的横截面中、在源极区和源电极的接触宽度用n(μm)表示的情况下，并且在沟道区中形成反型层的导通状态下的MOSFET的导通电阻用RonA(mΩcm2)表示的情况下，关系表达式n＜‑0.02RonA+0.7成立。

Description

碳化硅半导体器件
技术领域
本公开涉及一种碳化硅半导体器件。
背景技术
采用碳化硅的示例性半导体器件是MOSFET(金属氧化物半导体场效应晶体管)。MOSFET是一种通过根据栅极电压的阈值控制是否在沟道区中形成反型层，来使电流能在源电极和漏电极之间传导和中断的半导体器件。例如，在日本专利特开No.2012-33731中，和Brett A.Hull、Charlotte Jonas、Sei-Hyung Ryu、Mrinal Das、MichaelO’Loughlin、Fatima Husna、Robert Callanan、Jim Richmond、Anant Agarwal、John Palmour和CharlesScozzie，“Performance of 60A,1200V 4H-SiC DMOSFETs”，材料科学论坛，瑞士，TransTech出版公司出版，2009年3月，第615-617卷第749-752页的资料中，公开了采用碳化硅的示例性MOSFET(SiC MOSFET)。在日本专利特开No.2012-33731中，公开了具有改善的短路能力的SiC-MOSFET。同时，Brett A.Hull、Charlotte Jonas、Sei-Hyung Ryu、Mrinal Das、Michael O’Loughlin、Fatima Husna、Robert Callanan、Jim Richmond、Anant Agarwal、John Palmour和Charles Scozzie，“Performance of 60A,1200V 4H-SiC DMOSFETs”，材料科学论坛，瑞士，Trans Tech出版公司出版，2009年3月，第615-617卷第749-752页的资料中，公开了SiC-MOSFET的电流-电压特性、导通电阻等。
发明内容
根据本公开的碳化硅半导体器件包括碳化硅层、栅极绝缘膜、栅电极、第一电极和第二电极。碳化硅层包括第一主表面和与第一主表面相反的第二主表面。碳化硅层包括第一杂质区、第二杂质区和第三杂质区。第一杂质区具有第一导电类型。第二杂质区与第一杂质区相接触，并具有不同于第一导电类型的第二导电类型。第三杂质区构成第一主表面的一部分、形成为使第二杂质区介于第三杂质区和第一杂质区之间，且具有第一导电类型。栅极绝缘膜形成在第二杂质区上。栅电极形成在栅极绝缘膜上。第一电极与第一主表面中的第三杂质区相接触，并电连接到第三杂质区。第二电极形成在第二主表面上，并电连接到碳化硅层。碳化硅半导体器件被配置成使得通过控制施加到栅电极的电压来控制第一电极和第二电极之间的载流子的迁移。碳化硅半导体器件被配置成使得在碳化硅层的厚度方向和第二杂质区中载流子的迁移方向上的横截面中、在第三杂质区和第一电极的接触宽度用n(μm)表示的情况下，并且在导通状态下碳化硅半导体器件的导通电阻用RonA(mΩcm2)表示的情况下，关系表达式n＜-0.02RonA+0.7成立。
附图说明
图1是示出根据第一实施例的碳化硅半导体器件的结构的示意横截面图。
图2是示出根据第一实施例的碳化硅半导体器件的结构的示意平面图。
图3是示意性示出根据第一实施例的制造碳化硅半导体器件的方法的流程图。
图4是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S10)和(S20)的示意图。
图5是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S30)和(S40)的示意图。
图6是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S50)的示意图。
图7是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S60)和(S70)的示意图。
图8是示出根据第二实施例的碳化硅半导体器件的结构的示意横截面图。
图9是示出根据第二实施例的碳化硅半导体器件的结构的示意平面图。
图10是示意性示出根据第二实施例的制造碳化硅半导体器件的方法的流程图。
图11是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S100)至(S120)的示意图。
图12是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S120)的示意图。
图13是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
图14是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
图15是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
图16是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S140)的示意图。
图17是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S150)至(S170)的示意图。
图18是示出导通电阻与源电极和源极区的接触宽度之间关系的图。
图19是用来示例SiC-MOSFET的I-V特性的图。
图20是示出SiC-MOSFET的I-V特性的图。
图21是示出导通时间与接触区的面积和体区的面积的比率之间关系的图。
图22是示意性示出包括在碳化硅半导体器件中的碳化硅层的表面的精细结构的局部横截面图。
图23示出了多型体4H的六边形晶体中的(000-1)面的晶体结构。
图24示出了沿图23的线XXIV-XXIV的(11-20)面的晶体结构。
图25示出了在(11-20)面内的具有图22的组合面的表面附近的晶体结构。
图26示出了在从(01-10)面观察时的图22的组合面。
图27是示出在执行热蚀刻和不执行热蚀刻的情况中的每一种中，沟道迁移率与当宏观观察时在沟道表面和(000-1)面之间的角度之间的示例性关系的图。
图28是示出沟道迁移率与在沟道方向和<0-11-2>方向之间的角度的示例性关系的图。
图29示出了图22的变形。
图30示出了转换评估电路。
具体实施方式
[实施例的描述]
本公开的目的是，提供一种在负载短路时能抑制元件击穿的碳化硅半导体器件。
在采用硅的MOSFET中，当在某一栅极电压下增加施加在源电极和漏电极之间的漏极电压时，在具有低漏极电压的低电压区域中漏极电流会增加，在具有高漏极电压的高电压区域中漏极电流会饱和。因此，即使在负载短路时将高电压施加到MOSFET，也能抑制大量电流流动。
然而，当以类似的方式在采用碳化硅的MOSFET中，在某一栅极电压下增加漏极电压时，在高电压区中漏极电流是不容易达到饱和的。因此，在负载短路时在MOSFET中会有大量电流流动，使元件的温度升高，这会不利地导致元件损坏。为了防止元件损坏，需要一种使在具有高漏极电压的区域中的漏极电流更安全地饱和的技术。
(1)根据本公开的碳化硅半导体器件(MOSFET 1、2)包括碳化硅层10、栅极绝缘膜15、栅电极27、第一电极(源电极16)和第二电极(漏电极20)。碳化硅层10包括第一主表面10a和与第一主表面10a相反的第二主表面10b。碳化硅层10包括第一杂质区(漂移区12)、第二杂质区(体区13)和第三杂质区(源极区14)。漂移区12具有第一导电类型(n型)。体区13与漂移区12相接触，并且具有不同于n型的第二电导类型(p型)。源极区14构成第一主表面10a的一部分、形成为使体区13介于源极区14和漂移区12之间，并且具有n型。栅极绝缘膜15形成在体区13上。栅电极27形成在栅极绝缘膜15上。源电极16与第一主表面10a中的源极区14相接触并电连接到源极区14。漏极电极20形成在第二主表面10b上并电连接到碳化硅层10。MOSFET 1、2被配置成，使得通过控制施加到栅电极27的电压来控制源电极16和漏电极20之间的载流子的迁移。MOSFET 1、2被配置成，使得在碳化硅层10的厚度方向和体区13中的载流子的迁移方向上的横截面中、在源极区14和源电极16的接触宽度用n(μm)表示的情况下，并且在导通状态下的MOSFET 1、2的导通电阻用RonA(mΩcm2)表示的情况下，关系表达式n＜-0.02RonA+0.7成立。
关于常规MOSFEF，器件被设计为使源极区和源电极的接触宽度变宽，以减小源极区与源电极之间的电阻。相反，在上述的MOSFET 1、2中，源极区14和源电极16的接触宽度n被限定为小于-0.02RonA+0.7。因此，源极区14和源电极16的接触部分的电阻整体上变高了。而且，当电流值小时，接触部分的电阻具有小的影响，当电流值大时，接触部分的电阻具有大的影响。结果，在具有低漏极电压的区域中能够保持漏极电流，在具有高漏极电压的区域中能够减小漏极电流。通过这样减小高电压区中的漏极电流，即使负载短路时将高电压施加到MOSFET1、2，也能抑制大量电流在MOSFET 1、2中流动。因此，根据MOSFET 1、2，能够在负载短路时抑制元件损坏。
(2)优选地，MOSFET 1、2被配置成使得关系表达式n≤-0.02RonA+0.6成立。通过这样限定源极区14和源电极16的接触宽度n的上限值为-0.02RonA+0.6，如上所述能够更有效地减小高电压区中的漏极电流。结果，能够在负载短路时更有效地抑制元件损坏。
(3)优选地，MOSFET 1、2被配置成使得导通电阻不小于1mΩcm2且不大于15mΩcm2。当导通电阻小于1mΩcm2时，器件的击穿电压会变小。另一方面，当导通电阻大于15mΩcm2，器件的损耗会变大。因此，导通电阻优选不小于1mΩcm2且不大于15mΩcm2。
(4)优选地，在MOSFET 1、2中，接触宽度n不小于0.1μm。当接触宽度n小于0.1μm，源极区14和源电极16的接触部分的电阻会变得太大，从而导致器件的大量损耗。因此，优选地，为了抑制元件损坏并抑制器件的损耗，将接触宽度n限定为小于-0.02RonA+0.7(优选不大于-0.02RonA+0.6)，并将其下限值限定为0.1μm。
(5)优选地，MOSFET 1、2被配置成使得源电极16和源极区14之间的接触电阻不大于1×10-5mΩcm2。当接触电阻大于1×10-5mΩcm2时，在具有低漏极电压的区域中同样会使漏极电流下降，从而导致器件的大量损耗。因此，接触电阻优选不大于1×10-5mΩcm2。
(6)优选地，MOSFET 1被配置成使得通过控制是否在体区13的沟道区CH中形成反型层来控制载流子的迁移。MOSFET 1被配置成使得在导通状态下在沟道区CH中形成反型层。
(7)优选地，在MOSFET 1中，体区13构成第一主表面10a的一部分。MOSFET 1被配置为控制是否在沟道区CH中形成反型层，沟道区CH为在体区13中与第一主表面10相邻的区域。因此，根据本公开，在碳化硅半导体器件中可以采用平面型MOSFET 1。
(8)优选地，在MOSFET 2中，在碳化硅层10中形成有沟槽TR，以在第一主表面10a侧具有开口并且具有暴露体区13的一部分的侧壁表面SW。MOSFET 2被配置成控制是否在沟道区CH中形成反型层，沟道区CH为在体区13中与侧壁表面SW相邻的区域。因此，根据本公开，在碳化硅半导体器件中可以采用沟槽型MOSFET 2。
(9)优选地，在MOSFET 2中，在沟槽TR的侧壁表面SW上，体区13被设置有包括具有{0-33-8}的面取向的第一面S1的表面。因此，能够减小侧壁表面SW中的沟道电阻。结果，能够减小MOSFET 2的导通电阻。
(10)优选地，在MOSFET 2中，该表面微观上包括第一面S1。表面微观上进一步包括具有{0-11-1}的面取向的第二面S2。因此，能够进一步减小侧壁表面SW中的沟道电阻。结果，能够进一步减小MOSFET 2的导通电阻。
(11)优选地，在MOSFET 2中，该表面的第一和第二面S1、S2构成具有{0-11-2}的面取向的组合面SR。因此，能够进一步减小侧壁表面SW中的沟道电阻。结果，能够进一步减小MOSFET 2的导通电阻。
(12)优选地，在MOSFET 2中，该表面相对于{000-1}面宏观上具有62°±10°的偏离角。因此，能够进一步减小侧壁表面SW中的沟道电阻。结果，能够进一步减小MOSFET 2的导通电阻。
(13)优选地，MOSFET 1、2被配置成，使得当将20V的电压施加到栅电极27，并且将不小于20V电压施加在源电极16和漏电极20之间时，源极区14中的电流密度不大于30000A/cm2。因此，在上述的MOSFET 1、2中，即使在施加不小于20V的高漏极电压时，也能抑制大量电流在MOSFET 1、2中流动。
[实施例的细节]
接下来，参考各图将描述实施例的具体实例。应该注意的是，在下述的图中，为相同或对应部分指定相同的参考符号，且不再重复描述。在本说明书中，单个面用()示出，集合面用{}示出。另外，晶体学的负指数应当用上面加有“-”(横条)的数字表示，但在本说明书中，用前面加有负号的数字表示。
(第一实施例)
首先，参考图1和图2，下面描述作为根据第一实施例的碳化硅半导体器件的MOSFET 1的结构。图1示出了沿图2中的线段I-I得到的MOSFET 1的横截面结构。
参考图1，MOSFET 1是平面型MOSFET，且主要包括碳化硅层10、栅极绝缘膜15、栅电极27、源电极16(第一电极)、漏电极20(第二电极)、源极焊盘电极19、背面焊盘电极23和层间绝缘膜21。碳化硅层10包括第一主表面10a和与第一主表面10a相反的第二主表面10b。而且，碳化硅层10包括碳化硅衬底11和外延生长层5。外延生长层5设置有漂移区12(第一杂质区)、体区13(第二杂质区)、源极区14(第三杂质区)和接触区18。
碳化硅衬底11包含n型杂质，诸如氮(N)，因此具有n型导电性。漂移区12形成在碳化硅衬底11的一个主表面上。漂移区12包含n型杂质，诸如氮(N)，因此具有n型导电性(第一导电类型)。漂移区12的n型杂质浓度小于碳化硅衬底11的n型杂质浓度。
与漂移区12相接触地形成体区13。而且，多个体区13形成在外延生长层5中以构成第一主表面10a的一部分。而且，在每个体区13中，与第一主表面10a相邻的区域是沟道区CH。在MOSFET 1的操作期间，控制是否在沟道区CH中形成反型层。体区13包含p型杂质，诸如铝(Al)或硼(B)，因此具有p型导电性(第二导电类型)。而且，如图2的平面图所示，当在第一主表面10a的平面图中看时，体区13具有由六边形构成的外周形状。
参考图1，与体区13相接触地形成源极区14。而且，源极区14构成第一主表面10a的一部分，并且形成在体区13中，且体区13介于源极区14和漂移区12之间。源极区14包含n型杂质，诸如磷(P)，因此具有n型导电性。源极区14的n型杂质浓度大于漂移区12的n型杂质浓度。而且，如图2的平面图所示，当在第一主表面10a的平面图中看时，源极区14具有由六边形构成的外周形状。而且，源极区14形成在体区13的内部以围绕接触区18。
参考图1，与体区13相接触地形成接触区18。而且，接触区18构成第一主表面10a的一部分，并且在体区13中与源极区14相邻形成。接触区18包含p型杂质，诸如Al和B，因此具有p型导电性。接触区18的p型杂质浓度大于体区13的p型杂质浓度。
而且，如图2的平面图所示，当在第一主表面10a的平面图中看时，接触区18具有由六边形构成的外周形状。而且，接触区18形成在体区13和源极区14的内部。而且，当在第一主表面10a的平面图中看时，接触区18的面积不小于体区13的面积的10％，优选为不小于15％。应该注意的是，体区13和接触区18的面积分别是指，当在如图2所示的第一主表面10a的平面图中看时，构成体区13和接触区18的外周形状的六边形的面积。
参考图1，形成与第一主表面10a的一部分相接触的栅极绝缘膜15。更具体地，栅极绝缘膜15形成为从一个源极区14上延伸到另一个源极区14上且位于体区13上。栅极绝缘膜15例如由二氧化硅(SiO2)等制成。
栅电极27形成在栅极绝缘膜15上。栅电极27例如由导体制成，诸如其中添加有杂质的多晶硅，或Al。而且，栅极电极27形成为从一个源极区14上延伸到另一个源极区14上。
源电极16在第一主表面10a上与源极区14和接触区18中的每一个相接触，并被电连接到源极区14和接触区18中的每一个。源电极16由能与源极区14和接触区18形成欧姆接触的材料制成，诸如从由NixSiy(硅化镍)、TixSiy(硅化钛)、AlxSiy(硅化铝)和TixAlySiz(硅化钛铝)(x、y、z>0)组成的组中选择的至少一种材料。
相对于源极区14，源电极16具有不大于1×10-5mΩcm2的接触电阻。而且，相对于接触区18，源电极16具有不小于1×10-4Ωcm2且不大于1×10-1Ωcm2的接触电阻。
在这里，下面描述MOSFET 1的源电极16和源极区14的接触宽度n(μm)与导通电阻RonA(mΩcm2)之间的关系。在MOSFET 1中，在源极区14和源电极16的接触宽度用n表示且MOSFET 1的导通电阻用RonA表示的情况下，关系表达式n<-0.02RonA+0.7成立，并且优选地，关系表达式n≤-0.02RonA+0.6成立。关于关系表达式，例如，当导通电阻RonA为10mΩcm2，接触宽度n小于0.5μm，且优选不大于0.4μm。而且，接触宽度n优选不小于0.1μm，且优选不小于0.15μm。而且，接触宽度n不大于源极区14的深度D。
如图1所示，接触宽度n为在碳化硅层10的厚度方向和沟道区CH中载流子的迁移方向(该方向用图1的虚线箭头表示)上的横截面的宽度。通过使用例如SEM(扫描电子显微镜)、TEM(透射电子显微镜)、SCM(扫描电容显微镜)等来观察横截面，可以测量接触宽度n。
作为SEM，例如，可以使用由FEI提供的QuantaTM3D FEG。样本分析区为例如20μm×20μm。加速电压为例如2kV。探针电流为例如15pA。作为TEM，例如，可以使用由JEOL提供的JEM-2100F。样本分析区为例如10μm×10μm×0.2μm。加速电压为例如200kV。作为SCM，例如，可以使用由Bruker AXS提供的Dimension 3100。样本分析区为例如10μm×15μm。调制电压为例如不小于1V且不大于5V。频率为例如100Hz。DC偏压为例如0伏。
导通电阻RonA是在以下状态(导通状态)下的电阻：在该状态(导通状态)中，通过向栅电极27施加不小于阈值电压的栅极电压(Vgs)，在沟道区CH中形成反型层。例如，导通电阻RonA不小于1mΩcm2且不大于15mΩcm2，优选不小于10mΩcm2且不大于15mΩcm2。当导通电阻RonA为1mΩcm2时，MOSFET 1具有例如1.2到1.7kV的击穿电压。而且，当导通电阻RonA为10mΩcm2时，MOSFET 1具有例如1.7kV的击穿电压。当导通电阻RonA为15mΩcm2时，MOSFET 1具有例如3.3kV的击穿电压。而且，在施加在源电极16和漏电极20之间的漏极电压(VDS)为2V且栅极绝缘膜15中的氧化物膜电场为3MV/cm的条件下，可以测量导通电阻RonA。
图18是示出MOSFET 1的接触宽度n和导通电阻RonA之间关系的图。在该图中，横轴表示导通电阻RonA，纵轴表示接触宽度n。而且，在该图中，(A)表示直线n＝-0.02RonA+0.7，(B)表示直线n＝-0.02RonA+0.6。因此，在MOSFET 1中，在图18的图中，可以在被直线RonA＝1、直线RonA＝15、直线n＝0.1和直线(A)围绕的区域中取RonA和n的值。优选地，可以在被直线RonA＝1、直线RonA＝15、直线n＝0.15和直线(B)围绕的区域中取RonA和n的值。
参考图1，漏电极20形成在碳化硅衬底11的第二主表面10b上。漏电极20例如由与源电极16的材料相同的材料制成，并电连接到碳化硅衬底11。
形成层间绝缘膜21，使得层间绝缘膜21和栅极绝缘膜15围绕栅电极27。因此，栅电极27与源电极16和源极焊盘电极19电绝缘。层间绝缘膜21是例如由诸如SiO2的绝缘体制成。
源极焊盘电极19形成为覆盖源电极16和层间绝缘膜21。源极焊盘电极19例如由诸如Al的导体制成，并经由源电极16电连接到源极区14。背面焊盘电极23形成为覆盖漏电极20。背面焊盘电极23例如由诸如Al的导体制成，并经由漏电极20电连接到碳化硅衬底11。
下面描述MOSFET 1的操作。参考图1，当在源电极16和漏电极20之间施加电压，同时施加到栅电极27的栅极电压低于阈值电压(截止状态)时，体区13和漂移区12之间形成的PN结被反向偏置。因此，MOSFET 1处于非导通状态。另一方面，当施加到栅电极27的栅极电压不小于阈值电压(导通状态)时，在体区13的沟道区CH中会形成反型层。结果，源极区14和漂移区12彼此电连接，由此电流会在源电极16和漏电极20之间流动。这样，在MOSFET 1的操作中，通过向栅电极27施加电压来控制是否在体区13的沟道区CH中形成反型层，控制载流子在源电极16和漏电极20之间的迁移。应该注意的是，在MOSFET 1的正常操作期间，源电极16和源极区14之间的接触电阻的影响小；然而，在电流值变得更大时，接触电阻的影响将变得更大。
下面描述用于制造MOSFET 1的方法。参考图3，首先执行作为步骤(S10)的碳化硅衬底制备步骤。在该步骤(S10)中，参考图4，通过切割例如由4H型单晶碳化硅制成的锭(未示出)，来制备碳化硅衬底11。
接下来，作为步骤(S20)，执行外延生长层形成步骤。在该步骤(S20)中，参考图4，例如，可以使用CVD(化学气相沉积)方法在碳化硅衬底11上形成由碳化硅制成的外延生长层5。在这种CVD方法中，例如，使用硅烷气体(SiH4)和丙烷气体(C3H8)作为源材料气体，使用氢气(H2)作为载气，并采用氮气(N2)作为掺杂气体。
接下来，作为步骤(S30)，执行离子注入步骤。在该步骤(S30)中，参考图5，例如，首先将Al离子从第一主表面10a侧注入到外延生长层5中，从而在外延生长层5中形成体区13。接下来，例如，将P离子注入到体区13中，从而在体区13中形成源极区14。接下来，例如，将Al离子注入到体区13中，从而在体区13中形成与源极区14相邻的接触区18。在这里，确定接触区18的面积与体区13的面积的比率。而且，在外延生长层5中，其中没有形成体区13、源极区14和接触区18的区域充当漂移区12。
接下来，作为步骤(S40)，执行活化退火步骤。在该步骤(S40)中，参考图5，加热其上形成有外延生长层5的碳化硅衬底11，从而活化注入在外延生长层5中的杂质。这样，在外延生长层5的杂质区域中会产生期望的载流子。
接下来，作为步骤(S50)，执行栅极绝缘膜形成步骤。在该步骤(S50)中，参考图6，例如，在包含氧气(O2)的气氛中加热碳化硅衬底11，从而在第一主表面(10a)上形成由SiO2制成的栅极绝缘膜15。
接下来，作为步骤(S60)，执行栅电极形成步骤。在该步骤(S60)中，参考图7，例如，使用LP(低压)CVD方法在栅极绝缘膜15上且与栅极绝缘膜15相接触地形成由多晶硅等制成的栅电极27。
接下来，作为步骤(S70)，执行层间绝缘膜形成步骤。在该步骤(S70)中，参考图7，通过例如CVD方法，形成由SiO2制成的层间绝缘膜21，以使层间绝缘膜21和栅极绝缘膜15围绕栅电极27。
接下来，作为步骤(S80)，执行欧姆电极形成步骤。在该步骤(S80)中，参考图7，通过蚀刻从将要形成源电极16的区域首先去除栅极绝缘膜15和层间绝缘膜21。这会导致形成暴露源极区14和接触区18的区域。此时，确定源电极16和源极区14的接触宽度。然后，在该区域中，形成例如由Ni制成的金属膜。另一方面，在碳化硅衬底11的第二主表面10b上，以类似的方式形成由Ni制成的金属膜。然后，加热碳化硅衬底11，由此硅化金属膜的至少一部分。因此，如图1所示，在碳化硅层10的第一主表面10a上形成源电极16，在第二主表面10b上形成漏极电极20。
接下来，作为步骤(S90)，执行焊盘电极形成步骤。在该步骤(S90)中，参考图1，例如，使用沉积方法形成由诸如Al或金(Au)的导体制成的源极焊盘电极19，以覆盖源电极16和层间绝缘膜21。而且，与源极焊盘电极19一样，形成由Al、Au等制成的背面焊盘电极23以覆盖漏电极20。通过执行如上所述的步骤(S10)到(S90)，制造了MOSFET 1。
下面描述MOSFET 1的功能和效果。首先描述的是，通过限定导通电阻RonA与源电极16和源极区14之间的接触宽度n的关系提供的功能和效果。
首先，参考图19，将描述SiC-MOSFET的一般电流-电压(I-V)特性。图19是示出SiC-MOSFET的I-V特性的图，横轴表示漏极电压(VDS)，纵轴表示漏极电流(ID)。而且，在图19的图中，(A)表示SiC-MOSFET的实际I-V特性(导通状态)，(B)表示SiC-MOSFET的理想I-V特性(导通状态)，(C)表示截止状态中的SiC-MOSFET的I-V特性。
参考图19，在截止状态(C)，即使当增加漏极电压时，也基本上没有漏极电流流动，而在导通状态(A)和(B)，漏极电流随着漏极电压的增加而增加。同时，在用(B)表示的理想I-V特性中，随着漏极电压的增加，漏极电流在低电压区中增加，并且漏极电流在高电压区中饱和。相反，在用(A)表示的实际I-V特性中，即使在高电压区，漏极电流也继续增加而不会饱和。因此，如果在负载短路时施加高电压，就会有大量的电流在器件中流动，这可能会导致元件损坏。漏极电流在SiC-MOSFET的高电压区中不由此饱和的一个可能的原因是，在碳化硅层和由SiO2制成的栅极绝缘膜之间的界面处存在高密度的界面态。换句话说，认为是在界面态中捕获了载流子，因此漏极电流不会饱和。
图20是示出根据本实施例的MOSFET 1的I-V特性的图。在该图中，横轴表示漏极电压(VDS)，纵轴表示漏极电流(ID)。该I-V特性表示当MOSFET的导通电阻RonA为10mΩcm2且栅极电压(VGS)为20V时得到的I-V特性。而且，该图中，(A)表示当接触宽度n为0.4μm时的图。而且，(B)表示当接触宽度n不小于0.5μm时的图。
从两个图之间的比较可以看出，在(A)中，在低电压区获得与(B)中的漏极电流可比较的漏极电流(例如，VDS＝2V)，并且在高电压区中，与(B)中的漏极电流相比，漏极电流降低。因此，在MOSFET 1中，通过限定接触宽度n和导通电阻RonA之间的关系，能够进一步减小高电压区中的漏极电流。更具体地，当设定栅极电压为20V并设定漏极电压为不小于20V时，源极区14的电流密度被减小到不大于30000A/cm2。因此，在MOSFET 1中，能够在负载短路时抑制元件损坏。
接下来，下面描述通过相对于体区13的面积限定接触区18的面积所提供的功能和效果。图21的图表示导通时间与接触区18的面积和体区13的面积的比率之间的关系。在该图中，横轴表示接触区18的面积与体区13的面积的比率(p+/p-体面积：％)，纵轴表示导通时间(Tr：秒)。可以使用图30示出的开关评估电路来测量导通时间。在图30中，“ID”表示漏极电流，“VGS”表示栅极电压，“VDS”表示漏极电压，和“VDD”表示电源电压。
例如，可用SEM或SCM来测量体区13和接触区18的面积。作为SEM，例如，可以使用由FEI提供的QuantaTM3D FEG。样本分析区为例如20μm×20μm。加速电压为例如2kV。探针电流为例如15pA。作为SCM，例如，可以使用由Bruker AXS提供的Dimension 3100。样本分析区为例如10μm×15μm。加速电压为例如不小于1V且不大于5V。频率为例如100Hz。DC偏压为例如0伏。
如图21的图显而易见的，通过限定面积比不小于10％，MOSFET1的导通时间可被明显缩短。向栅极氧化物膜馈送的电场被设定为2.3MV/cm，电源电压被设定为MOSFET的击穿电压的1/2。而且，负载电阻被选择为当施加到MOSFET的漏极电压被设定为2V且栅极电场被设定为2.3MV/cm时，漏极电流流动的值。当栅极电阻被设定为4.7Ω且MOSFET开关时，导通时间能够减小到不大于14.5ns，优选不大于14.0ns。因此，在MOSFET 1中，通过相对于体区13的面积增加接触区18的面积，能够减小源电极16和接触区18之间的电阻。结果，能够减小施加到源电极16和栅电极27之间的栅极电压的损耗，从而进一步提高MOSFET 1的开关特性。
(第二实施例)
接下来，参考图8和图9，描述用作根据第二实施例的碳化硅半导体器件的MOSFET2的结构。图8示出了沿着图9中的线段VIII-VIII得到的MOSFET 2的横截面结构。
MOSFET 2具有与根据第一实施例的MOSFET 1的配置基本相同的配置，以基本相同的方式操作并提供了基本相同的效果。然而，MOSFET 2与平面型MOSFET 1不同之处在于MOSFET 2具有沟槽型的器件结构。
首先，将描述MOSFET 2的结构。参考图8，与第一实施例相同，MOSFET 2包括碳化硅层10、栅极绝缘膜15、栅电极27、源电极16、漏电极20、源极焊盘电极19、背面焊盘电极23和层间绝缘膜21。而且，与第一实施例相同，碳化硅层10包括碳化硅衬底11和外延生长层5。而且，与第一实施例相同，漂移区12、体区13、源极区14和接触区18形成在外延生长层5中。
在MOSFET 2中，与第一实施例相同，在源极区14和源电极16的接触宽度用n(μm)表示且MOSFET 2的导通电阻用RonA(mΩcm2)表示的情况下，关系表达式0.1≤n<-0.02RonA+0.7成立，并且优选地，关系表达式0.1≤n≤-0.02RonA+0.6成立。而且，当在图9示出的第一主表面10a的平面图中看时，接触区18的面积不小于体区13的面积的10％，优选为不小于15％。
参考图8，沟槽TR形成在碳化硅层10中以在第一主表面10a侧有开口，并具有侧壁表面SW和底表面BT。沟槽TR形成为延伸通过源极区14和体区13并具有位于漂移区12中的底表面BT。而且，在侧壁表面SW上，暴露出漂移区12、体区13和源极区14的一部分。在MOSFET 2的操作中，控制是否在沟道区CH中形成反型层，沟道区CH是在体区13中与侧壁表面SW相邻的区域，从而控制载流子从源电极16向漏电极20的迁移。如图8的虚线箭头所示。
(特殊面)
上述的侧壁表面SW具有特殊面，特别是在体区13的部分处。具有这种特殊面的侧壁表面SW包括具有{0-33-8}的面取向的面S1(第一面)，如图22所示。换句话说，在沟槽TR的侧壁表面SW上，体区13设置有包括面S1的表面。面S1优选具有(0-33-8)的面取向。
更优选地，侧壁表面SW微观上包括面S1，侧壁表面SW微观上进一步包括具有{0-11-1}的面取向的面S2(第二面)。在这里，术语“微观上”是指“微小到考虑至少约为原子间距的两倍大的尺寸的程度”。对于微观结构的观察，例如，可以使用TEM。面S2优选具有(0-11-1)的面取向。
优选地，侧壁表面SW的面S1和S2构成具有{0-11-2}的面取向的组合面SR。换句话说，组合面SR由周期性重复的面S1和S2形成。例如，通过TEM或AFM(原子力显微镜)可以观察到这种周期性结构。在这种情况下，组合面SR相对于{0001-1}面宏观上具有62°的偏离角。在这里，术语“宏观上”是指“忽视具有约为原子间隙的尺寸的精细结构”。对于这种宏观偏离角的测量，例如，可以使用采用一般X-射线衍射的方法。优选地，组合面SR具有(0-11-2)的面取向。在这种情况下，组合面SR相对于(000-1)面宏观上具有62°的偏离角。
作为TEM，例如，可以使用由JEOL提供的JEM-2100F。样本分析区为例如10μm×10μm×0.1μm。加速电压为例如200kV。作为AFM，例如，可以使用由日本威科仪器(VeecoInstruments Japan)提供的Dimension Icon SPM系统。样本分析区为例如90μm×90μm。扫描速率为例如0.2Hz。芯片速度(chip rate)为例如8μm/秒。振幅设定点为例如15.5nm。Z范围为例如1μm。上述的每个参数都可根据样本来调整。作为X射线衍射仪，例如，可以使用由Rigaku提供SmartLab。样品分析区域为例如不小于0.3mmφ且不大于0.8mmφ。使用的灯泡为例如Cu。输出为例如45kV、80mA。例如，在使用X射线衍射仪证实第一主表面10a对应于(000-1)面之后，用AFM测量沟槽TR的侧壁表面SW。
优选地，在沟道表面中，载流子在实现上述周期性重复的沟道方向CD上流动。
接下来，将描述组合面SR的详细结构。
通常，对于Si原子(或C原子)，当从(000-1)面观察多型体4H的碳化硅单晶时，如图23所示，重复地设置了层A中的原子(图中为实线)、设置在其下方的层B中的原子(图中为虚线)、设置在其下方的层C中的原子(图中为点划线)和设置在其下方的层B中的原子(图中未示出)。换句话说，四层ABCB被视为一个周期，设置了周期性堆叠的结构，诸如ABCBACBABCB…。
如图24所示，在(11-20)面中(沿图23的线XXIV-XXIV得到的横截面)，构成上述一个周期的四层ABCB中的每一层中的原子都没有沿(0-11-2)面完全对齐。在图24中，(0-11-2)面示出为穿过层B中的原子的位置。在这种情况下，应该理解的是，层A和C中的每个原子都从(0-11-2)面偏离。因此，即使当碳化硅单晶体表面的宏观面取向，即在其原子水平结构被忽略的情况下的面取向限制于(0-11-2)时，该表面微观上也可以有不同的结构。
如图25所示，通过交替设置具有(0-33-8)的面取向的面S1和连接到面S1且具有不同于各个面S1的面取向的面S2，构造了组合面SR。S1和S2中的每一个具有是Si原子(或C原子)的原子间隔两倍大的长度。应该注意的是，对面S1和面S2取平均的面对应于(0-11-2)面(图24)。
如图26所示，当从(01-10)面观察组合面SR时，单晶结构具有周期性包括相当于立方结构的结构的部分(面S1部分)。具体地，通过交替设置以等价于立方结构的上述结构的、具有(001)的面取向的面S1，和连接到面S1且具有不同于各个面S1的面取向的面S2，来构造组合面SR。同时在不同于多型体4H的多型体中，表面可以由此由以等价于立方结构的结构的、具有(001)的面取向的面(图22中的面S1)，和连接到前述面且具有不同于各个前述面的面取向的面(图22中的面S2)来构成。多型体可以为例如6H或15R。
接下来，参考图27，下面描述侧壁表面SW的晶面和沟道表面的迁移率MB之间的关系。在图27的图中，横轴表示由(000-1)面和具有沟道表面的侧壁表面SW的宏观面取向形成的角D1，而纵轴表示迁移率MB。点组CM对应于通过热蚀刻处理对应于特殊面的侧壁表面SW的情况，而点组MC对应于侧壁表面SW没有被热蚀刻的情况。
在点组MC中，当沟道表面具有(0-33-8)的宏观面取向时，迁移率MB为最大。这大概是由于下面的原因。也就是，在不执行热蚀刻的情况下，即，在不特别控制沟道表面的微观结构的情况下，其宏观面取向对应于(0-33-8)，因此，(0-33-8)的微观面取向，即考虑到原子水平情况下的(0-33-8)的面取向的比率在统计学上变高。
另一方面，当沟道表面的宏观面取向为(0-11-2)时，点组CM中的迁移率MB为最大(箭头EX)。这大概是由于下面的原因。也就是，如图25和图26所示，密集且规律地布置各具有(0-33-8)的面取向的多个面S1，且面S2介于其间，从而(0-33-8)的微观面取向的比率在沟道表面中变高。
应该注意的是，迁移率MB对组合面SR具有取向依赖性。在图28示出的图中，横轴表示沟道方向和<0-11-2>方向之间的角D2，而纵轴表示沟道表面CH中的迁移率MB(任意单位)。为了图的可视性，其中增补提供了虚线。从这幅图中，已经发现为了增加沟道迁移率MB，沟道方向CD(图22)优选具有不低于0°且不大于60°，更优选地基本上为0°的角D2。
如图29所示，除组合面SR之外，侧壁表面SW可以进一步包括面S3(第三面)。更具体地，侧壁表面SW可包括组合面SQ，其由周期性重复的面S3和组合面SR构成。在这种情况下，侧壁表面SW相对{000-1}面的偏离角从组合面SR的理想偏离角，即62°偏离。优选地，这种偏差小，优选在±10°的范围内。包括在这种角度范围中的表面的实例包括具有{0-33-8}面的宏观面取向的表面。更优选地，侧壁表面SW相对于(000-1)面的偏离角从组合面SR的理想偏离角，即62°偏离。优选地，这种偏差小，优选在±10°的范围内。包括在这种角度范围中的表面的实例包括具有{0-33-8}面的宏观面取向的表面。
例如，可以用TEM或AFM观察到这种周期性结构。在上面已描述了测量装置的具体实例、样品分析区域和测量条件。
下面描述用于制造MOSFET 2的方法。参考图10，首先作为步骤(S100)，执行碳化硅衬底制备步骤。在该步骤(S100)中，参考图11，以与第一实施例的步骤(S10)相同的方式，制备碳化硅衬底11。
接下来，作为步骤(S110)，执行外延生长层形成步骤。在该步骤(S110)中，参考图11，以与第一实施例的步骤(S20)相同的方式，在碳化硅基板11上形成外延生长层5。
接下来，作为步骤(S120)，执行离子注入步骤。在该步骤(S120)中，参考图11和图12，以与第一实施例的步骤(S30)相同的方式，将Al离子和P离子从第一主表面10a侧注入到外延生长层5中。因此，在外延生长层5中，形成了漂移区12、体区13、源极区14和接触区18。
接下来，作为步骤(S130)，执行沟槽形成步骤。在该步骤(S130)中，参考图13，在由源极区14和接触区18构成的第一主表面10a上，首先形成具有与将要形成沟槽TR的区域外形一致的开口的掩膜层90。掩膜层90由例如SiO2制成。
接下来，在掩膜层90的开口中，通过蚀刻去除源极区14、体区13和漂移区12。本文可使用的蚀刻方法的实例包括反应离子刻蚀，特别是，感应耦合等离子体反应离子刻蚀(ICP-RIE)。此时，可以使用六氟化硫(SF6)或SF6和O2的混合气体作为反应气体。因此，在形成沟槽TR的区域中，凹槽TQ形成为具有基本垂直于第一主表面10a的侧壁表面SW，和具有连续地连接到侧壁表面SW且基本上平行于第一主表面10a的底表面BT。
接下来，在凹槽TQ中执行热蚀刻。例如，通过在包含具有至少一种或多种类型卤素原子的反应气体的气氛中加热碳化硅衬底11，来执行这种热蚀刻。这种反应气体是包括例如氯(Cl2)、三氯化硼(BCL3)、SF6、四氟化碳(CF4)等的气体。在本实施例中，采用氯气和氧气的混合气体作为反应气体，例如，在不小于700℃且不大于1000℃的热处理温度下执行热蚀刻。
参考图14，通过热蚀刻，沟槽TR形成为在第一主表面10a侧具有开口。沟槽TR包括：延伸通过源极区14和体区13到达漂移区12的侧壁表面SW；和位于漂移区12中的底表面BT。在热蚀刻结束之后，通过适当的方法，诸如蚀刻，来去除掩膜层90(如图15)。在这里，确定接触区18的面积与体区13的面积的比率。
接下来，作为步骤(S140)，执行栅极绝缘膜形成步骤。在该步骤(S140)中，参考图16，以与第一实施例的步骤(S50)相同的方式，例如，在包括氧(O2)的气氛中加热碳化硅衬底11。因此，形成由SiO2制成的栅极绝缘膜15以覆盖第一主表面10a和沟槽TR的侧壁表面SW和底表面BT。
接下来，作为步骤(S150)，执行栅电极形成步骤。在该步骤(S150)中，参考图17，与第一实施例的步骤(S60)相同，采用LPCVD方法等，以在沟槽TR中在栅极绝缘膜15上形成栅电极27。
接下来，作为步骤(S160)，执行层间绝缘膜形成步骤。在该步骤(S160)中，参考图17，与第一实施例的步骤(S70)相同，采用CVD方法等，形成由SiO2制成的层间绝缘膜21。
接下来，作为步骤(S170)，执行欧姆电极形成步骤。在该步骤(S170)中，参考图17，通过从其中将要形成源电极16的区域蚀刻，首先去除栅极绝缘膜15和层间绝缘膜21。此时，确定源电极16和源极区14的接触宽度。接下来，参考图8，例如，在暴露源极区14和接触区18的区域中，形成由Ni制成的金属膜。另一方面，类似地在碳化硅衬底11的第二主表面10b上，形成由Ni制成的金属膜。然后，与第一实施例的情况相同，加热碳化硅衬底11，从而在碳化硅层10的第一主表面10a上形成源电极16，在第二主表面10b上形成漏电极20。
接下来，作为步骤(S180)，执行焊盘电极形成步骤。在该步骤(S180)中，参考图8，与第一实施例的步骤(S90)相同，形成源极焊盘电极19和背面焊盘电极23。通过执行如上所述的步骤(S100)到(S180)，制造了MOSFET 2。
根据本公开的碳化硅半导体器件，可被特别有利地应用于在负载短路时抑制元件损坏所需的碳化硅半导体器件。
应该理解，本文公开的实施例在每个方面都是示例性的和非限制性的。本发明的范围用权利要求项来限定，且意指包括等效于权利要求项的范围和意义内的任何变形。

Claims (13)

1.一种碳化硅半导体器件，包括：
碳化硅层，所述碳化硅层包括第一主表面和与所述第一主表面相反的第二主表面，
所述碳化硅层包括：
第一杂质区，所述第一杂质区具有第一导电类型，
第二杂质区，所述第二杂质区与所述第一杂质区相接触，并且具有不同于所述第一导电类型的第二导电类型，以及
第三杂质区，所述第三杂质区构成所述第一主表面的一部分，形成为使所述第二杂质区介于所述第三杂质区和所述第一杂质区之间，并且具有所述第一导电类型；
栅极绝缘膜，所述栅极绝缘膜形成在所述第二杂质区上；
栅电极，所述栅电极形成在所述栅极绝缘膜上；
第一电极，所述第一电极在所述第一主表面中与所述第三杂质区相接触，并且被电连接到所述第三杂质区；以及
第二电极，所述第二电极形成在所述第二主表面上，并且被电连接到所述碳化硅层，
所述碳化硅半导体器件被配置成使得通过控制施加到所述栅电极的电压来控制在所述第一电极和所述第二电极之间的载流子的迁移，
所述碳化硅半导体器件被配置成使得在下述情况下，关系表达式n＜-0.02RonA+0.7成立，所述情况是：在所述碳化硅层的厚度方向和所述第二杂质区中的所述载流子的迁移方向上的横截面中所述第三杂质区和所述第一电极的接触宽度用n表示，并且在导通状态下的所述碳化硅半导体器件的导通电阻用RonA表示，其中n的单位为μm，RonA的单位为mΩcm2。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述碳化硅半导体器件被配置成使得关系表达式n≤-0.02RonA+0.6成立。
3.根据权利要求1或权利要求2所述的碳化硅半导体器件，其中，所述碳化硅半导体器件被配置成使得所述导通电阻不小于1mΩcm2且不大于15mΩcm2。
4.根据权利要求1或权利要求2所述的碳化硅半导体器件，其中，所述接触宽度不小于0.1μm。
5.根据权利要求1或权利要求2所述的碳化硅半导体器件，其中，所述碳化硅半导体器件被配置成使得所述第一电极和所述第三杂质区之间的接触电阻不大于1×10-5mΩcm2。
6.根据权利要求1或权利要求2所述的碳化硅半导体器件，其中
所述碳化硅半导体器件被配置成使得通过控制是否在所述第二杂质区的沟道区中形成反型层来控制所述载流子的迁移，并且
所述碳化硅半导体器件被配置成使得在所述导通状态下在所述沟道区中形成所述反型层。
7.根据权利要求6所述的碳化硅半导体器件，其中
所述第二杂质区构成所述第一主表面的一部分，并且
所述碳化硅半导体器件被配置成控制是否在所述沟道区中形成所述反型层，所述沟道区是在所述第二杂质区中与所述第一主表面相邻的区域。
8.根据权利要求6所述的碳化硅半导体器件，其中
在所述碳化硅层中形成有沟槽，以在第一主表面侧具有开口并且具有暴露所述第二杂质区的一部分的壁表面，并且
所述碳化硅半导体器件被配置成控制是否在所述沟道区中形成所述反型层，所述沟道区是在所述第二杂质区中与所述壁表面相邻的区域。
9.根据权利要求8所述的碳化硅半导体器件，其中，在所述沟槽的所述壁表面上，所述第二杂质区被设置有包括具有{0-33-8}的面取向的第一面的表面。
10.根据权利要求9所述的碳化硅半导体器件，其中，所述表面微观上包括所述第一面，并且所述表面微观上进一步包括具有{0-11-1}的面取向的第二面。
11.根据权利要求10所述的碳化硅半导体器件，其中，所述表面的所述第一面和所述第二面构成具有{0-11-2}的面取向的组合面。
12.根据权利要求11所述的碳化硅半导体器件，其中，所述表面相对于{000-1}面宏观上具有62°±10°的偏离角。
13.根据权利要求1或权利要求2所述的碳化硅半导体器件，其中，所述碳化硅半导体器件被配置成使得在向所述栅电极施加20V的电压并且在所述第一电极和所述第二电极之间施加不小于20V的电压时，在所述第三杂质区中的电流密度不大于30000A/cm2。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201700073767A1 (it) * 2017-07-05 2019-01-05 St Microelectronics Srl Dispositivo mosfet di carburo di silicio avente un diodo integrato e relativo processo di fabbricazione
JP7099369B2 (ja) 2018-03-20 2022-07-12 株式会社デンソー 半導体装置およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6451665A (en) * 1987-08-24 1989-02-27 Hitachi Ltd Semiconductor device
JP2013197167A (ja) * 2012-03-16 2013-09-30 National Institute Of Advanced Industrial & Technology ＳｉＣ半導体装置及びその製造方法
WO2013172079A1 (ja) * 2012-05-15 2013-11-21 三菱電機株式会社 半導体装置及びその製造方法
WO2013175840A1 (ja) * 2012-05-25 2013-11-28 富士電機株式会社 炭化珪素半導体装置およびその製造方法
JP2014075475A (ja) * 2012-10-04 2014-04-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
WO2014102979A1 (ja) * 2012-12-27 2014-07-03 株式会社日立製作所 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2718371B2 (ja) * 1994-08-26 1998-02-25 株式会社日立製作所 半導体装置
JP4460741B2 (ja) * 2000-09-27 2010-05-12 株式会社東芝 電力用半導体素子及びその製造方法
JP4225711B2 (ja) * 2001-06-29 2009-02-18 株式会社東芝 半導体素子及びその製造方法
WO2011027540A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
JP5736683B2 (ja) 2010-07-30 2015-06-17 三菱電機株式会社 電力用半導体素子
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
US8686439B2 (en) * 2011-06-27 2014-04-01 Panasonic Corporation Silicon carbide semiconductor element
JP2013012577A (ja) * 2011-06-29 2013-01-17 Hitachi Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6451665A (en) * 1987-08-24 1989-02-27 Hitachi Ltd Semiconductor device
JP2013197167A (ja) * 2012-03-16 2013-09-30 National Institute Of Advanced Industrial & Technology ＳｉＣ半導体装置及びその製造方法
WO2013172079A1 (ja) * 2012-05-15 2013-11-21 三菱電機株式会社 半導体装置及びその製造方法
WO2013175840A1 (ja) * 2012-05-25 2013-11-28 富士電機株式会社 炭化珪素半導体装置およびその製造方法
JP2014075475A (ja) * 2012-10-04 2014-04-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
WO2014102979A1 (ja) * 2012-12-27 2014-07-03 株式会社日立製作所 半導体装置およびその製造方法

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Publication number Publication date
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US20160027878A1 (en) 2016-01-28

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